CN107636836B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN107636836B
CN107636836B CN201680032134.9A CN201680032134A CN107636836B CN 107636836 B CN107636836 B CN 107636836B CN 201680032134 A CN201680032134 A CN 201680032134A CN 107636836 B CN107636836 B CN 107636836B
Authority
CN
China
Prior art keywords
region
semiconductor substrate
semiconductor device
front surface
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680032134.9A
Other languages
English (en)
Other versions
CN107636836A (zh
Inventor
内藤达也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN107636836A publication Critical patent/CN107636836A/zh
Application granted granted Critical
Publication of CN107636836B publication Critical patent/CN107636836B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

在栅沟槽分支的部分中，与直线状的栅沟槽的部分相比，沟槽形成得较深。提供一种半导体装置，其具有：第一导电型的半导体基板；第二导电型的基区，其设置于半导体基板的正面侧；第一沟槽部，其以从半导体基板的正面贯通基区的方式设置；以及，第二导电型的接触区，其在半导体基板的正面侧设置于基区的一部分，并且杂质浓度比基区的杂质浓度高，第一沟槽部在半导体基板的正面具有分支部，分支部以在半导体基板的正面被接触区包围的方式设置。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
以往，在IGBT等的半导体装置中，已知有具有分支的栅沟槽的结构(例如，参照专利文献1)。
专利文献1：日本特开2012-190938号公报
在由栅沟槽分支得到的部分中，与直线状的栅沟槽的部分相比，沟槽形成得更深。
发明内容
在本发明的一个方式中，提供一种具备第一导电型的基板的半导体装置。在半导体基板的正面侧，可以设置有第二导电型的基区。在半导体基板，可以设置有从半导体基板的正面侧贯通基区的第一沟槽部。在半导体基板的正面侧，可以设置有第二导电型的接触区，所述第二导电型的接触区设置于基区的一部分，且杂质浓度比基区的杂质浓度高。第一沟槽部可以在半导体基板的正面具有分支部。分支部可以以在半导体基板的正面被接触区包围的方式设置。
第一沟槽部可以形成为在半导体基板的正面分别包围一个以上的动作区。半导体装置还可以具备第二沟槽部，所述第二沟槽部在半导体基板的正面形成在动作区内，并且与第一沟槽部分离。第一沟槽部可以是连接到栅电极的栅沟槽部，第二沟槽部可以是连接到发射电极的虚设沟槽部。
在形成有虚设沟槽部的动作区内，可以形成有第一导电型的发射区。半导体装置还可以具备形成于半导体基板的正面的上方的层间绝缘膜。层间绝缘膜可以在与动作区对置的位置，具有使发射区以及接触区的至少一部分露出的接触孔。
栅沟槽部可以形成为在半导体基板的正面分别包围一个以上的抽取区。在各抽取区，可以不形成发射区。抽取区可以经由栅沟槽部与动作区相邻地配置。两个抽取区可以配置于动作区的两侧。
在半导体基板的正面，从分支部到发射区的距离可以大于从分支部到接触区的距离。栅沟槽部可以具有朝向虚设沟槽部突出的突出部。
栅沟槽部可以具有形成于以从半导体基板的正面贯通基区的方式设置的栅沟槽的内壁的绝缘膜。栅沟槽部可以具有形成于由绝缘膜覆盖内壁的栅沟槽的内部的栅导电部。栅沟槽部可以具有底部侧导电部，所述底部侧导电部在由绝缘膜覆盖内壁的栅沟槽的内部，形成于与栅导电部相比更靠近栅沟槽的底部侧的位置，并且与栅导电部绝缘。
虚设沟槽部可以具有形成于以从半导体基板的正面贯通基区的方式设置的虚设沟槽的内壁的绝缘膜。虚设沟槽部可以具有形成于由绝缘膜覆盖内壁的虚设沟槽的内部的虚设导电部。对于虚设沟槽部而言，底部侧导电部可以在半导体基板的内部与虚设导电部连接。
底部侧导电部可以在分支部具有向下方突出的突出区。第一沟槽部可以具有形成于以从半导体基板的正面贯通基区的方式设置的沟槽的内壁的绝缘膜。第一沟槽部的分支部的底部中的绝缘膜的厚度可以比第一沟槽部的分支部以外的底部中的绝缘膜的厚度厚。
在半导体基板还可以具备形成于基区的下方的积蓄区。第一沟槽部可以以贯通积蓄区的方式设置。可以以包围分支部的方式，在积蓄区设置有周边区，在所述周边区中，与第一沟槽部接触的位置的积蓄区的深度方向的厚度比从相邻的第一沟槽部沿着水平面方向距离最远的位置的积蓄区的厚度薄。
需要说明的是，上述发明内容没有列举本发明的所有特征。另外，这些特征组的子组合也可成为本发明。
附图说明
图1A是表示本发明的实施方式的半导体装置100的构成例的图。
图1B是表示图1A的A-A截面的图。
图2是分支部110的周边的放大图。
图3是半导体装置100的立体截面图。
图4是表示半导体装置100的xz截面的一个例子的图。
图5是表示半导体装置100的yz截面的一个例子的图。
图6是表示半导体装置100的另一个构成例的图。
图7是图6中所示的半导体装置100的立体截面图。
图8是表示半导体装置100的另一个构成例的图。
图9是图8中所示的半导体装置100的立体截面图。
图10是表示半导体装置100的另一个构成例的立体截面图。
图11是表示半导体装置100的另一个构成例的立体截面图。
图12是表示半导体装置100的另一个构成例的图。
图13是表示图12中的B-B截面的图。
图14是表示A-A截面的另一个例子的图。
图15是表示A-A截面的另一个例子的图。
符号说明
10：半导体基板，12：发射区，14：基区，15：接触区，16：积蓄区，18：漂移区，20：缓冲区，22：集电区，24：集电电极，26：层间绝缘膜，30：虚设沟槽部，32：绝缘膜，34：虚设导电部，36：虚设沟槽，40：栅沟槽部，42：绝缘膜，43：膜厚区，44：栅导电部，46：栅沟槽，48：底部侧导电部，49：突出区，52：发射电极，54：接触孔，55：接触孔，60：突出部，70：周边区，100：半导体装置，110：分支部，111：顶点，120：动作区，130：抽取区
具体实施方式
以下，通过发明的实施方式对本发明进行说明，但以下的实施方式不限定专利权利要求的发明。另外，在实施方式中所说明的特征的全部组合未必都是本发明的解决方案所必须的。
图1A是表示本发明的实施方式的半导体装置100的构成例的图。图1B表示图1A的A-A截面。半导体装置100是具有IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)以及FWD(Free Wheel Diode：续流二极管)等半导体元件的半导体晶片。图1A中示意性地表示，半导体装置100的正面中形成有半导体元件的有源区的一部分。在半导体装置100的正面，重复形成有图1A所示的结构。
半导体装置100可以以包围有源区的方式具有耐压结构部。有源区是指在将半导体装置100控制为导通状态的情况下有电流流通的区域。耐压结构部缓解半导体基板的正面侧的电场集中。耐压结构部具有例如保护环、场板、降低表面电场以及将它们组合而得到的结构。
本例的半导体装置100在芯片的正面侧具备栅沟槽部40、虚设沟槽部30、发射区12、接触区15、接触孔54以及接触孔55。栅沟槽部40是第一沟槽部的一个例子，虚设沟槽部30是第二沟槽部的一个例子。
栅沟槽部40、虚设沟槽部30、发射区12以及接触区15在半导体基板的正面侧，形成于半导体基板的内部。在本例中半导体基板具有第一导电型。第一导电型的一个例子是n型。在半导体基板的正面侧，形成有第二导电型的基区。但是，在图1A所示的范围中，基区没有在半导体基板的正面露出。第二导电型的一个例子是p型。应予说明，在各例中说明的基板、区域以及其他的部分导电型可以分别是相反的导电型。
发射区12在基区的一部分形成为在半导体基板的正面露出。本例的发射区12是杂质浓度比半导体基板高的n+型。接触区15在基区的一部分，形成为在半导体基板的正面露出。本例的接触区15是杂质浓度比基区高的p+型。发射区12以及接触区15在半导体基板的正面分别形成为带状，且在预定的排列方向交替形成。
栅沟槽部40以及虚设沟槽部30以从半导体基板的正面侧贯通基区的方式设置。设置于形成有发射区12或者接触区15的区域的栅沟槽部40以及虚设沟槽部30还贯通发射区12或者接触区15。
栅沟槽部40具有形成于栅沟槽的内壁的绝缘膜42、以及形成于由绝缘膜42覆盖内壁的栅沟槽的内部的栅导电部44。栅导电部44作为控制沟道的栅电极而发挥功能。另外，虚设沟槽部30具有形成于虚设沟槽的内壁的绝缘膜32、以及形成于由绝缘膜32覆盖内壁的虚设沟槽的内部的虚设导电部34。栅导电部44以及虚设导电部34由例如多晶硅形成。
栅沟槽部40在半导体基板的正面具有分支部110。分支部110是指在半导体基板的正面，栅沟槽部40从一个部位向至少三个方向延伸的部分。例如，作为分支部110的一个例子，可举出两个以上的直线状的栅沟槽部40交叉的位置、以及栅沟槽部40从1根栅沟槽部40分支的位置。
本例的栅沟槽部40具有沿着与发射区12以及接触区15的排列方向大致垂直的方向延伸的第一部分。换言之，栅沟槽部40的第一部分形成为与发射区12以及接触区15这两者交叉。栅沟槽部40具有平行地设置的多个第一部分。如果在形成于栅沟槽部40的内部的栅导电部44施加预定的电压，则在形成于发射区12的下方的p型基区的与栅沟槽部40接触的区域形成有沟道。由此，沿着半导体基板的深度方向有电流流通。
另外，本例的栅沟槽部40具有沿与该排列方向垂直的方向延伸的第二部分。换言之，栅沟槽部40的第二部分与发射区12以及接触区15平行地延伸。栅沟槽部40具有平行地设置的多个第二部分。栅沟槽部40的第二部分可以形成于夹在两个接触区15之间的区域。在本例的半导体基板的正面，沿排列方向，依次反复形成有接触区15、发射区12、接触区15以及栅沟槽部40。
这样，通过使栅沟槽部40具有分支部110，能够容易地调整半导体基板的正面中的栅沟槽部40的密度。换言之，通过调整栅沟槽部40的分支的周期，能够容易地调整栅沟槽部40所占的面积。另外，由于在栅沟槽部40所包围的区域将虚设沟槽部30配置成点状，所以也能够容易地调整虚设沟槽部30的密度。换言之，通过调整虚设沟槽部30的个数，能够容易地调整虚设沟槽部30所占的面积。因此，能够将栅电容容易地调整为所希望的值。
在本例中，栅沟槽部40的第一部分以及第二部分形成为交叉。换言之，第一部分以及第二部分的交叉部分对应于分支部110。栅沟槽部40具有从半导体基板的正面侧利用蚀刻形成的栅沟槽。
这里，如图1B所示，对应于分支部110的部分的栅沟槽与非分支部110的部分的栅沟槽相比蚀刻剂易于进入沟槽内，易于使栅沟槽形成得较深。应予说明，在栅沟槽的下侧，形成有n-型的漂移区18。另一方面，如果栅沟槽形成得较深，则电场易于集中在形成得较深的栅沟槽部40的前端，在该前端部分易于产生雪崩击穿。
另外，如果栅沟槽部40的沟槽深度变动，则形成栅导电部44的深度位置也变动。因此，存在栅导电部44和基区对置的区域的深度方向的长度变化的情况。在该情况下，沟道长变化，半导体元件的阈值电压变动。
本例的分支部110在半导体基板的正面，以被p+型的接触区15包围的方式形成。从分支部110开始，栅沟槽部40沿着三个以上的延伸方向延伸。分支部110被接触区15包围是指至少在分支部110的各顶点111，邻接有接触区15。另外，优选在从各顶点111起算为预定的距离内的区域，也形成有接触区15。该预定的距离可以是例如栅沟槽部40的宽度的1/10，也可以是其一半，还可以与栅沟槽部40的宽度相等。
应予说明，对于如T字形状那样的、栅沟槽部40从直线等预定形状的栅沟槽部40的一个侧壁分支，栅沟槽部40从另一个侧壁不分支的形状，在分支部110的栅沟槽部40没有分支的一侧，邻接地形成有接触区15。该接触区15优选至少遍及与分支的栅沟槽部40对置的范围而形成。另外，优选在从与分支的栅沟槽部40对置的栅沟槽部的端部起算为上述预定的距离内的区域，形成有接触区15。
通过分支部110被高浓度的p+型的接触区15包围，从而与分支部110被低浓度的p型的基区包围的情况相比，能够提高电场易于集中的部分的耐压。另外，在分支部110底部产生的雪崩电流能够从在分支部110的周围形成的高浓度的p+型的接触区15向发射电极流通。由此，由于雪崩电流没有朝向n+型的发射区12流通，所以能够抑制闭锁。另外，由于在分支部110的周围没有形成发射区12，所以在分支部110的周围没有形成沟道。因此，即使在设置于分支部110的栅沟槽部40的内部的栅导电部44的深度位置变动的情况下，也能够抑制半导体元件的阈值电压的变动。
另外，本例的栅沟槽部40在半导体基板的正面形成为包围一个以上的动作区120。在动作区120，发射区12在半导体基板的正面露出。另外，在动作区120，在与栅沟槽部40邻接的发射区12的下方的基区形成有沟道。
在动作区120，发射区12以夹在两个接触区15之间的方式配置。应予说明，在图1A所示的半导体基板的正面的区域的上方，形成有层间绝缘膜以及发射电极。层间绝缘膜以覆盖半导体基板的正面的方式形成。在层间绝缘膜，在与发射区12以及两个接触区15对置的一部分区域，形成有接触孔55。各接触孔55以从一个接触区15穿过发射区12到另一个接触区15沿排列方向延伸的方式形成。
接触孔55在每个动作区120中形成一个以上。例如接触孔55在与排列方向垂直的方向，形成于栅沟槽部40与虚设沟槽部30之间，以及邻接的两个虚设沟槽部30之间。
另外，在至少一个动作区120，形成有一个以上的虚设沟槽部30。在本例中，在各动作区120形成有多个虚设沟槽部30。虚设沟槽部30与栅沟槽部40分离。这里的分离是指虚设导电部34以及栅导电部44被电绝缘。在本例中虚设沟槽部30在半导体基板的正面以与栅沟槽部40分离的方式形成。
本例的虚设沟槽部30在动作区120以从一个接触区15穿过发射区12延伸到另一个接触区15的方式形成。在排列方向上，可以在虚设沟槽部30与栅沟槽部40之间，形成有接触区15。在另一个例子中，可以在排列方向上的虚设沟槽部30与栅沟槽部40之间的半导体基板的正面，仅形成有绝缘膜。
在该情况下，动作区120的内部的接触区15以及发射区12被虚设沟槽部30断开。接触孔55设置于被虚设沟槽部30断开的各区域。另外，形成于虚设沟槽部30的内部的虚设导电部34经由接触孔54电连接到发射电极。
应予说明，栅沟槽部40的栅导电部44与栅电极电连接。栅沟槽部40可以以延伸到没有被发射电极覆盖的区域的方式形成，可以在该区域与栅电极连接。
应予说明，各虚设沟槽部30与栅沟槽部40之间的距离可以以在各方向上相等的方式设置虚设沟槽部30。另外，虚设沟槽部30彼此之间的距离也可以和虚设沟槽部30与栅沟槽部40之间的距离相等。
图2是分支部110的周边的放大图。如上所述，分支部110以被接触区15包围的方式配置。因此，在半导体基板的正面，从分支部110到发射区12的距离D1大于从分支部110到接触区15的距离。通过这样的结构，即使分支部110中的栅沟槽部40的深度具有差别，也能够减少对半导体元件的阈值电压的影响。
应予说明，从分支部110到发射区12的距离D1可以指从分支部110的顶点111到发射区12的最短距离。同样地，从分支部110到接触区15的距离是指从顶点111到接触区15的最短距离。由于与顶点111接触而形成接触区15，所以该距离为零。
另外，由于在发射区12的下方的基区形成有沟道，所以在关断时从半导体基板的背面侧流动的空穴被沟道的电子吸引。另一方面，从半导体基板的背面侧流动的空穴比较易于聚集在分支部110的周边。因此，如果分支部110和发射区12靠近地配置，则分支部110的周边的空穴被发射区12侧吸引，无法高效地抽取空穴。在本例中，由于发射区12与分支部110分离地形成，所以能够抑制在发射区12侧吸引空穴。
图3是半导体装置100的立体截面图。在图3中，表示半导体基板10以及集电电极24。在本例中，将发射区12以及接触区15的排列方向设为y方向，将在半导体基板10的正面与y方向正交的方向设为x方向，将半导体基板10的深度方向设为z方向。半导体基板10的深度方向是指与半导体基板10的正面以及背面垂直的方向。图3中表示了穿过发射区12的xz截面和穿过虚设沟槽部30的yz截面。应予说明，半导体基板10的正面是xy面。
半导体基板10可以是硅基板，也可以是碳化硅基板、氮化物半导体基板等。在半导体基板10的正面侧，形成有p-型的基区14。如xz截面所示，n+型的发射区12选择性地形成于基区14的正面侧的一部分区域。另外，如yz截面所示，p+型的接触区15选择性地形成于基区14的正面侧的一部分区域。
半导体基板10还具有n+型的积蓄区16、n-型的漂移区18、n+型的缓冲区20、p+型的集电区22。积蓄区16形成于基区14的背面侧。积蓄区16的杂质浓度高于漂移区18的杂质浓度。
积蓄区16形成于相邻的沟槽之间。积蓄区16形成于虚设沟槽部30以及栅沟槽部40之间、以及相邻的虚设沟槽部30之间。虚设沟槽部30具有虚设沟槽36，栅沟槽部40具有栅沟槽46。积蓄区16可以以覆盖各沟槽部之间的全部区域的方式设置。通过设置积蓄区16，能够提高IE效果，减少导通电压。
漂移区18形成于积蓄区16的背面侧。缓冲区20形成于漂移区18的背面侧。缓冲区20的杂质浓度高于漂移区18的杂质浓度。缓冲区20可以作为防止从基区14的背面侧扩展的耗尽层到达集电区22的场终止层而发挥功能。集电区22形成于缓冲区20的背面侧。另外，在集电区22的背面设置有集电电极24。
应予说明，分支部110的周边处的半导体基板10的截面结构与yz截面的结构相同。换言之，在分支部110的周边，从半导体基板10的正面侧，形成有接触区15、基区14、积蓄区16、漂移区18、缓冲区20以及集电区22。换言之，在分支部110的周边，不形成沟道。因此，即使分支部110中的栅沟槽部40形成得较深，对半导体元件的阈值电压的影响也小。
图4是表示半导体装置100的xz截面的一个例子的图。图4表示穿过发射区12的xz截面。半导体基板10中的xz截面与图3所示的xz截面相同。在半导体基板10的正面的上方，形成有层间绝缘膜26以及发射电极52。
层间绝缘膜26以覆盖半导体基板10的正面的方式形成。发射电极52形成于层间绝缘膜26的上方。在层间绝缘膜26中的与动作区120对置的位置形成有接触孔。具体而言，在与发射区12对置的区域形成有接触孔55，在与虚设沟槽部30对置的区域形成有接触孔54。发射电极52也形成于接触孔54以及接触孔55的内部，与虚设导电部34以及发射区12电连接。发射电极52可以由包含铝的金属形成。
另外，接触孔54以及接触孔55的内部的发射电极52可以由包含钨的金属形成。通过由包含钨的金属形成发射电极52的一部分，从而即使使接触孔54以及接触孔55微细化，也能够提高发射电极52和发射区12以及虚设导电部34的电连接的可靠性。
应予说明，在分支部110以外的区域，可以以与栅沟槽部40和虚设沟槽部30相同的深度形成。在该情况下，栅沟槽部40以及虚设沟槽部30以相同的宽度形成。另外，栅沟槽部40以及虚设沟槽部30也可以一方比另一方形成得更深。在该情况下，形成得较深的沟槽部的宽度可以小于形成得较浅的沟槽部的宽度。
图5是表示半导体装置100的yz截面的一个例子的图。图5是表示穿过接触孔55的yz截面。在该截面中，在半导体基板10的正面侧，形成有多个栅沟槽部40。在两个栅沟槽部40之间的半导体基板10的正面，依次露出接触区15、发射区12、接触区15。
半导体基板10的正面被层间绝缘膜26覆盖。对于发射区12以及接触区15的各区域，接触孔55使至少一部分露出。发射电极52穿过接触孔55连接到发射区12以及接触区15。
图6是表示半导体装置100的另一个构成例的图。本例的半导体装置100相对于图1A～图5中说明的半导体装置100，在半导体基板10的正面还具备抽取区130。
图7是图6所示的半导体装置100的立体截面图。栅沟槽部40在半导体基板10的正面形成为包围一个以上的抽取区130。应予说明，在各抽取区130，不形成发射区12。
如图7所示，在本例中在抽取区130的整个正面，形成有接触区15。抽取区130可以配置于动作区120的两侧。动作区120的两侧是指夹住动作区120的位置。本例的半导体装置100以包围各动作区120的方式，具有多个抽取区130。抽取区130可以离散地配置于包围动作区120的区域。
各抽取区130经由栅沟槽部40与动作区120相邻地配置。换言之，各抽取区130是仅通过栅沟槽部40的上方的直线，且配置成能够与栅沟槽部40连结。
通过设置抽取区130，能够更高效地抽取在关断时从半导体基板10的背面侧流动的空穴。各抽取区130可以具有相同形状以及相同大小，也可以具有不同形状以及不同大小。抽取区130之间的栅沟槽部40的宽度可以与动作区120的周围的栅沟槽部40的宽度相同。
图8是表示半导体装置100的另一个构成例的图。本例的半导体装置100相对于图1A～图7中说明的任一个半导体装置100，在栅沟槽部40具有突出部60。图8中示出了在图6所示的具有抽取区130的半导体装置100还设置突出部60的例子，也可以在图1A所示的不具有抽取区130的半导体装置100，还设置突出部60。
突出部60以从动作区120的周围的栅沟槽部40朝向设置于该动作区120的内部的虚设沟槽部30突出的方式形成。本例的突出部60以从设置于动作区120的周围的栅沟槽部40中的沿着与接触区15以及发射区12的排列方向垂直的方向延伸的部分朝向虚设沟槽部30的方式形成。突出部60可以形成于虚设沟槽部30的两侧。换言之，可以在动作区120的对置的两个边，分别形成有突出部60。
本例的突出部60以与虚设沟槽部30相同的宽度形成。在突出部60与虚设沟槽部30之间，形成有栅极绝缘膜42或者虚设绝缘膜32的绝缘膜。在本例中在突出部60与虚设沟槽部30之间的半导体基板10的正面，接触区15以及发射区12均不露出。在另一个例子中，在突出部60与虚设沟槽部30之间的半导体基板10的正面，接触区15可以露出。
通过这样的构成，能够抑制分支部110的绝缘破坏。另外，能够抑制半导体元件的阈值电压的变动。另外，能够在关断时高效地抽取空穴。
图9是图8所示的半导体装置100的立体截面图。在本例中示出了，在排列方向的突出部60与虚设沟槽部30之间，设置有接触区15、基区14以及积蓄区16的例子。如上所述，在突出部60与虚设沟槽部30之间，可以形成绝缘膜来代替接触区15、基区14以及积蓄区16。
图10是表示半导体装置100的另一个构成例的立体截面图。本例的半导体装置100相对于图1A～图9所示的任一个半导体装置100，还具备底部侧导电部48。其他的结构与图1A～图9所示的任一个半导体装置100相同。图10中示出了，在图3所示的半导体装置100追加了底部侧导电部48的结构。底部侧导电部48可以由与栅导电部44以及虚设导电部34相同的材料形成。
底部侧导电部48设置于栅沟槽部40的内部。更具体而言，底部侧导电部48在由绝缘膜覆盖内壁的栅沟槽的内部，形成于与栅导电部44相比更靠近栅沟槽的底部侧的位置。底部侧导电部48与栅导电部44电绝缘。在本例中，在底部侧导电部48以及栅导电部44之间形成有绝缘膜。
栅导电部44以沿着深度方向至少遍及与基区14对置的区域的方式形成。栅导电部44的底部可以与积蓄区16对置地配置。底部侧导电部48的至少一部分区域设置于与积蓄区16相比更下方的位置。底部侧导电部48也可以整体设置于与积蓄区16相比更下方的位置。
底部侧导电部48可以与发射电极52电连接，也可以是电浮置。通过在栅沟槽部40的底部设置底部侧导电部48，能够减少栅极与集电极之间的密勒电容。
在虚设沟槽部30，不形成底部侧导电部48。具有底部侧导电部48的栅沟槽部40可以具有与虚设沟槽部30相同的深度，也可以与虚设沟槽部30相比形成得较深。栅沟槽部40也可以与虚设沟槽部30相比长出至少对应于底部侧导电部48的长度。在该情况下，栅沟槽部40与虚设沟槽部30相比宽度可以更宽。
图11是表示半导体装置100的另一个构成例的立体截面图。本例的半导体装置100相对于图1A～图9所示的任一个半导体装置100，还具备底部侧导电部48。其他的结构与图1A～图9所示的任一个半导体装置100相同。图11中示出了，在图8所示的半导体装置100追加了底部侧导电部48的结构。
底部侧导电部48的结构与图10所示的底部侧导电部48相同。但是，本例的底部侧导电部48在半导体基板10的内部，与虚设导电部34连接。更具体而言，底部侧导电部48从设置于栅导电部44的下方的部分朝向虚设导电部34延伸，而连接到虚设导电部34。在本例中，底部侧导电部48沿y方向延伸而连接到虚设导电部34。通过这样的构成，能够使底部侧导电部48变为发射极电位。
应予说明，对于底部侧导电部48而言，优选设置于栅导电部44的下方的部分、以及朝向虚设导电部34延伸的部分这两者被绝缘膜包围。优选在栅导电部44以及虚设导电部34之间，不配置接触区15等半导体区。在本例中在栅导电部44以及虚设导电部34之间设置有绝缘膜42。
对图11所示的沿排列方向延伸的底部侧导电部48的制造方法的一个例子进行说明。首先，在半导体基板10的正面，形成沿排列方向延伸的沟槽。接下来，形成覆盖沟槽的内壁的氧化膜。
接下来，在沟槽的底部形成多晶硅而形成底部侧导电部48以及虚设导电部34的底部。接下来，在形成的多晶硅的上部形成绝缘膜。接下来，除去应该形成虚设导电部34的区域的绝缘膜，在沟槽内形成多晶硅。接下来，残留成为栅导电部44以及虚设导电部34的区域，除去多晶硅。换言之，在栅导电部44以及虚设导电部34之间形成绝缘用的沟槽。该沟槽形成到底部侧导电部48的上部的绝缘膜。然后，在该沟槽的内部形成绝缘膜42。由此，可以形成图11的yz截面所示的结构。
应予说明，底部侧导电部48可以延伸到未形成有栅沟槽部40以及虚设沟槽部30的区域。底部侧导电部48可以延伸到有源区的外侧。底部侧导电部48可以在没有形成栅沟槽部40以及虚设沟槽部30的区域，与发射电极52电连接。在该情况下，可以在动作区120内不设置接触孔54。因此，半导体装置100的微细化变得容易。
图12是表示半导体装置100的另一个构成例的图。本例的半导体装置100相对于图1A～图11中说明的半导体装置100，还具有周边区70。其他的结构与图1A～图11中说明的任一个半导体装置100相同。周边区70是指在积蓄区16，深度方向的厚度薄于距离栅沟槽部40沿X方向最远的位置的区域。周边区70配置于分支部110的周边。
作为一个例子，周边区70在与半导体基板10的正面平行的面内，以包围各分支部110的方式配置。周边区70的一部分可以形成于与接触孔55重叠的位置，整个周边区70可以形成于不与接触孔55重叠的位置。
如图1B所示的A-A截面所示，存在分支部110中的栅沟槽部40与其他的区域中的栅沟槽部40相比形成得较深的情况。因此，分支部110中的栅沟槽部40易于因电场集中而产生雪崩击穿。
图13是表示图12中的B-B截面的图。B-B截面对应于包含周边区70的xz截面。本例中的周边区70是积蓄区16中的与栅沟槽部40邻接的区域。设置于两个栅沟槽部40之间的周边区70的x轴向上的总宽度可以小于也可以大于x轴向上的积蓄区16的其他的区域的宽度。周边区70的x轴向上的宽度可以在y轴向上越靠近分支部110变得越大。另外，积蓄区16可以具有在中央部与周边区70相比向-Z方向突出的凸状的形状。周边区70可以越靠近栅沟槽部40形成得越薄。与栅沟槽部40接触的周边区70的厚度可以是积蓄区16的x轴向上的中央部分的厚度的80％以下，也可以是50％以下。
通过在分支部110的附近设置周边区70，从而在分支部110的附近易于抽取载流子。因此，能够抑制分支部110的栅沟槽部40中的雪崩击穿。
图14是表示A-A截面的其他的例子的图。本例的半导体装置100与图10或者图11所示的半导体装置100同样地，在栅沟槽部40具有底部侧导电部48。其他的结构与图1A～图13所示的任一个半导体装置100的结构相同。
本例的底部侧导电部48在分支部110具有向下方突出的突出区49。突出区49与其他的底部侧导电部48的区域一体地形成。突出区49可以以与分支部110向下方突出的长度相同的长度向下方突出。通过这样的构成，突出区49作为场板而发挥功能，能够缓解分支部110的底部中的电场集中。
图15是表示A-A截面的其他的例子的图。本例的半导体装置100在除了绝缘膜42的结构以外，与图1A～图9所示的任一个半导体装置100的结构相同。
本例的绝缘膜42在分支部110的底部，具有膜厚区43。膜厚区43比分支部110以外的栅沟槽部40的底部中的绝缘膜42厚。膜厚区43可以具有其他的底部区域的绝缘膜42的2倍以上的厚度。膜厚区43的厚度可以使用分支部110的底部中的绝缘膜42的厚度的最大值。其他的底部区域的绝缘膜42的厚度可以使用分支部110以外的底部中的绝缘膜42的厚度的平均值。通过这样的构成，能够提高分支部110的底部中的栅沟槽部40的耐压。
另外，在图1A～图15所示的各半导体装置100中，可以将栅导电部44连接到发射电极，将虚设导电部34连接到栅电极。换言之，栅导电部44可以作为虚设电极而发挥功能，虚设导电部34可以作为栅电极发挥功能。通过这样的构成，能够将分支部110和形成沟道的区域分离。
但是，在如图10、图11以及图14所示的半导体装置100中，如上所述在更换栅极和发射极的情况下，底部侧导电部48形成于虚设导电部34的下方。另外，在图11所示的半导体装置100中，形成于虚设导电部34的下方的底部侧导电部48沿栅导电部44的方向延伸，连接到栅导电部44的底部。
以上，利用实施方式对本发明进行说明，但是本发明的技术范围不限于上述实施方式所记载的范围。本领域技术人员知晓在上述实施方式中可追加各种变更或改良。从专利权利要求的记载可知，追加了该各种变更或改良的方式也包含在本发明的技术范围中。

Claims (19)

1.一种半导体装置，其特征在于，具备：
第一导电型的半导体基板；
第二导电型的基区，其设置于所述半导体基板的正面侧；
第一沟槽部，其以从所述半导体基板的正面贯通所述基区的方式设置；以及
第二导电型的接触区，其在所述半导体基板的正面侧设置于所述基区的一部分，并且杂质浓度比所述基区的杂质浓度高，
所述第一沟槽部在所述半导体基板的正面具有分支部，
所述分支部以在所述半导体基板的正面被所述接触区包围的方式设置，
所述第一沟槽部形成为在所述半导体基板的正面分别包围一个以上的动作区，
所述半导体装置还具备：
第二沟槽部，其在所述半导体基板的正面形成在所述动作区内，并且与所述第一沟槽部分离；
第一导电型的发射区，其形成在形成有所述第二沟槽部的所述动作区内，
所述第二沟槽部和所述动作区在所述半导体基板的正面，被所述第一沟槽部包围周围，
所述发射区与所述第二沟槽部相接地设置。
2.根据权利要求1所述的半导体装置，其特征在于，所述第一沟槽部是连接到栅电极的栅沟槽部，所述第二沟槽部是连接到发射电极的虚设沟槽部。
3.根据权利要求2所述的半导体装置，其特征在于，在形成有所述虚设沟槽部的所述动作区内，形成有第一导电型的发射区。
4.根据权利要求3所述的半导体装置，其特征在于，还具备：形成于所述半导体基板的正面的上方的层间绝缘膜，
所述层间绝缘膜在与所述动作区对置的位置具有使所述发射区以及所述接触区的至少一部分露出的接触孔。
5.根据权利要求3所述的半导体装置，其特征在于，所述栅沟槽部形成为在所述半导体基板的正面分别包围一个以上的抽取区，
在各所述抽取区，不形成所述发射区。
6.根据权利要求4所述的半导体装置，其特征在于，所述栅沟槽部形成为在所述半导体基板的正面分别包围一个以上的抽取区，
在各所述抽取区，不形成所述发射区。
7.根据权利要求5所述的半导体装置，其特征在于，所述抽取区经由所述栅沟槽部与所述动作区邻接地配置。
8.根据权利要求6所述的半导体装置，其特征在于，所述抽取区经由所述栅沟槽部与所述动作区邻接地配置。
9.根据权利要求7所述的半导体装置，其特征在于，两个所述抽取区配置于所述动作区的两侧。
10.根据权利要求8所述的半导体装置，其特征在于，两个所述抽取区配置于所述动作区的两侧。
11.根据权利要求3～10中任一项所述的半导体装置，其特征在于，在所述半导体基板的正面，从所述分支部到所述发射区的距离大于从所述分支部到所述接触区的距离。
12.根据权利要求2～10中任一项所述的半导体装置，其特征在于，所述栅沟槽部具有朝向所述虚设沟槽部突出的突出部。
13.根据权利要求2～10中任一项所述的半导体装置，其特征在于，所述栅沟槽部具有：
绝缘膜，其形成于栅沟槽的内壁，所述栅沟槽以从所述半导体基板的正面贯通所述基区的方式设置；
栅导电部，其形成于由所述绝缘膜覆盖内壁的所述栅沟槽的内部；以及
底部侧导电部，其在由所述绝缘膜覆盖内壁的所述栅沟槽的内部，形成于与所述栅导电部相比更靠近所述栅沟槽的底部侧的位置，并且与所述栅导电部绝缘。
14.根据权利要求13所述的半导体装置，其特征在于，所述虚设沟槽部具有：
绝缘膜，其形成于虚设沟槽的内壁，所述虚设沟槽以从所述半导体基板的正面贯通所述基区的方式设置；和
虚设导电部，其形成于由所述绝缘膜覆盖内壁的所述虚设沟槽的内部，
所述底部侧导电部在所述半导体基板的内部与所述虚设导电部连接。
15.根据权利要求13所述的半导体装置，其特征在于，所述底部侧导电部在所述分支部具有向下方突出的突出区。
16.根据权利要求14所述的半导体装置，其特征在于，所述底部侧导电部在所述分支部具有向下方突出的突出区。
17.根据权利要求1～10中任一项所述的半导体装置，其特征在于，所述第一沟槽部具有形成于沟槽的内壁的绝缘膜，所述沟槽以从所述半导体基板的正面贯通所述基区的方式设置，
所述第一沟槽部的所述分支部的底部的所述绝缘膜的厚度比所述第一沟槽部的所述分支部以外的底部的所述绝缘膜的厚度厚。
18.根据权利要求1～10中任一项所述的半导体装置，其特征在于，在所述半导体基板还具备：形成于所述基区的下方的积蓄区，
所述第一沟槽部以贯通所述积蓄区的方式设置。
19.根据权利要求18所述的半导体装置，其特征在于，以包围所述分支部的方式，在所述积蓄区设置有周边区，在所述周边区中，与所述第一沟槽部接触的位置的所述积蓄区的深度方向的厚度比从相邻的所述第一沟槽部起算沿着与所述半导体基板的正面平行的方向距离最远的位置的所述积蓄区的厚度薄。
CN201680032134.9A 2015-12-11 2016-12-06 半导体装置 Active CN107636836B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2015242474 2015-12-11
JP2015-242474 2015-12-11
JP2016158920 2016-08-12
JP2016-158920 2016-08-12
PCT/JP2016/086285 WO2017099096A1 (ja) 2015-12-11 2016-12-06 半導体装置

Publications (2)

Publication Number Publication Date
CN107636836A CN107636836A (zh) 2018-01-26
CN107636836B true CN107636836B (zh) 2020-11-27

Family

ID=59013192

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680032134.9A Active CN107636836B (zh) 2015-12-11 2016-12-06 半导体装置

Country Status (4)

Country Link
US (1) US10818782B2 (zh)
JP (1) JP6451869B2 (zh)
CN (1) CN107636836B (zh)
WO (1) WO2017099096A1 (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016125879B3 (de) * 2016-12-29 2018-06-21 Infineon Technologies Ag Halbleitervorrichtung mit einer IGBT-Region und einer nicht schaltbaren Diodenregion
DE102018100237B4 (de) * 2018-01-08 2022-07-21 Infineon Technologies Austria Ag Leistungshalbleiterbauelement mit dU/dt Steuerbarkeit und Verfahren zum Herstellen eines Leistungshalbleiterbauelements
JP6984732B2 (ja) * 2018-03-15 2021-12-22 富士電機株式会社 半導体装置
CN108922923B (zh) * 2018-07-10 2020-09-29 电子科技大学 一种槽栅双极型晶体管
US11069770B2 (en) * 2018-10-01 2021-07-20 Ipower Semiconductor Carrier injection control fast recovery diode structures
JP7250473B2 (ja) * 2018-10-18 2023-04-03 三菱電機株式会社 半導体装置
CN109755300B (zh) * 2018-11-28 2020-11-10 株洲中车时代半导体有限公司 一种沟槽igbt芯片
JP7290973B2 (ja) * 2019-03-27 2023-06-14 ローム株式会社 半導体装置
JP7337619B2 (ja) 2019-09-17 2023-09-04 株式会社東芝 半導体装置
JP7325301B2 (ja) * 2019-11-01 2023-08-14 三菱電機株式会社 半導体装置およびその製造方法
JP7331733B2 (ja) * 2020-02-26 2023-08-23 三菱電機株式会社 半導体装置
KR102315054B1 (ko) * 2020-05-15 2021-10-21 현대모비스 주식회사 전력 반도체 소자 및 전력 반도체 칩
CN112018173A (zh) * 2020-08-19 2020-12-01 广东美的白色家电技术创新中心有限公司 一种半导体器件及其制作方法、家用电器
JP7438080B2 (ja) * 2020-10-30 2024-02-26 三菱電機株式会社 半導体装置
CN114975577A (zh) * 2021-02-19 2022-08-30 苏州东微半导体股份有限公司 半导体器件
CN113871469A (zh) * 2021-09-16 2021-12-31 上海擎茂微电子科技有限公司 一种用于优化饱和电压/关断损耗的绝缘栅双极型晶体管

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4823435B2 (ja) 2001-05-29 2011-11-24 三菱電機株式会社 半導体装置及びその製造方法
JP4090747B2 (ja) 2002-01-31 2008-05-28 三菱電機株式会社 絶縁ゲート型半導体装置
US7122860B2 (en) * 2002-05-31 2006-10-17 Koninklijke Philips Electronics N.V. Trench-gate semiconductor devices
JP2004022941A (ja) * 2002-06-19 2004-01-22 Toshiba Corp 半導体装置
JP4623956B2 (ja) * 2003-11-12 2011-02-02 株式会社豊田中央研究所 Ｉｇｂｔ
JP4765000B2 (ja) 2003-11-20 2011-09-07 富士電機株式会社 絶縁ゲート型半導体装置
EP1760790B1 (en) * 2004-05-12 2019-04-03 Toyota Jidosha Kabushiki Kaisha Semiconductor device
JP4731848B2 (ja) 2004-07-16 2011-07-27 株式会社豊田中央研究所 半導体装置
JP5055786B2 (ja) * 2006-02-20 2012-10-24 富士電機株式会社 Ｍｏｓ型半導体装置とその製造方法
CN102687264B (zh) * 2009-12-25 2014-08-06 松下电器产业株式会社 半导体装置
JP5647420B2 (ja) 2010-02-10 2014-12-24 株式会社豊田中央研究所 半導体装置
US9099522B2 (en) * 2010-03-09 2015-08-04 Fuji Electric Co., Ltd. Semiconductor device
JP5449094B2 (ja) * 2010-09-07 2014-03-19 株式会社東芝 半導体装置
JP5580150B2 (ja) * 2010-09-09 2014-08-27 株式会社東芝 半導体装置
DE112011104322T5 (de) * 2010-12-10 2013-10-02 Mitsubishi Electric Corporation Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
JP5568036B2 (ja) 2011-03-09 2014-08-06 トヨタ自動車株式会社 Ｉｇｂｔ
CN107068733B (zh) * 2011-07-27 2020-08-11 丰田自动车株式会社 半导体器件
JP5891023B2 (ja) * 2011-12-07 2016-03-22 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置
US8785278B2 (en) * 2012-02-02 2014-07-22 Alpha And Omega Semiconductor Incorporated Nano MOSFET with trench bottom oxide shielded and third dimensional P-body contact
JP5983864B2 (ja) * 2013-04-02 2016-09-06 トヨタ自動車株式会社 トレンチゲート電極を利用するｉｇｂｔ
JP2015138789A (ja) * 2014-01-20 2015-07-30 トヨタ自動車株式会社 半導体装置
JP2015162610A (ja) 2014-02-27 2015-09-07 株式会社東芝 半導体装置
JP6256192B2 (ja) * 2014-05-26 2018-01-10 トヨタ自動車株式会社 半導体装置
JP6135636B2 (ja) * 2014-10-17 2017-05-31 トヨタ自動車株式会社 半導体装置
JP6003961B2 (ja) * 2014-11-04 2016-10-05 トヨタ自動車株式会社 半導体装置
JP6478316B2 (ja) * 2014-11-10 2019-03-06 ローム株式会社 トレンチゲート構造を備えた半導体装置およびその製造方法
JP2016167539A (ja) * 2015-03-10 2016-09-15 株式会社東芝 半導体装置
KR101745776B1 (ko) * 2015-05-12 2017-06-28 매그나칩 반도체 유한회사 전력용 반도체 소자
CN104882477B (zh) * 2015-06-03 2018-04-06 杭州士兰集成电路有限公司 沟槽栅型igbt器件及其制造方法

Also Published As

Publication number Publication date
US10818782B2 (en) 2020-10-27
WO2017099096A1 (ja) 2017-06-15
JP6451869B2 (ja) 2019-01-16
JPWO2017099096A1 (ja) 2018-03-29
CN107636836A (zh) 2018-01-26
US20180097094A1 (en) 2018-04-05

Similar Documents

Publication Publication Date Title
CN107636836B (zh) 半导体装置
US10211299B2 (en) Semiconductor device and semiconductor device manufacturing method
CN109509785B (zh) 半导体装置
US10573732B2 (en) Semiconductor device
CN109075192B (zh) 半导体装置
JP6780777B2 (ja) 半導体装置
CN109075199B (zh) 半导体装置
US20140167145A1 (en) Semiconductor device
US8912632B2 (en) Semiconductor device
CN108417614B (zh) 半导体装置
JP2014060362A (ja) 半導体装置
CN106463542B (zh) 半导体装置
KR20120053007A (ko) 쉴드형 게이트 ｍｏｓｆｅｔ 내 쉴드 콘택들
JP5537359B2 (ja) 半導体装置
US20220093728A1 (en) Semiconductor device
USRE48259E1 (en) Semiconductor device
JP2024033007A (ja) 半導体装置
JP2016219772A (ja) 半導体装置
CN107845677B (zh) 半导体装置
JP7327672B2 (ja) 半導体装置
CN113614883B (zh) 半导体装置
JP2014154849A (ja) 半導体装置
TW201709508A (zh) 半導體裝置
JP6058712B2 (ja) 半導体装置
JP5774744B2 (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant