CN109509785B - 半导体装置 - Google Patents

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Abstract

本发明的实施方式提供能够提高具有沟槽场板构造的纵型晶体管的耐压的半导体装置。实施方式的半导体装置具备：具有第1面和第2面的半导体层；第1电极；第2电极；在第1方向上延伸的多个第1沟槽；包围多个第1沟槽的第2沟槽；设置在第1沟槽中的栅极电极及第1场板电极；第1绝缘层，具有设置在第1沟槽中并具有第1膜厚的第1部分、具有比第1膜厚厚的第2膜厚的第2部分、和具有比第2膜厚厚的第3膜厚的第3部分；设置在第2沟槽中的第2场板电极；设置在第2沟槽中的第2绝缘层；设置在半导体层中的第1导电型的第1半导体区域、第2导电型的第2半导体区域、以及第2导电型的第3半导体区域。

Description

半导体装置
相关申请的交叉引用
本申请基于日本专利申请2017－176264号(申请日：2017年9月14日)主张优先权。本申请通过参照该基底申请而包含基底申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
作为功率用半导体装置的一例，有在设置于半导体层的沟槽内具有栅极电极的沟槽栅构造的MOSFET(Metal Oxide Field Effect Transistor)、IGBT(Insulated GateBipolar Transistor)等纵型晶体管。通过在沟槽内设置栅极电极，集成度提高，能够增加纵型晶体管的导通电流。
为了提高沟槽栅构造的纵型晶体管的耐压，采用沟槽场板构造。对沟槽场板构造而言，通过在沟槽内的栅极电极的下部设置被半导体层和绝缘膜分离的场板电极，控制半导体层内的电场分布，并提高纵型晶体管的耐压。
在沟槽的末端部，在构造上，半导体层内的电场变高，有可能在低电压下引起雪崩击穿。因此，存在因沟槽的末端部引起的纵型晶体管的耐压恶化的问题。
发明内容
本发明提供一种能够提高具有沟槽场板构造的纵型晶体管的耐压的半导体装置。
实施方式的半导体装置具备：半导体层，具有第1面和与所述第1面对置的第2面；第1电极，与所述第1面接触；第2电极，与所述第2面接触；多个第1沟槽，设置在所述半导体层中，在与所述第1面大致平行的第1方向上延伸；第2沟槽，设置在所述半导体层中，包围所述多个第1沟槽；栅极电极，设置在所述多个第1沟槽的各自中；第1场板电极，设置在所述多个第1沟槽的各自中，并且设置在所述栅极电极与所述第2面之间；第1绝缘层，设置在所述多个第1沟槽的各自中，具有第1部分、第2部分以及第3部分，所述第1部分位于所述栅极电极与所述半导体层之间，具有第1膜厚，所述第2部分位于所述第1场板电极与所述半导体层之间，具有比所述第1膜厚厚的第2膜厚，所述第3部分位于所述第1场板电极与所述半导体层之间的所述第2部分与所述第2面之间，具有比所述第2膜厚厚的第3膜厚；第2场板电极，设置在所述第2沟槽中；第2绝缘层，设置在所述第2沟槽中，并且设置在所述第2场板电极与所述半导体层之间；第1导电型的第1半导体区域，设置在所述半导体层中，位于所述多个第1沟槽中的相邻的2条第1沟槽之间；第2导电型的第2半导体区域，设置在所述半导体层中，位于所述第1半导体区域与所述第2面之间；以及第2导电型的第3半导体区域，设置在所述半导体层中，位于所述第1半导体区域与所述第1电极之间，与所述第1电极电连接。
附图说明
图1是第1实施方式的半导体装置的示意俯视图。
图2是第1实施方式的半导体装置的一部分的示意俯视图。
图3(a)及图3(b)是第1实施方式的半导体装置的一部分的示意截面图。
图4是第1实施方式的半导体装置的一部分的示意截面图。
图5是第1比较方式的半导体装置的示意截面图以及电场分布图。
图6是第2比较方式的半导体装置的示意截面图以及电场分布图。
图7是第1及第2比较方式的半导体装置的示意俯视图。
图8是第1及第2比较方式的半导体装置的一部分的示意俯视图。
图9是第1比较方式的半导体装置的一部分的示意截面图。
图10是第2比较方式的半导体装置的一部分的示意截面图。
图11是第1比较方式的半导体装置的示意俯视图以及电场分布图。
图12是第2比较方式的半导体装置的示意俯视图以及电场分布图。
图13(a)～图13(c)是第1实施方式的变形例的半导体装置的一部分的示意截面图。
图14是第2实施方式的半导体装置的一部分的示意截面图。
图15是第3实施方式的半导体装置的一部分的示意俯视图。
图16是第4实施方式的半导体装置的一部分的示意俯视图。
图17是第5实施方式的半导体装置的示意俯视图。
图18是第5实施方式的半导体装置的一部分的示意俯视图。
图19是第6实施方式的半导体装置的示意俯视图。
图20是第6实施方式的半导体装置的一部分的示意俯视图。
图21是第7实施方式的半导体装置的示意俯视图。
图22是第8实施方式的半导体装置的示意俯视图。
图23是第8实施方式的半导体装置的一部分的示意俯视图。
图24(a)及图24(b)是第8实施方式的半导体装置的一部分的示意截面图。
图25是第8实施方式的半导体装置的一部分的示意截面图。
图26是第8实施方式的半导体装置的示意俯视图以及电场分布图。
图27是第9实施方式的半导体装置的一部分的示意截面图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。另外，以下说明中，对相同或类似的部件等赋予相同的标号，并对于说明了一次的部件等，适当省略其说明。
本说明书中，在有n+型、n型、n－型的标记的情况下，意味着n型的杂质浓度按n+型、n型、n－型的顺序变低。此外，在有p+型、p型、p－型的标记的情况下，意味着p型的杂质浓度按p+型、p型、p－型的顺序变低。
(第1实施方式)
本实施方式的半导体装置具备：半导体层，具有第1面和与第1面对置的第2面；第1电极，与第1面接触；第2电极，与第2面接触；多个第1沟槽，设置在半导体层中，在与第1面大致平行的第1方向上延伸；第2沟槽，设置在半导体层中，包围多个第1沟槽；栅极电极，设置在多个第1沟槽的各自中；第1场板电极，设置在多个第1沟槽的各自中，并且设置在栅极电极与第2面之间；第1绝缘层，设置在多个第1沟槽的各自中，具有第1部分、第2部分以及第3部分，第1部分位于栅极电极与半导体层之间，具有第1膜厚，第2部分位于第1场板电极与半导体层之间，具有比第1膜厚厚的第2膜厚，第3部分位于第1场板电极与半导体层之间的第2部分与第2面之间，具有比第2膜厚厚的第3膜厚；第2场板电极，设置在第2沟槽中；第2绝缘层，设置在第2沟槽中，并且设置在第2场板电极与半导体层之间；第1导电型的第1半导体区域，设置在半导体层中，位于多个第1沟槽中的相邻的2条第1沟槽之间；第2导电型的第2半导体区域，设置在半导体层中，位于第1半导体区域与第2面之间；以及第2导电型的第3半导体区域，设置在半导体层中，位于第1半导体区域与第1电极之间，与第1电极电连接。
图1是本实施方式的半导体装置的示意俯视图。图2是本实施方式的半导体装置的一部分的示意俯视图。图2是用图1的框线A包围的部分的示意俯视图。图3是本实施方式的半导体装置的一部分的示意截面图。图3(a)是图2的Y1－Y1’截面，图3(b)是图2的Y2－Y2’截面。图4是本实施方式的半导体装置的一部分的示意截面图。图4是图2的X1－X1’截面。
本实施方式的半导体装置是在形成于半导体层的沟槽中具备栅极电极的纵型的沟槽栅构造的纵型MOSFET。本实施方式的纵型MOSFET具备沟槽场板构造。本实施方式的纵型MOSFET为将电子作为载流子的n沟道型晶体管。
本实施方式的纵型MOSFET具备半导体层10、单元沟槽CT1(第1沟槽)、末端沟槽TT1(第2沟槽)、源极电极12(第1电极)、漏极电极14(第2电极)、漏极区域16、漂移区域18(第2半导体区域)、基底区域20(第1半导体区域)、源极区域22(第3半导体区域)、基底接触区域24、单元栅极电极30(第1栅极电极)、单元场板电极32(第1场板电极)、单元沟槽绝缘层34(第1绝缘层)、末端栅极电极40(第2栅极电极)、末端场板电极42(第2场板电极)、末端沟槽绝缘层44(第2绝缘层)、层间绝缘层46。单元沟槽绝缘层34(第1绝缘层)具有栅极绝缘膜34a(第1部分)、上部场板绝缘膜34b(第2部分)、下部场板绝缘膜34c(第3部分)。此外，本实施方式的纵型MOSFET具有栅极焊盘电极50。
图1示意地表示多个单元沟槽CT1、末端沟槽TT1、基底区域20以及栅极焊盘电极50的布局。单元沟槽CT1以及末端沟槽TT1设置在半导体层10中。
半导体层10具有第1面P1(以下还称为表面)和与第1面P1对置的第2面P2(以下还称为背面)。半导体层10例如是单晶硅。例如是单晶硅。半导体层10的膜厚例如是50μm以上且300μm以下。
多个单元沟槽CT1在第1方向上延伸。第1方向与半导体层10的表面大致平行。多个单元沟槽CT1在与第1方向正交的第2方向上以大致一定的间隔排列。
末端沟槽TT1包围多个单元沟槽CT1。多个单元沟槽CT1设置在末端沟槽TT1的内侧。末端沟槽TT1与单元沟槽CT1离开规定的距离而设置。
多个单元沟槽CT1和末端沟槽TT1例如通过干式蚀刻技术同时形成于半导体层10。
栅极焊盘电极50设置在末端沟槽TT1的外侧。
源极电极12的至少一部分与半导体层10的第1面P1相接。源极电极12例如是金属。源极电极12被施加源极电压。源极电压例如是0V。
漏极电极14的至少一部分与半导体层10的第2面P2相接。漏极电极14例如是金属。漏极电极14被施加漏极电压。漏极电压例如是200V以上且1500V以下。
单元栅极电极30设置在多个单元沟槽CT1的各自中。单元栅极电极30例如是包含n型杂质或p型杂质的多晶硅。
单元栅极电极30被施加栅极电压。通过使栅极电压变化，实现纵型MOSFET100的导通/截止动作。
单元场板电极32设置在多个单元沟槽CT1的各自中。单元场板电极32设置在单元栅极电极30与半导体层10的背面之间。单元场板电极32例如是包含n型杂质或p型杂质的多晶硅。
单元场板电极32的上部的第2方向的宽度比单元场板电极32的下部的第2方向的宽度宽。本实施方式的纵型MOSFET具备单元场板电极32的宽度在深度方向上以2阶段变化的所谓2级场板构造。
单元场板电极32例如被施加源极电压。也可以为对单元场板电极32施加栅极电压的结构。
单元栅极电极30以及单元场板电极32被单元沟槽绝缘层34包围。单元沟槽绝缘层34具有栅极绝缘膜34a、上部场板绝缘膜34b、下部场板绝缘膜34c。单元沟槽绝缘层34例如是氧化硅。栅极绝缘膜34a、上部场板绝缘膜34b以及下部场板绝缘膜34c既可以通过同一工序形成，也可以分别或一部分通过不同工序形成。
栅极绝缘膜34a位于单元栅极电极30与半导体层10之间。栅极绝缘膜34a具有第1膜厚t1。
上部场板绝缘膜34b位于单元场板电极32的上部与半导体层10之间。上部场板绝缘膜34b具有第2膜厚t2。
下部场板绝缘膜34c位于单元场板电极32的下部与半导体层10之间。下部场板绝缘膜34c位于上部场板绝缘膜34b与半导体层10的背面之间。下部场板绝缘膜34c具有第3膜厚t3。
上部场板绝缘膜34b的第2膜厚t2比栅极绝缘膜34a的第1膜厚t1厚。下部场板绝缘膜34c的第3膜厚t3比上部场板绝缘膜34b的第2膜厚t2厚。
例如，在单元沟槽CT1的内表面形成绝缘膜之后，将相当于下部场板绝缘膜34c的部分利用掩膜材料覆盖并对绝缘膜进行蚀刻使其变薄，从而能够形成上部场板绝缘膜34b。作为掩膜材料，例如可以采用多晶硅或光致抗蚀剂。
上部场板绝缘膜34b的第2膜厚t2例如是下部场板绝缘膜34c的第3膜厚t3的40％以上且60％以下。
末端栅极电极40设置在末端沟槽TT1中。末端栅极电极40例如是包含n型杂质或p型杂质的多晶硅。
末端栅极电极40不贡献于纵型MOSFET的导通/截止动作。末端栅极电极40例如被施加源极电压。也可以为对末端栅极电极40施加栅极电压的结构。
末端场板电极42设置在末端沟槽TT1中。末端场板电极42设置在末端栅极电极40与半导体层10的背面之间。末端场板电极42例如是包含n型杂质或p型杂质的多晶硅。
末端场板电极42的上部的第2方向的宽度比末端场板电极42的下部的第2方向的宽度宽。
末端栅极电极40以及末端场板电极42被末端沟槽绝缘层44包围。末端沟槽绝缘层44例如是氧化硅。在末端场板电极42与半导体层10之间的末端沟槽绝缘层44有膜厚薄的部分(第4部分)和与膜厚薄的部分相比存在于深的位置的膜厚厚的部分(第5部分)。将膜厚薄的部分的膜厚称为第4膜厚，将膜厚厚的部分的膜厚称为第5膜厚。
基底区域20设置在半导体层10中。基底区域20位于相邻的2条单元沟槽CT1之间。基底区域20是p型的半导体区域。基底区域20的与栅极绝缘膜34a相接的区域作为纵型MOSFET100的沟道区域发挥功能。基底区域20电连接于源极电极12。
源极区域22设置在半导体层10中。源极区域22设置在基底区域20与半导体层10的表面之间。源极区域22设置在基底区域20与源极电极12之间。源极区域22是n型的半导体区域。源极区域22电连接于源极电极12。
基底接触区域24设置在半导体层10中。基底接触区域24设置在基底区域20与源极电极12之间。基底接触区域24是p型的半导体区域。基底接触区域24的p型杂质浓度比基底区域20的p型杂质浓度高。基底接触区域24电连接于源极电极12。
漂移区域18设置在半导体层10中。漂移区域18设置在基底区域20与半导体层10的背面之间。漂移区域18是n型的半导体区域。漂移区域18的n型杂质浓度比源极区域22的n型杂质浓度低。
漏极区域16设置在半导体层10中。漏极区域16设置在漂移区域18与半导体层10的背面之间。漏极区域16是n型的半导体区域。漏极区域16的n型杂质浓度比漂移区域18的n型杂质浓度高。漏极区域16电连接于漏极电极14。
栅极焊盘电极50设置在半导体层10上。栅极焊盘电极50设置在半导体层10的表面侧。栅极焊盘电极50至少电连接于单元栅极电极30。栅极焊盘电极50例如是金属。
图2表示由图1的框线A包围的部分的单元沟槽CT1、末端沟槽TT1、漏极区域16、漂移区域18、基底区域20、源极区域22、以及基底接触区域24在半导体层10的表面上的布局。
如图1及图2所示，在单元沟槽CT1的第1方向的端部与末端沟槽TT1之间、以及单元沟槽CT1的第1方向的端部的附近，不存在基底区域20。
例如，单元沟槽CT1的第1方向的端部与末端沟槽TT1之间的第1距离(图2中的d1)小于单元沟槽CT1中的相邻的2条单元沟槽CT1之间的第2距离(图2中的d2)。第1距离d1例如是第2距离d2的90％以下。
例如，单元沟槽CT1的第1方向的端部与基底区域20的第1方向的端部之间的距离(图2中的d3)是基底区域20与单元沟槽CT1的半导体层10的背面侧的端部之间的距离(图3(a)中的d4)以上。
以下，对本实施方式的半导体装置的作用以及效果进行说明。
首先，对2级场板构造的效果进行说明。图5及图6是场板构造的效果的说明图。
图5是第1比较方式的半导体装置的示意截面图以及电场分布图。第1比较方式的半导体装置是纵型MOSFET。图5表示第1比较方式的单元沟槽CT1的截面。图5的截面是相当于图3(a)的截面的截面。第1比较方式的纵型MOSFET具有1级场板构造。
图6是第2比较方式半导体装置的示意截面图以及电场分布图。第2比较方式的半导体装置是纵型MOSFET。图6表示第2比较方式的单元沟槽CT1的截面。图6的截面是相当于图3(a)的截面的截面。第2比较方式的纵型MOSFET具有2级场板构造。
图5所示的1级场板构造中，单元场板电极32的宽度大致一定，单元场板电极32中没有阶差。单元场板电极32与半导体层10之间的单元沟槽绝缘层34的膜厚大致一定。通过电场的深度方向的积分值变大，纵型MOSFET的耐压提高。1级场板构造中，在单元沟槽CT1的底部出现电场的峰值，从而纵型MOSFET的耐压提高。
图6所示的2级场板构造中，单元场板电极32的上部的宽度比下部的宽度宽。2级场板构造中，单元场板电极32的宽度阶段性地变化。单元场板电极32与半导体层10之间的单元沟槽绝缘层34的膜厚在深度方向上以2阶段变化。2级场板构造中，在单元沟槽CT1的底部、以及单元场板电极32的上部与下部的边界出现电场的峰值。因此，与1级场板构造的情况相比，纵型MOSFET的耐压提高。
但是，在2级场板构造的情况下，与1级场板构造相比，有在单元沟槽CT1的端部处耐压降低的问题。以下进行说明。
图7是第1以及第2比较方式的示意俯视图。图8是第1及第2比较方式的半导体装置的一部分的示意俯视图。图8是由图7的框线B包围的部分的示意俯视图。图8表示由图7的框线B包围的部分的单元沟槽CT1、漏极区域16、漂移区域18、基底区域20、源极区域22、以及基底接触区域24在半导体层10的表面上的布局。
第1及第2比较方式的半导体装置在不具备末端沟槽TT1这一点上与第1实施方式的纵型MOSFET100不同。
图9是第1比较方式的半导体装置的一部分的示意截面图。图9是图8的X2－X2’截面。如图9所示，在单元沟槽CT1的第1方向的端部，单元场板电极32与半导体层10之间的单元沟槽绝缘层34的膜厚(图9中的Ta)大致一定。
图10是第2比较方式的半导体装置的一部分的示意截面图。图10是图8的X2－X2’截面。如图10所示，在单元沟槽CT1的第1方向的端部，单元场板电极32与半导体层10之间的单元沟槽绝缘层34的膜厚有变化。单元沟槽绝缘层34的上部的膜厚(图10中的tb)比下部的膜厚(图10中的tc)薄。
图11是第1比较方式的半导体装置的示意俯视图以及电场分布图。图11是与图9的Z1－Z1’的第1面平行的截面图。图11中的粗虚线表示漂移区域18与基底区域20的边界的位置。电场分布是沿着图11的E1－E1’的区域的电场分布。
如图11所示，在单元沟槽CT1的第1方向的端部，漂移区域18内的电场变高。这是因为，在单元沟槽CT1的端部，与2条单元沟槽CT1之间的区域相比，半导体层10中的空间电荷的电荷平衡不同，电场集中。
图12是第2比较方式的半导体装置的示意俯视图以及电场分布图。图12是与图10的Z2－Z2’的第1面平行的截面图。图12中的粗虚线表示漂移区域18与基底区域20的边界的位置。电场分布是沿着图12的E2－E2’的区域的电场分布。
如图12所示，在单元沟槽CT1的第1方向的端部，漂移区域18内的电场比第1比较方式高。这是因为，单元沟槽绝缘层34的上部的膜厚(图10中的tb)比第1比较方式的单元沟槽绝缘层34的膜厚(图11中的ta)薄。因此，与第1比较方式相比，更容易引起单元沟槽CT1的端部处的雪崩击穿，纵型MOSFET的耐压降低。
在本实施方式的纵型MOSFET中，设置将多个单元沟槽CT1包围的末端沟槽TT1。末端沟槽TT1与单元沟槽CT1的第1方向的端部对置。因此，如图4所示，在单元沟槽CT1的端部与末端沟槽TT1之间，形成与2条单元沟槽CT1之间的区域同样的半导体层10的台面构造。因此，与2条单元沟槽CT1之间的区域同样地确保单元沟槽CT1的端部处的空间电荷的电荷平衡。因此，可抑制单元沟槽CT1的端部处的电场的集中。因此，在具有2级场板构造的情况下，也不会发生由单元沟槽CT1的端部引起的耐压的降低。
在本实施方式的纵型MOSFET中，单元沟槽CT1的第1方向的端部与末端沟槽TT1之间的第1距离(图2中的d1)优选小于单元沟槽CT1中的相邻的2条单元沟槽CT1之间的第2距离(图2中的d2)。通过满足上述条件，单元沟槽CT1的端部处的空间电荷的电荷平衡更接近于2条单元沟槽CT1之间的区域的空间电荷的电荷平衡，更能抑制单元沟槽CT1的端部处的电场的集中。
从进一步抑制单元沟槽CT1的端部处的电场的集中的观点来看，第1距离d1优选的是第2距离d2的90％以下。
单元沟槽CT1的第1方向的端部与基底区域20的第1方向的端部之间的距离(图2中的d3)优选的是基底区域20与单元沟槽CT1的半导体层10的背面侧的端部之间的距离(图3(a)中的d4)以上。通过满足上述条件，单元沟槽CT1的端部与到基底区域20为止的第1方向上的距离成为基底区域20与到单元沟槽CT1的底部为止的距离以上。因此，可缓和单元沟槽CT1的端部与到基底区域20为止的第1方向上的区域之间的横向电场，提高纵型MOSFET的耐压。
图13是本实施方式的变形例的半导体装置的一部分的示意截面图。图13(a)、图13(b)、图13(c)分别是对应于图3(a)的截面图。
图13(a)与本实施方式的不同点在于：单元场板电极32的宽度在深度方向上以3阶段变化的构造、换言之单元场板电极32与半导体层之间的单元沟槽绝缘层34的膜厚在深度方向上以3阶段变化的构造、即3级场板构造。也可以为以4阶段以上变化的构造。此外，图13(b)在单元场板电极32的宽度在深度方向上连续地变窄这一点上与本实施方式不同。换言之，单元沟槽绝缘层34的膜厚在从半导体层10的表面朝向背面的方向上连续地变薄。此外，图13(c)在单元沟槽CT1的底部以及单元场板电极32的底部的曲率大这一点上与本实施方式不同。
在图13(a)、图13(b)、图13(c)的变形例中也与本实施方式同样，可得到不发生由单元沟槽CT1的端部引起的耐压的降低的效果。
以上，根据本实施方式的纵型MOSFET，通过设置包围多个单元沟槽CT1的末端沟槽TT1，从而提高单元沟槽CT1的端部的耐压。因此，能够提高具有沟槽场板构造的纵型晶体管的耐压。
(第2实施方式)
本实施方式的半导体装置与第1实施方式的不同点在于：场板电极位于多个第1沟槽的各自的第1方向的端部与栅极电极之间。以下，关于与第1实施方式重复的内容，省略记述。
图14是本实施方式的半导体装置的一部分的示意截面图。图14是相当于第1实施方式的图4的截面。
本实施方式的纵型MOSFET中，在单元沟槽CT1的第1方向的端部与单元栅极电极30之间存在单元场板电极32。此外，在末端沟槽TT1，不存在末端栅极电极。
例如，在通过回蚀工艺来形成单元沟槽CT1中的单元场板电极32时，将单元沟槽CT1的端部和末端沟槽TT1之上用掩膜材料覆盖，由此能够形成本实施方式的构造。
在单元沟槽CT1的第1方向的端部，没有单元栅极电极30隔着单元沟槽绝缘层34而与半导体层10对置的区域。因此，纵型MOSFET的栅极与漏极之间的寄生电容减小。因此，纵型MOSFET的开关速度上升。
此外，在末端沟槽TT1存在末端栅极电极的情况下，如果对末端栅极电极连接栅极电压，则栅极与漏极之间的寄生电容增大，纵型MOSFET的开关速度降低。在本实施方式中，由于在末端沟槽TT1不存在末端栅极电极，因此抑制开关速度的降低。
以上，根据本实施方式的纵型MOSFET，与第1实施方式同样能够提高纵型晶体管的耐压。进而，能够提高纵型晶体管的开关速度。
(第3实施方式)
本实施方式的半导体装置与第1实施方式的不同点在于：在第2半导体区域与第1半导体区域的第1方向的端部之间，存在与第1半导体区域接触且第1导电型的杂质浓度比第1半导体区域低的第1导电型的第4半导体区域。以下，关于与第1实施方式重复的内容，省略记述。
图15是本实施方式的半导体装置的一部分的示意俯视图。图15是相当于第1实施方式的图2的示意俯视图。
在末端沟槽TT1与基底区域20之间设置有降低表面电场区域52(第4半导体区域)。在漂移区域18与基底区域20之间设置降低表面电场区域52。降低表面电场区域52与漂移区域18及基底区域20接触。
降低表面电场区域52是p型的半导体区域。降低表面电场区域52的p型杂质浓度比基底区域20的p型杂质浓度低。降低表面电场区域52的深度既可以比基底区域20深，也可以比基底区域20浅。
通过设置降低表面电场区域52，单元沟槽CT1的端部与到基底区域20为止的第1方向的区域之间的横向电场得到缓和，提高纵型MOSFET的耐压。
以上，根据本实施方式的纵型MOSFET，比第1实施方式进一步提高纵型晶体管的耐压。
(第4实施方式)
本实施方式的半导体装置与第1实施方式的不同点在于：第1半导体区域位于多个第1沟槽、第1方向的端部以及第2沟槽之间。以下，关于与第1实施方式重复的内容，省略记述。
图16是本实施方式的半导体装置的一部分的示意俯视图。图16是相当于第1实施方式的图2的示意俯视图。
在多个单元沟槽CT1的第1方向的端部与末端沟槽TT1之间，存在基底区域20。在2条单元沟槽CT1的端部之间，存在基底区域20。在源极区域22的第1方向的端部与末端沟槽TT1之间的半导体层10的表面全部设置基底区域20。
通过使源极区域22的第1方向的端部与末端沟槽TT1之间的半导体层10的表面全部为基底区域20，从而在单元沟槽CT1的端部附近不会产生在横向上延伸的耗尽层。因而，容易进行纵型MOSFET的耐压设计。
以上，根据本实施方式的纵型MOSFET，与第1实施方式同样能够提高纵型晶体管的耐压。进而，纵型晶体管的耐压设计变得容易。
(第5实施方式)
本实施方式的半导体装置与第1实施方式的不同点在于：还具备设置在半导体层中、在第1方向上延伸并且第1方向的长度比多个第1沟槽短的多个第3沟槽、以及设置在半导体层中并包围多个第3沟槽的第4沟槽。以下，关于与第1实施方式重复的内容，省略记述。
图17是本实施方式的半导体装置的示意俯视图。图17是相当于第1实施方式的图1的示意俯视图。图18是本实施方式的半导体装置的一部分的示意俯视图。图18是由图17的框线C包围的部分的示意俯视图。图18是相当于第1实施方式的图2的示意俯视图。
本实施方式的纵型MOSFET具备半导体层10、第1单元沟槽CT1(第1沟槽)、第1末端沟槽TT1(第2沟槽)、第2单元沟槽CT2(第3沟槽)、第2末端沟槽TT2(第4沟槽)。
多个第1单元沟槽CT1在第1方向上延伸。第1方向与半导体层10的表面(第1面)大致平行。多个第1单元沟槽CT1在第2方向上以大致一定的间隔排列。
第1末端沟槽TT1包围多个第1单元沟槽CT1。多个第1单元沟槽CT1设置在第1末端沟槽TT1的内侧。第1末端沟槽TT1和第1单元沟槽CT1离开规定的距离而设置。
多个第2单元沟槽CT2在第1方向上延伸。第1方向与半导体层10的表面(第1面)大致平行。多个第2单元沟槽CT2在第2方向上以大致一定的间隔排列。第2单元沟槽CT2的第1方向的长度比第1单元沟槽CT1的第1方向的长度短。
第2末端沟槽TT2包围多个第2单元沟槽CT2。多个第2单元沟槽CT2设置在第2末端沟槽TT2的内侧。第2末端沟槽TT2和第2单元沟槽CT2离开规定的距离而设置。
根据本实施方式，除了第1单元沟槽CT1，还设置第2单元沟槽CT2，从而提高纵型MOSFET的集成度。因此，纵型MOSFET的导通电流增大。
优选的是，多个第1单元沟槽CT1之中相邻的2条第1单元沟槽CT1之间的距离(图18中的d2)、和第1末端沟槽TT1与第2末端沟槽TT2之间的距离(图18中的d5)大致相同。通过满足上述条件，提高沟槽的加工精度。此外，半导体层10的表面的剩余区域减少，纵型MOSFET的集成度提高。
以上，根据本实施方式的纵型MOSFET，与第1实施方式同样能够提高纵型晶体管的耐压。进而，纵型晶体管的集成度提高，导通电流增大。
(第6实施方式)
本实施方式的半导体装置与第1实施方式的不同点在于：还具备设置在半导体层中、在第1方向上延伸且第1方向的长度比多个第1沟槽短的多个第3沟槽、以及设置在半导体层中、在第1方向上延伸且位于多个第1沟槽与多个第3沟槽之间的第4沟槽，第2沟槽将多个第1沟槽、多个第3沟槽、以及第4沟槽包围，第4沟槽的第1方向的端部与第2沟槽之间的距离小于多个第1沟槽的各自的第1方向的端部与第2沟槽之间的距离、以及多个第3沟槽的各自的第1方向的端部与第2沟槽之间的距离。以下，关于与第1实施方式重复的内容，省略记述。
图19是本实施方式的半导体装置的示意俯视图。图19是相当于第1实施方式的图1的示意俯视图。图20是本实施方式的半导体装置的一部分的示意俯视图。图20是由图19的框线D包围的部分的示意俯视图。图19是相当于第1实施方式的图2的示意俯视图。
本实施方式的纵型MOSFET具备半导体层10、第1单元沟槽CT1(第1沟槽)、末端沟槽TT1(第2沟槽)、第2单元沟槽CT2(第3沟槽)、第3单元沟槽CT3(第4沟槽)。
多个第1单元沟槽CT1在第1方向上延伸。第1方向与半导体层10的表面(第1面)大致平行。多个第1单元沟槽CT1在第2方向上以大致一定的间隔排列。
多个第2单元沟槽CT2在第1方向上延伸。第1方向与半导体层10的表面(第1面)大致平行。多个第2单元沟槽CT2在第2方向上以大致一定的间隔排列。第2单元沟槽CT2的第1方向的长度比第1单元沟槽CT1的第1方向的长度短。
第3单元沟槽CT3在第1方向上延伸。第1方向与半导体层10的表面(第1面)大致平行。第3单元沟槽CT3位于第1单元沟槽CT1与第2单元沟槽CT2之间。第3单元沟槽CT3的第1方向的长度比第1单元沟槽CT1的第1方向的长度短。此外，第3单元沟槽CT3的第1方向的长度比第2单元沟槽CT2的第1方向的长度长。
末端沟槽TT1将多个第1单元沟槽CT1、多个第2单元沟槽CT2以及第3单元沟槽CT3包围。
根据本实施方式，除了第1单元沟槽CT1，还设置第2单元沟槽CT2，从而纵型MOSFET的集成度提高。因此，纵型MOSFET的导通电流增大。
第3单元沟槽CT3的第1方向的端部与末端沟槽TT1之间的距离(图20中的d6)小于第1单元沟槽CT1的第1方向的端部与末端沟槽TT1之间的距离(图20中的d7)、以及第2单元沟槽CT2的第1方向的端部与末端沟槽TT1之间的距离(图20中的d8)。第1单元沟槽CT1的第1方向的端部与末端沟槽TT1之间的距离(图20中的d7)、以及第2单元沟槽CT2的第1方向的端部与末端沟槽TT1之间的距离(图20中的d8)例如大致相同。
第3单元沟槽CT3的端部存在于末端沟槽TT1弯曲的特殊点。通过使第3单元沟槽CT3的第1方向的端部与末端沟槽TT1之间的距离(图20中的d6)较短，调整与空间电荷的电荷平衡，抑制第3单元沟槽CT3的端部处的电场集中。因此，抑制纵型MOSFET的耐压的降低。
以上，根据本实施方式的纵型MOSFET，与第1实施方式同样，能够提高纵型晶体管的耐压。进而，纵型晶体管的集成度提高，导通电流增大。
(第7实施方式)
本实施方式的半导体装置与第1实施方式的不同点在于：在多个第1沟槽的一部分中的相邻的2条第1沟槽之间的第1半导体区域的第1方向的长度，比多个第1沟槽的剩余部中的相邻的2条第1沟槽之间的第1半导体区域的第1方向的长度短。以下，关于与第1实施方式重复的内容，省略记述。
图21是本实施方式的半导体装置的示意俯视图。图21是相当于第1实施方式的图1的示意俯视图。
多个第1单元沟槽CT1的一部分还设置于栅极焊盘电极50之下。设置在栅极焊盘电极50之下的多个第1单元沟槽CT1的一部分中的相邻的2条第1单元沟槽CT1之间的基底区域20的第1方向的长度，比多个第1单元沟槽CT1的剩余部中的相邻的2条之间的基底区域20的第1方向的长度短。在栅极焊盘电极50之下的区域，不设置基底区域20。
根据本实施方式，通过增加第1单元沟槽CT1的条数，纵型MOSFET的集成度提高。因此，纵型MOSFET的导通电流增大。
此外，通过从难以设置与基底区域20接触的接触件的栅极焊盘电极50之下的区域除去基底区域20，防止空穴的抽取效率的降低。因此，抑制纵型MOSFET的雪崩耐量的降低。
以上，根据本实施方式的纵型MOSFET，与第1实施方式同样能够提高纵型晶体管的耐压。进而，纵型晶体管的集成度提高，导通电流增大。
(第8实施方式)
本实施方式的半导体装置具备：半导体层，具有第1面和与第1面对置的第2面；第1电极，与第1面接触；第2电极，与第2面接触；多个沟槽，设置在半导体层中，在与第1面大致平行的第1方向上延伸；栅极电极，设置在多个沟槽的各自中；场板电极，设置在多个沟槽的各自中，并且设置在栅极电极与第2面之间；绝缘层，设置在多个沟槽的各自中，具有第1部分、第2部分、第3部分以及第4部分，第1部分位于栅极电极与半导体层之间，具有第1膜厚，第2部分位于场板电极与半导体层之间，具有比第1膜厚厚的第2膜厚，第3部分位于场板电极与半导体层之间的第2部分与第2面之间，具有比第2膜厚厚的第3膜厚，第4部分位于场板电极的第1方向的端部与半导体层之间、且与第2部分位于从第1面起大致相同的深度，具有比第2膜厚厚的第4膜厚；第1导电型的第1半导体区域，设置在半导体层中，位于多个沟槽中的相邻的2条沟槽之间；第2导电型的第2半导体区域，设置在半导体层之中，位于第1半导体区域与第2面之间；以及第2导电型的第3半导体区域，设置在半导体层中，位于第1半导体区域与第1电极之间，与第1电极电连接。
图22是本实施方式的半导体装置的示意俯视图。图23是本实施方式的半导体装置的一部分的示意俯视图。图23是由图22的框线E包围的部分的示意俯视图。图24是本实施方式的半导体装置的一部分的示意截面图。图24(a)是图23的Y3－Y3’截面，图24(b)是图23的Y4－Y4’截面。图25是本实施方式的半导体装置的一部分的示意截面图。图25是图23的X3－X3’截面。
本实施方式的半导体装置是在形成于半导体层的沟槽中具备栅极电极的纵型的沟槽栅构造的纵型MOSFET。本实施方式的纵型MOSFET具备沟槽场板构造。本实施方式的纵型MOSFET是将电子作为载流子的n沟道型晶体管。
本实施方式的纵型MOSFET具备半导体层10、单元沟槽CT1(沟槽)、源极电极12、漏极电极14、漏极区域16、漂移区域18、基底区域20、源极区域22、基底接触区域24、单元栅极电极30(栅极电极)、单元场板电极32(场板电极)、单元沟槽绝缘层34(绝缘层)、层间绝缘层46。单元沟槽绝缘层34(绝缘层)具有栅极绝缘膜34a(第1部分)、上部场板绝缘膜34b(第2部分)、下部场板绝缘膜34c(第3部分)、端部场板绝缘膜34d(第4部分)。此外，本实施方式的纵型MOSFET具有栅极焊盘电极50。
图23示意地示出多个单元沟槽CT1、基底区域20、以及栅极焊盘电极50的布局。单元沟槽CT1设置在半导体层10中。
半导体层10具有第1面P1(以下，还称为表面)和与第1面P1对置的第2面P2(以下还称为背面)。半导体层10例如是单晶硅。例如是单晶硅。半导体层10的膜厚例如为50μm以上且300μm以下。
多个单元沟槽CT1在第1方向上延伸。第1方向与半导体层10的表面大致平行。多个单元沟槽CT1在与第1方向正交的第2方向上以大致一定的间隔排列。
栅极焊盘电极50设置在多个单元沟槽CT1的外侧。
源极电极12的至少一部分与半导体层10的第1面P1接触。源极电极12例如是金属。对源极电极12施加源极电压。源极电压例如为0V。
漏极电极14的至少一部分与半导体层10的第2面P2接触。漏极电极14例如是金属。对漏极电极14施加漏极电压。漏极电压例如为200V以上且1500V以下。
单元栅极电极30设置在多个单元沟槽CT1各自中。单元栅极电极30例如是包含n型杂质或p型杂质的多晶硅。
对单元栅极电极30施加栅极电压。通过使栅极电压变化，实现纵型MOSFET100的导通/截止动作。
单元场板电极32设置在多个单元沟槽CT1各自中。单元场板电极32设置在单元栅极电极30与半导体层10的背面之间。单元场板电极32例如是包含n型杂质或p型杂质的多晶硅。
单元场板电极32的上部的第2方向的宽度比单元场板电极32的下部的第2方向的宽度宽。本实施方式的纵型MOSFET具备单元场板电极32的宽度在深度方向上以2阶段变化的所谓2级场板构造。
对单元场板电极32例如施加源极电压。也可以为对单元场板电极32施加栅极电压的结构。
单元栅极电极30以及单元场板电极32被单元沟槽绝缘层34包围。单元沟槽绝缘层34具有栅极绝缘膜34a、上部场板绝缘膜34b、下部场板绝缘膜34c、端部场板绝缘膜34d。单元沟槽绝缘层34例如为氧化硅。栅极绝缘膜34a、上部场板绝缘膜34b、下部场板绝缘膜34c、以及端部场板绝缘膜34d既可以通过同一工序形成，也可以分别或一部分通过不同工序形成。
栅极绝缘膜34a位于单元栅极电极30与半导体层10之间。栅极绝缘膜34a具有第1膜厚t1。
上部场板绝缘膜34b位于单元场板电极32的上部与半导体层10之间。上部场板绝缘膜34b具有第2膜厚t2。
下部场板绝缘膜34c位于单元场板电极32的下部与半导体层10之间。下部场板绝缘膜34c位于上部场板绝缘膜34b与半导体层10的背面之间。下部场板绝缘膜34c具有第3膜厚t3。
上部场板绝缘膜34b的第2膜厚t2比栅极绝缘膜34a的第1膜厚t1厚。下部场板绝缘膜34c的第3膜厚t3比上部场板绝缘膜34b的第2膜厚t2厚。
上部场板绝缘膜34b的第2膜厚t2例如为下部场板绝缘膜34c的第3膜厚t3的40％以上且60％以下。
端部场板绝缘膜34d位于单元场板电极32的第1方向的端部与半导体层10之间。端部场板绝缘膜34d与上部场板绝缘膜34b位于从半导体层10的表面(第1面)起大致相同的深度。端部场板绝缘膜34d距半导体层10的表面(第1面)的深度与上部场板绝缘膜34b距半导体层10的表面(第1面)的深度大致相同。这里，“深度”是指从半导体层10的表面(第1面)朝向背面(第2面)的方向上的距离。
端部场板绝缘膜34d的第4膜厚t4比上部场板绝缘膜34b的第2膜厚t2厚。端部场板绝缘膜34d的第4膜厚t4例如与下部场板绝缘膜34c的第3膜厚t3大致相同。
例如，在单元沟槽CT1的内表面形成绝缘膜之后，将相当于下部场板绝缘膜34c的部分用第1掩膜材料覆盖并对绝缘膜进行蚀刻而使其变薄，从而能够形成上部场板绝缘膜34b。在对绝缘膜进行蚀刻时，将单元沟槽CT1的第1方向的端部用第2掩膜材料覆盖，从而不对绝缘膜进行蚀刻就能够形成端部场板绝缘膜34d。例如，作为第1掩膜材料，可以应用多晶硅，作为第2掩膜材可以应用光致抗蚀剂。
基底区域20设置在半导体层10中。基底区域20位于相邻的2条单元沟槽CT1之间。基底区域20是p型的半导体区域。基底区域20的与栅极绝缘膜34a接触的区域作为纵型MOSFET100的沟道区域发挥功能。基底区域20电连接于源极电极12。
源极区域22设置在半导体层10中。源极区域22设置在基底区域20与半导体层10的表面之间。源极区域22设置在基底区域20与源极电极12之间。源极区域22是n型的半导体区域。源极区域22电连接于源极电极12。
基底接触区域24设置在半导体层10中。基底接触区域24设置在基底区域20与源极电极12之间。基底接触区域24是p型的半导体区域。基底接触区域24的p型杂质浓度比基底区域20的p型杂质浓度高。基底接触区域24电连接于源极电极12。
漂移区域18设置在半导体层10中。漂移区域18设置在基底区域20与半导体层10的背面之间。漂移区域18是n型的半导体区域。漂移区域18的n型杂质浓度比源极区域22的n型杂质浓度低。
漏极区域16设置在半导体层10中。漏极区域16设置在漂移区域18与半导体层10的背面之间。漏极区域16是n型的半导体区域。漏极区域16的n型杂质浓度比漂移区域18的n型杂质浓度高。漏极区域16电连接于漏极电极14。
栅极焊盘电极50设置在半导体层10上。栅极焊盘电极50设置在半导体层10的表面侧。栅极焊盘电极50至少电连接于单元栅极电极30。栅极焊盘电极50例如是金属。
图23示出由图22的框线E包围的部分的单元沟槽CT1、漏极区域16、漂移区域18、基底区域20、源极区域22、以及基底接触区域24在半导体层10的表面上的布局。
例如，单元沟槽CT1的第1方向的端部与基底区域20的第1方向的端部之间的距离(图23中的d3)为基底区域20与单元沟槽CT1的半导体层10的背面侧的端部之间的距离(图24(a)中的d4)以上。
以下，对本实施方式的半导体装置的作用以及效果进行说明。
首先，对2级场板构造的效果进行说明。图5及图6是场板构造的效果的说明图。
图5是第1比较方式的半导体装置的示意截面图以及电场分布图。第1比较方式的半导体装置是纵型MOSFET。图5表示第1比较方式的单元沟槽CT1的截面。图5的截面是相当于图3A的截面的截面。第1比较方式的纵型MOSFET具有1级场板构造。
图6是第2比较方式半导体装置的示意截面图以及电场分布图。第2比较方式的半导体装置是纵型MOSFET。图6表示第2比较方式的单元沟槽CT1的截面。图6的截面是相当于图3A的截面的截面。第2比较方式的纵型MOSFET具有2级场板构造。
图5所示的1级场板构造中，单元场板电极32的宽度大致一定，单元场板电极32没有阶差。通过电场的深度方向的积分值变大，纵型MOSFET的耐压提高。1级场板构造中，在单元沟槽CT1的底部产生电场的峰值，从而纵型MOSFET的耐压提高。
图6所示的2级场板构造中，单元场板电极32的上部的宽度比下部的宽度宽。2级场板构造中，单元场板电极32的宽度阶段性地变化。2级场板构造中，在单元沟槽CT1的底部、以及单元场板电极32的上部与下部的边界产生电场的峰值，从而纵型MOSFET的耐压比1级场板构造的情况提高。
但是，在2级场板构造的情况下，与1级场板构造相比，有在单元沟槽CT1的端部处耐压降低的问题。以下，进行说明。
图7是第1及第2比较方式的示意俯视图。图8是第1及第2比较方式的半导体装置的一部分的示意俯视图。图8是被图7的框线B包围的部分的示意俯视图。图8示出了被图7的框线B包围的部分的单元沟槽CT1、漏极区域16、漂移区域18、基底区域20、源极区域22、以及基底接触区域24在半导体层10的表面上的布局。
第1及第2比较方式的半导体装置在不具备末端沟槽TT1这一点上与第1实施方式的纵型MOSFET100不同。
图9是第1比较方式的半导体装置的一部分的示意截面图。图9是图8的X2－X2’截面。如图9所示，在单元沟槽CT1的第1方向的端部，单元场板电极32与半导体层10之间的单元沟槽绝缘层34的膜厚(图9中的Ta)大致一定。
图10是第2比较方式的半导体装置的一部分的示意截面图。图10是图8的X2－X2’截面。如图10所示，在单元沟槽CT1的第1方向的端部，单元场板电极32与半导体层10之间的单元沟槽绝缘层34的膜厚有变化。单元沟槽绝缘层34的上部的膜厚(图10中的tb)比下部的膜厚(图10中的tc)薄。
图11是第1比较方式的半导体装置的示意俯视图以及电场分布图。图11是与图9的Z1－Z1’的第1面平行的截面图。图11中的粗虚线表示漂移区域18与基底区域20的边界的位置。电场分布是沿着图11的E1－E1’的区域的电场分布。
如图11所示，在单元沟槽CT1的第1方向的端部，漂移区域18内的电场变高。这是因为，在单元沟槽CT1的端部，与2条单元沟槽CT1的间的区域相比，半导体层10中的空间电荷的电荷平衡不同，电场集中。
图12是第2比较方式的半导体装置的示意俯视图以及电场分布图。图12是与图10的Z2－Z2’的第1面平行的截面图。图12中的粗虚线表示漂移区域18与基底区域20的边界的位置。电场分布是沿着图12的E2－E2’的区域的电场分布。
如图12所示，在单元沟槽CT1的第1方向的端部，漂移区域18内的电场比第1比较方式高。这是因为，单元沟槽绝缘层34的上部的膜厚(图10中的tb)比第1比较方式的单元沟槽绝缘层34的膜厚(图11中的ta)薄。因此，与第1比较方式相比，容易发生单元沟槽CT1的端部处的雪崩击穿，纵型MOSFET的耐压降低。
图26是本实施方式的半导体装置的示意俯视图以及电场分布图。图26是与图25的Z3－Z3’的半导体层10的表面(第1面)平行的截面图。图26中的粗虚线表示漂移区域18与基底区域20的边界的位置。电场分布是沿着图26的E3－E3’的区域的电场分布。
本实施方式的纵型MOSFET中，与第2比较方式相比，单元沟槽CT1的第1方向的端部的单元沟槽绝缘层34的膜厚厚。单元沟槽CT1的第1方向的端部的单元沟槽绝缘层34的膜厚在第1方向以及第2方向上都变厚。通过使第2方向的膜厚厚，单元场板电极32在第1方向上也成为2级场板构造。因此，与第2比较方式相比，缓和单元沟槽CT1的端部处的电场集中，抑制雪崩击穿。因此，抑制纵型MOSFET的耐压的降低。
单元沟槽CT1的第1方向的端部与基底区域20的第1方向的端部之间的距离(图23中的d3)优选的是，基底区域20与单元沟槽CT1的半导体层10的背面侧的端部之间的距离(图24A中的d4)以上。通过满足上述条件，单元沟槽CT1的端部与到基底区域20为止的第1方向的距离成为基底区域20与到单元沟槽CT1的底部为止的距离以上。因此，单元沟槽CT1的端部与到基底区域20为止的第1方向的区域之间的横向的电场得到缓和，纵型MOSFET的耐压提高。
(第9实施方式)
本实施方式的半导体装置与第8实施方式的不同点在于：在多个沟槽的各自的第1方向的端部与栅极电极之间存在场板电极。以下，关于与第8实施方式重复的内容，省略记述。
图27是本实施方式的半导体装置的一部分的示意截面图。图27是相当于第8实施方式的图25的截面。
本实施方式的纵型MOSFET中，在单元沟槽CT1的第1方向的端部与单元栅极电极30之间存在单元场板电极32。
例如，在通过回蚀工艺来形成单元沟槽CT1中的单元场板电极32时，将单元沟槽CT1的端部和末端沟槽TT1之上用掩膜材料覆盖，由此能够形成本实施方式的构造。
本实施方式的纵型MOSFET中，在单元沟槽CT1的第1方向的端部，没有单元栅极电极30隔着单元沟槽绝缘层34而与半导体层10对置的区域。因此，纵型MOSFET的栅极与漏极之间的寄生电容减小。因此，纵型MOSFET的开关速度上升。
以上，根据本实施方式的纵型MOSFET，与第8实施方式同样能够提高纵型晶体管的耐压。进而，能够提高纵型晶体管的开关速度。
在第1至第9实施方式中，以半导体层为单晶硅的情况为例进行了说明，但半导体层不限于单晶硅。例如，也可以是单晶碳化硅等其他单晶半导体。
在第1至第9实施方式中，以第1导电型为p型、第2导电型为n型的n沟道型晶体管为例进行了说明，但也可以是第1导电型为n型、第2导电型为p型的p沟道型晶体管。
在第1至第9实施方式中，以纵型晶体管为纵型MOSFET的情况为例进行了说明，但纵型晶体管也可以是纵型IGBT。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例来提示的，并没有要限定发明的范围。这些新的实施方式能够以其他多种形态实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。例如，也可以将一个实施方式的结构要素替换或变更为其他实施方式的结构要素。这些实施方式及其变形包含于发明的范围及主旨中，并且包含于权利要求书中记载的发明及其等同的范围中。

Claims (20)

1.一种半导体装置，其中，具备：
半导体层，具有第1面和与所述第1面对置的第2面；
第1电极，与所述第1面接触；
第2电极，与所述第2面接触；
多个第1沟槽，设置在所述半导体层中，在与所述第1面大致平行的第1方向上延伸；
第2沟槽，设置在所述半导体层中，包围所述多个第1沟槽，在与所述第1方向正交的第2方向上在所述第2沟槽与所述多个第1沟槽之间夹设有所述半导体层；
第1栅极电极，设置在所述多个第1沟槽各自中；
第1场板电极，设置在所述多个第1沟槽各自中，并且设置在所述第1栅极电极与所述第2面之间；
第1绝缘层，设置在所述多个第1沟槽各自中，具有第1部分、第2部分以及第3部分，所述第1部分位于所述第1栅极电极与所述半导体层之间，具有第1膜厚，所述第2部分位于所述第1场板电极与所述半导体层之间，具有比所述第1膜厚厚的第2膜厚，所述第3部分位于所述第1场板电极与所述半导体层之间的所述第2部分与所述第2面之间，具有比所述第2膜厚厚的第3膜厚；
第2场板电极，设置在所述第2沟槽中；
第2绝缘层，设置在所述第2沟槽中，并且设置在所述第2场板电极与所述半导体层之间；
第1导电型的第1半导体区域，设置在所述半导体层中，位于所述多个第1沟槽中的相邻的2条第1沟槽之间；
第2导电型的第2半导体区域，设置在所述半导体层中，位于所述第1半导体区域与所述第2面之间；
第2导电型的第3半导体区域，设置在所述半导体层中，位于所述第1半导体区域与所述第1电极之间，与所述第1电极电连接；
多个第3沟槽，设置在所述半导体层中，在所述第1方向上延伸，所述第1方向的长度比所述多个第1沟槽短；以及
第4沟槽，设置在所述半导体层中，包围所述多个第3沟槽。
2.如权利要求1所述的半导体装置，其中，
所述多个第1沟槽各自的所述第1方向的端部与所述第2沟槽之间的第1距离小于所述多个第1沟槽中的相邻的2条第1沟槽之间的第2距离。
3.如权利要求2所述的半导体装置，其中，
所述第1距离为所述第2距离的90％以下。
4.如权利要求1至3中任一项所述的半导体装置，其中，
所述多个第1沟槽各自的所述第1方向的端部与所述第1半导体区域的所述第1方向的端部之间的距离为，所述第1半导体区域与所述多个第1沟槽的所述第2面侧的端部之间的距离以上。
5.如权利要求1至3中任一项所述的半导体装置，其中，
所述第1场板电极位于所述多个第1沟槽各自的所述第1方向的端部与所述第1栅极电极之间。
6.如权利要求1至3中任一项所述的半导体装置，其中，
所述第1绝缘层的膜厚在从所述第1面朝向所述第2面的方向上连续地变薄。
7.如权利要求1至3中任一项所述的半导体装置，其中，
所述第1半导体区域位于所述多个第1沟槽各自的所述第1方向的端部与所述第2沟槽之间。
8.如权利要求1所述的半导体装置，其中，
所述多个第1沟槽中的相邻的2条第1沟槽之间的距离和所述第2沟槽与所述第4沟槽之间的距离大致相同。
9.如权利要求1至3中任一项所述的半导体装置，其中，
所述多个第1沟槽的一部分中的相邻的2条第1沟槽之间的所述第1半导体区域在所述第1方向上的长度比所述多个第1沟槽的剩余部中的相邻的2条第1沟槽之间的所述第1半导体区域在所述第1方向上的长度短。
10.如权利要求1至3中任一项所述的半导体装置，其中，
所述第2膜厚为所述第3膜厚的40％以上且60％以下。
11.如权利要求1至3中任一项所述的半导体装置，其中，
所述第2绝缘层具有第4部分和第5部分，所述第4部分位于所述第2场板电极与所述半导体层之间，具有第4膜厚，所述第5部分位于所述第2场板电极与所述半导体层之间的所述第4部分与所述第2面之间，具有比所述第4膜厚厚的第5膜厚。
12.如权利要求1至3中任一项所述的半导体装置，其中，
还具备设置在所述第2沟槽中的第2栅极电极，所述第2场板电极设置在所述第2栅极电极与所述第2面之间。
13.一种半导体装置，其中，具备：
半导体层，具有第1面和与所述第1面对置的第2面；
第1电极，与所述第1面接触；
第2电极，与所述第2面接触；
多个第1沟槽，设置在所述半导体层中，在与所述第1面大致平行的第1方向上延伸；
第2沟槽，设置在所述半导体层中，包围所述多个第1沟槽，在与所述第1方向正交的第2方向上在所述第2沟槽与所述多个第1沟槽之间夹设有所述半导体层；
第1栅极电极，设置在所述多个第1沟槽各自中；
第1场板电极，设置在所述多个第1沟槽各自中，并且设置在所述第1栅极电极与所述第2面之间；
第1绝缘层，设置在所述多个第1沟槽各自中，具有第1部分、第2部分以及第3部分，所述第1部分位于所述第1栅极电极与所述半导体层之间，具有第1膜厚，所述第2部分位于所述第1场板电极与所述半导体层之间，具有比所述第1膜厚厚的第2膜厚，所述第3部分位于所述第1场板电极与所述半导体层之间的所述第2部分与所述第2面之间，具有比所述第2膜厚厚的第3膜厚；
第2场板电极，设置在所述第2沟槽中；
第2绝缘层，设置在所述第2沟槽中，并且设置在所述第2场板电极与所述半导体层之间；
第1导电型的第1半导体区域，设置在所述半导体层中，位于所述多个第1沟槽中的相邻的2条第1沟槽之间；
第2导电型的第2半导体区域，设置在所述半导体层中，位于所述第1半导体区域与所述第2面之间；以及
第2导电型的第3半导体区域，设置在所述半导体层中，位于所述第1半导体区域与所述第1电极之间，与所述第1电极电连接，
第1导电型的第4半导体区域位于所述第2半导体区域与所述第1半导体区域的所述第1方向的端部之间，该第4半导体区域与所述第1半导体区域接触，并且第1导电型的杂质浓度比所述第1半导体区域低。
14.一种半导体装置，其中，具备：
半导体层，具有第1面和与所述第1面对置的第2面；
第1电极，与所述第1面接触；
第2电极，与所述第2面接触；
多个第1沟槽，设置在所述半导体层中，在与所述第1面大致平行的第1方向上延伸；
第2沟槽，设置在所述半导体层中，包围所述多个第1沟槽，在与所述第1方向正交的第2方向上在所述第2沟槽与所述多个第1沟槽之间夹设有所述半导体层；
第1栅极电极，设置在所述多个第1沟槽各自中；
第1场板电极，设置在所述多个第1沟槽各自中，并且设置在所述第1栅极电极与所述第2面之间；
第1绝缘层，设置在所述多个第1沟槽各自中，具有第1部分、第2部分以及第3部分，所述第1部分位于所述第1栅极电极与所述半导体层之间，具有第1膜厚，所述第2部分位于所述第1场板电极与所述半导体层之间，具有比所述第1膜厚厚的第2膜厚，所述第3部分位于所述第1场板电极与所述半导体层之间的所述第2部分与所述第2面之间，具有比所述第2膜厚厚的第3膜厚；
第2场板电极，设置在所述第2沟槽中；
第2绝缘层，设置在所述第2沟槽中，并且设置在所述第2场板电极与所述半导体层之间；
第1导电型的第1半导体区域，设置在所述半导体层中，位于所述多个第1沟槽中的相邻的2条第1沟槽之间；
第2导电型的第2半导体区域，设置在所述半导体层中，位于所述第1半导体区域与所述第2面之间；
第2导电型的第3半导体区域，设置在所述半导体层中，位于所述第1半导体区域与所述第1电极之间，与所述第1电极电连接；
多个第3沟槽，设置在所述半导体层中，在所述第1方向上延伸，所述第1方向的长度比所述多个第1沟槽短；以及
第4沟槽，设置在所述半导体层中，在所述第1方向上延伸，位于所述多个第1沟槽与所述多个第3沟槽之间，
所述第2沟槽将所述多个第1沟槽、所述多个第3沟槽以及所述第4沟槽包围，
所述第4沟槽的所述第1方向的端部与所述第2沟槽之间的距离小于所述多个第1沟槽各自的所述第1方向的端部与所述第2沟槽之间的距离、以及所述多个第3沟槽各自的所述第1方向的端部与所述第2沟槽之间的距离。
15.一种半导体装置，其中，具备：
半导体层，具有第1面和与所述第1面对置的第2面；
第1电极，与所述第1面接触；
第2电极，与所述第2面接触；
多个沟槽，设置在所述半导体层中，在与所述第1面大致平行的第1方向上延伸；
栅极电极，设置在所述多个沟槽各自中；
场板电极，设置在所述多个沟槽各自中，并且设置在所述栅极电极与所述第2面之间；
绝缘层，设置在所述多个沟槽各自中，具有第1部分、第2部分、第3部分以及第4部分，所述第1部分位于所述栅极电极与所述半导体层之间，具有第1膜厚，所述第2部分位于所述场板电极与所述半导体层之间，具有比所述第1膜厚厚的第2膜厚，所述第3部分位于所述场板电极与所述半导体层之间的所述第2部分与所述第2面之间，具有比所述第2膜厚厚的第3膜厚，所述第4部分位于所述场板电极的第1方向的端部与所述半导体层之间，并且位于从所述第1面起和所述第2部分大致相同的深度，具有比所述第2膜厚厚的第4膜厚；
第1导电型的第1半导体区域，设置在所述半导体层中，位于所述多个沟槽中的相邻的2条沟槽之间；
第2导电型的第2半导体区域，设置在所述半导体层之中，位于所述第1半导体区域与所述第2面之间；以及
第2导电型的第3半导体区域，设置在所述半导体层中，位于所述第1半导体区域与所述第1电极之间，与所述第1电极电连接，
第1导电型的第4半导体区域位于所述第2半导体区域与所述第1半导体区域的所述第1方向的端部之间，该第4半导体区域与所述第1半导体区域接触，并且第1导电型的杂质浓度比所述第1半导体区域低。
16.如权利要求15所述的半导体装置，其中，
所述第4膜厚与所述第3膜厚大致相同。
17.如权利要求15或16所述的半导体装置，其中，
在所述多个沟槽各自的所述第1方向的端部与所述栅极电极之间，配置有所述场板电极。
18.如权利要求15或16所述的半导体装置，其中，
所述多个沟槽各自的所述第1方向的端部与所述第1半导体区域的所述第1方向的端部之间的距离为，所述第1半导体区域与所述多个沟槽的所述第2面侧的端部之间的距离以上。
19.如权利要求15或16所述的半导体装置，其中，
所述第2膜厚为所述第3膜厚的40％以上且60％以下。
20.一种半导体装置，其中，具备：
半导体层，具有第1面和与所述第1面对置的第2面；
第1电极，与所述第1面接触；
第2电极，与所述第2面接触；
多个沟槽，设置在所述半导体层中，在与所述第1面大致平行的第1方向上延伸；
栅极电极，设置在所述多个沟槽各自中；
场板电极，设置在所述多个沟槽各自中，并且设置在所述栅极电极与所述第2面之间；
绝缘层，设置在所述多个沟槽各自中，具有第1部分、第2部分、第3部分以及第4部分，所述第1部分位于所述栅极电极与所述半导体层之间，具有第1膜厚，所述第2部分位于所述场板电极与所述半导体层之间，具有比所述第1膜厚厚的第2膜厚，所述第3部分位于所述场板电极与所述半导体层之间的所述第2部分与所述第2面之间，具有比所述第2膜厚厚的第3膜厚，所述第4部分位于所述场板电极的第1方向的端部与所述半导体层之间，并且位于从所述第1面起和所述第2部分大致相同的深度，具有比所述第2膜厚厚的第4膜厚；
第1导电型的第1半导体区域，设置在所述半导体层中，位于所述多个沟槽中的相邻的2条沟槽之间；
第2导电型的第2半导体区域，设置在所述半导体层之中，位于所述第1半导体区域与所述第2面之间；
第2导电型的第3半导体区域，设置在所述半导体层中，位于所述第1半导体区域与所述第1电极之间，与所述第1电极电连接；
多个第3沟槽，设置在所述半导体层中，在所述第1方向上延伸，所述第1方向的长度比多个第1沟槽短；以及
第4沟槽，设置在所述半导体层中，在所述第1方向上延伸，位于所述多个第1沟槽与所述多个第3沟槽之间，
第2沟槽将所述多个第1沟槽、所述多个第3沟槽以及所述第4沟槽包围，
所述第4沟槽的所述第1方向的端部与所述第2沟槽之间的距离小于所述多个第1沟槽各自的所述第1方向的端部与所述第2沟槽之间的距离、以及所述多个第3沟槽各自的所述第1方向的端部与所述第2沟槽之间的距离。
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