JP2002203964A - 半導体装置及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 トレンチ６内に埋め込まれたソース電極７と
外部補助ソース電極１３Ａを好適な接続手段で導電接続
する電力用ＭＯＳＦＥＴを提供する。 【解決手段】 半導体基板１、基板１に形成したドリフ
ト領域２、領域２に形成したチャネル領域３、領域３に
部分形成したソース領域４、領域３、４を通して領域２
内に達する複数のトレンチ６、各トレンチ６内の底面側
にあって第１絶縁膜９で充填された内部ソース電極７、
各トレンチ６内の電極７の上側にあって第１及び第２絶
縁膜９、１０で充填された内部ゲート電極８、一部がソ
ース領域４内に延伸した外部ソース電極１３、電極８に
導電接続された外部ゲート電極１４を有し、各トレンチ
６内の電極７は一部にトレンチ６壁に沿って立上る立上
り部７1 、立上り部７1 に連なりトレンチ６外側に延伸
する延伸部７2 を有しており、延伸部７2 が外部補助ソ
ース電極１３Ａに導電接続される。
外部補助ソース電極１３Ａを好適な接続手段で導電接続
する電力用ＭＯＳＦＥＴを提供する。 【解決手段】 半導体基板１、基板１に形成したドリフ
ト領域２、領域２に形成したチャネル領域３、領域３に
部分形成したソース領域４、領域３、４を通して領域２
内に達する複数のトレンチ６、各トレンチ６内の底面側
にあって第１絶縁膜９で充填された内部ソース電極７、
各トレンチ６内の電極７の上側にあって第１及び第２絶
縁膜９、１０で充填された内部ゲート電極８、一部がソ
ース領域４内に延伸した外部ソース電極１３、電極８に
導電接続された外部ゲート電極１４を有し、各トレンチ
６内の電極７は一部にトレンチ６壁に沿って立上る立上
り部７1 、立上り部７1 に連なりトレンチ６外側に延伸
する延伸部７2 を有しており、延伸部７2 が外部補助ソ
ース電極１３Ａに導電接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に、複数のトレンチ内にゲート電
極とソース電極とを埋込み、オン抵抗が低く、ゲート容
量が小さい半導体装置を得る際に、各トレンチ内に埋込
んだソース電極を有効な手段によって露出部に配置され
た補助ソース電極に導電接続するようにした半導体装置
及びその製造方法に関する。
の製造方法に係り、特に、複数のトレンチ内にゲート電
極とソース電極とを埋込み、オン抵抗が低く、ゲート容
量が小さい半導体装置を得る際に、各トレンチ内に埋込
んだソース電極を有効な手段によって露出部に配置され
た補助ソース電極に導電接続するようにした半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】一般に、半導体装置においては、その用
途に応じて高耐圧型の半導体装置が要求される。このよ
うな高耐圧型の半導体装置を得るには、ドリフト領域を
高比抵抗の材料で構成し、かつ、ドリフト領域の厚さを
厚くすればよいことが知られている。一方、このような
高耐圧型の半導体装置は、動作時にドリフト領域の電圧
降下が大きくなるために高いオン抵抗特性を示すように
なり、耐圧とオン抵抗の間にはトレードオフの関係があ
る。特に、電力用ＭＯＳＦＥＴ等のユニポーラ型半導体
装置については、シリコンリミットと呼ばれる物理的限
界値があり、ある耐圧におけるオン抵抗の最低値が決め
られていて、それ以上オン抵抗を低減することができな
いものとされていた。
途に応じて高耐圧型の半導体装置が要求される。このよ
うな高耐圧型の半導体装置を得るには、ドリフト領域を
高比抵抗の材料で構成し、かつ、ドリフト領域の厚さを
厚くすればよいことが知られている。一方、このような
高耐圧型の半導体装置は、動作時にドリフト領域の電圧
降下が大きくなるために高いオン抵抗特性を示すように
なり、耐圧とオン抵抗の間にはトレードオフの関係があ
る。特に、電力用ＭＯＳＦＥＴ等のユニポーラ型半導体
装置については、シリコンリミットと呼ばれる物理的限
界値があり、ある耐圧におけるオン抵抗の最低値が決め
られていて、それ以上オン抵抗を低減することができな
いものとされていた。
【０００３】このような技術的背景の中で、シリコンリ
ミットの１／４以下のオン抵抗を実現することができる
電力用ＭＯＳＦＥＴが、米国特許第５，６３７，８９８
号明細書によって提案されている。
ミットの１／４以下のオン抵抗を実現することができる
電力用ＭＯＳＦＥＴが、米国特許第５，６３７，８９８
号明細書によって提案されている。
【０００４】図１０は、前記明細書によって提案された
電力用ＭＯＳＦＥＴの要部構成を示す断面図である。
電力用ＭＯＳＦＥＴの要部構成を示す断面図である。
【０００５】図１０に示すように、この電力用ＭＯＳＦ
ＥＴ１００は、半導体基板１０１と、半導体基板１０１
の一面に形成されたドリフト領域１０２と、ドリフト領
域１０２の一面に順次形成されたチャネル領域１０３及
びソース領域１０４と、ソース領域１０４の表面からソ
ース領域１０４及びチャネル領域１０３を通してドリフ
ト領域１０２内に達するトレンチ１０５と、トレンチ１
０５内に埋込み配置された２段構成のゲート電極１０６
1 、１０６2 と、ゲート電極１０６1 とトレンチ１０５
壁との間に充填される第１絶縁体１０７1 と、ゲート電
極１０６2 とトレンチ１０５壁との間に充填される第２
絶縁体１０７2 と、半導体基板１０１の他面に形成され
たドレイン電極１０８と、ソース領域１０４の露出面に
形成されたソース電極１０９とを備えている。なお、図
１０に図示の電力用ＭＯＳＦＥＴ１００においては、外
部配置のゲート電極の図示は省略されている。
ＥＴ１００は、半導体基板１０１と、半導体基板１０１
の一面に形成されたドリフト領域１０２と、ドリフト領
域１０２の一面に順次形成されたチャネル領域１０３及
びソース領域１０４と、ソース領域１０４の表面からソ
ース領域１０４及びチャネル領域１０３を通してドリフ
ト領域１０２内に達するトレンチ１０５と、トレンチ１
０５内に埋込み配置された２段構成のゲート電極１０６
1 、１０６2 と、ゲート電極１０６1 とトレンチ１０５
壁との間に充填される第１絶縁体１０７1 と、ゲート電
極１０６2 とトレンチ１０５壁との間に充填される第２
絶縁体１０７2 と、半導体基板１０１の他面に形成され
たドレイン電極１０８と、ソース領域１０４の露出面に
形成されたソース電極１０９とを備えている。なお、図
１０に図示の電力用ＭＯＳＦＥＴ１００においては、外
部配置のゲート電極の図示は省略されている。
【０００６】かかる構成の電力用ＭＯＳＦＥＴ１００
は、トレンチ１０５内に配置されたゲート電極１０
６1 、１０６2 を２段構成のものとし、トレンチ１０５
底部側の第２絶縁体１０７2 を厚膜のものにしているの
で、トレンチ１０５の角部に発生する電界強度が緩和さ
れ、それにより、高耐圧特性が得られるとともに、ドリ
フト領域１０２の不純物濃度が厚さ方向に直線的に変化
するように構成したことにより、動作時の低オン抵抗特
性が得られるものである。そして、この電力用ＭＯＳＦ
ＥＴ１００は、耐圧６０Ｖの電力用ＭＯＳＦＥＴである
とき、オン抵抗が４０μΩｃｍ2 であって、シリコンリ
ミットの１／４以下のオン抵抗を実現することができる
ものである。
は、トレンチ１０５内に配置されたゲート電極１０
６1 、１０６2 を２段構成のものとし、トレンチ１０５
底部側の第２絶縁体１０７2 を厚膜のものにしているの
で、トレンチ１０５の角部に発生する電界強度が緩和さ
れ、それにより、高耐圧特性が得られるとともに、ドリ
フト領域１０２の不純物濃度が厚さ方向に直線的に変化
するように構成したことにより、動作時の低オン抵抗特
性が得られるものである。そして、この電力用ＭＯＳＦ
ＥＴ１００は、耐圧６０Ｖの電力用ＭＯＳＦＥＴである
とき、オン抵抗が４０μΩｃｍ2 であって、シリコンリ
ミットの１／４以下のオン抵抗を実現することができる
ものである。
【０００７】このように、前記米国特許第５，６３７，
８９８号明細書に開示された電力用ＭＯＳＦＥＴ１００
は、低いオン抵抗を実現することができるものである
が、その一方で、ゲート電極１０６1 、１０６2 の占有
領域が大きくなっているため、ゲートードレイン間の容
量が大きくなり、その結果、電力用ＭＯＳＦＥＴ１００
を高速応答させることができないという問題を有してい
る。
８９８号明細書に開示された電力用ＭＯＳＦＥＴ１００
は、低いオン抵抗を実現することができるものである
が、その一方で、ゲート電極１０６1 、１０６2 の占有
領域が大きくなっているため、ゲートードレイン間の容
量が大きくなり、その結果、電力用ＭＯＳＦＥＴ１００
を高速応答させることができないという問題を有してい
る。
【０００８】このような問題点を解決するために、トレ
ンチ内に配置した２段構成のゲート電極を用いる代わり
に、トレンチの底面部に厚い絶縁体に覆われたソース電
極を埋込み、そのソース電極上にゲート電極を形成する
ことにより、高耐圧特性を維持したまま、低オン抵抗特
性を得ることができ、さらに、ゲートードレイン間の容
量を低減させることを可能にした電力用ＭＯＳＦＥＴ
が、米国特許第５，９９８，８３３号明細書によって新
たに提案されている。
ンチ内に配置した２段構成のゲート電極を用いる代わり
に、トレンチの底面部に厚い絶縁体に覆われたソース電
極を埋込み、そのソース電極上にゲート電極を形成する
ことにより、高耐圧特性を維持したまま、低オン抵抗特
性を得ることができ、さらに、ゲートードレイン間の容
量を低減させることを可能にした電力用ＭＯＳＦＥＴ
が、米国特許第５，９９８，８３３号明細書によって新
たに提案されている。
【０００９】図１１は、前記明細書によって新たに提案
された電力用ＭＯＳＦＥＴの要部構成を示す断面図であ
る。
された電力用ＭＯＳＦＥＴの要部構成を示す断面図であ
る。
【００１０】図１１に示すように、この電力用ＭＯＳＦ
ＥＴ１１０は、半導体基板１１１と、半導体基板１１１
の一面に形成されたドリフト領域１１２と、ドリフト領
域１１２の一面に順次形成されたチャネル領域１１３及
びソース領域１１４と、ソース領域１１４の表面からソ
ース領域１１４及びチャネル領域１１３を通してドリフ
ト領域１１２内に達するトレンチ１１５と、トレンチ１
１５内に分離して埋込み配置されたソース電極１１６及
びゲート電極１１７と、ソース電極１１６とトレンチ１
１５壁との間に充填される第１絶縁体１１８と、ゲート
電極１１７とトレンチ１１５壁との間に充填される第２
絶縁体１１９と、半導体基板１１１の他面に形成された
ドレイン電極１２０と、ソース領域１１４の露出面に形
成されたソース電極１２１とを備えている。なお、図１
１に図示の電力用ＭＯＳＦＥＴ１１０においても、外部
配置のゲート電極の図示は省略されている。
ＥＴ１１０は、半導体基板１１１と、半導体基板１１１
の一面に形成されたドリフト領域１１２と、ドリフト領
域１１２の一面に順次形成されたチャネル領域１１３及
びソース領域１１４と、ソース領域１１４の表面からソ
ース領域１１４及びチャネル領域１１３を通してドリフ
ト領域１１２内に達するトレンチ１１５と、トレンチ１
１５内に分離して埋込み配置されたソース電極１１６及
びゲート電極１１７と、ソース電極１１６とトレンチ１
１５壁との間に充填される第１絶縁体１１８と、ゲート
電極１１７とトレンチ１１５壁との間に充填される第２
絶縁体１１９と、半導体基板１１１の他面に形成された
ドレイン電極１２０と、ソース領域１１４の露出面に形
成されたソース電極１２１とを備えている。なお、図１
１に図示の電力用ＭＯＳＦＥＴ１１０においても、外部
配置のゲート電極の図示は省略されている。
【００１１】このように構成された電力用ＭＯＳＦＥＴ
１１０は、トレンチ１１５内の底面部側に厚さが厚い第
１絶縁体１１８に充填されたソース電極１１６を埋込
み、トレンチ１１５内のソース電極１１６の上側に厚さ
が薄い第２絶縁体１１９に充填されたゲート電極１１７
を形成することにより、高耐圧特性を維持したまま、前
記電力用ＭＯＳＦＥＴ１００が呈する特性とほぼ同じ低
オン抵抗特性を得ることができ、さらに、ゲートードレ
イン間の容量を低減させることが可能になるものであ
る。
１１０は、トレンチ１１５内の底面部側に厚さが厚い第
１絶縁体１１８に充填されたソース電極１１６を埋込
み、トレンチ１１５内のソース電極１１６の上側に厚さ
が薄い第２絶縁体１１９に充填されたゲート電極１１７
を形成することにより、高耐圧特性を維持したまま、前
記電力用ＭＯＳＦＥＴ１００が呈する特性とほぼ同じ低
オン抵抗特性を得ることができ、さらに、ゲートードレ
イン間の容量を低減させることが可能になるものであ
る。
【００１２】
【発明が解決しようとする課題】前記米国特許第５，９
９８，８３３号明細書に開示されている電力用ＭＯＳＦ
ＥＴ１１０は、低オン抵抗特性を得ることができるとと
もに、低いゲート容量特性を実現することができるもの
である。この場合、電力用ＭＯＳＦＥＴ１１０において
前記特性を発揮させるためには、トレンチ１１５内に埋
込まれたソース電極１１６を外部配置のソース電極１２
１に導電接続する必要がある。
９８，８３３号明細書に開示されている電力用ＭＯＳＦ
ＥＴ１１０は、低オン抵抗特性を得ることができるとと
もに、低いゲート容量特性を実現することができるもの
である。この場合、電力用ＭＯＳＦＥＴ１１０において
前記特性を発揮させるためには、トレンチ１１５内に埋
込まれたソース電極１１６を外部配置のソース電極１２
１に導電接続する必要がある。
【００１３】ところが、前記米国特許第５，９９８，８
３３号明細書に開示されている電力用ＭＯＳＦＥＴ１１
０は、トレンチ１１５内に埋込まれているソース電極１
１６をどのような接続手段によって外部配置のソース電
極１２１に導電接続するかについての技術的開示がな
く、現実にこのような電力用ＭＯＳＦＥＴ１１０を製造
する場合、どのような接続手段を採用すればよいがか全
く不明なものであった。
３３号明細書に開示されている電力用ＭＯＳＦＥＴ１１
０は、トレンチ１１５内に埋込まれているソース電極１
１６をどのような接続手段によって外部配置のソース電
極１２１に導電接続するかについての技術的開示がな
く、現実にこのような電力用ＭＯＳＦＥＴ１１０を製造
する場合、どのような接続手段を採用すればよいがか全
く不明なものであった。
【００１４】本発明は、このような技術的背景に鑑みて
なされたもので、その目的は、トレンチ内に埋め込まれ
たソース電極と半導体装置表面に設けたソース電極とを
好適な接続手段で導電接続することを可能にした半導体
装置及びその製造方法を提供することにある。
なされたもので、その目的は、トレンチ内に埋め込まれ
たソース電極と半導体装置表面に設けたソース電極とを
好適な接続手段で導電接続することを可能にした半導体
装置及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】前記目的を達成させるた
めに、本発明による半導体装置は、第１導電型の半導体
基板と、半導体基板の一面に配置されたドレイン電極
と、半導体基板の他面に形成された第１導電型のドリフ
ト領域と、ドリフト領域の他面に形成された第２導電型
のチャネル領域と、チャネル領域の他面に形成された第
１導電型のソース領域と、ソース領域及びチャネル領域
をそれぞれ貫通してドリフト領域内に達する複数のトレ
ンチと、各トレンチ内の底面側に配置され、第１絶縁膜
で充填された内部ソース電極と、一部が各トレンチ内の
入口側に、残部が各トレンチの外部にそれぞれ配置さ
れ、一部が第２絶縁膜で充填され、残部が第１絶縁膜で
被覆された内部ゲート電極と、第１絶縁膜上に配置さ
れ、一部がソース領域内に延伸している外部ソース電極
と、第１絶縁膜上に配置され、第２導電体に導電接続さ
れた外部ゲート電極とを有するものであって、各トレン
チ内の内部ソース電極は、その一部にトレンチ壁に沿っ
て立上る立上り部と、立上り部に連結され、各トレンチ
の外側方向に延伸する延伸部とが設けられ、延伸部が第
１絶縁膜上に配置された外部補助ソース電極に導電接続
される第１の手段を具備する。
めに、本発明による半導体装置は、第１導電型の半導体
基板と、半導体基板の一面に配置されたドレイン電極
と、半導体基板の他面に形成された第１導電型のドリフ
ト領域と、ドリフト領域の他面に形成された第２導電型
のチャネル領域と、チャネル領域の他面に形成された第
１導電型のソース領域と、ソース領域及びチャネル領域
をそれぞれ貫通してドリフト領域内に達する複数のトレ
ンチと、各トレンチ内の底面側に配置され、第１絶縁膜
で充填された内部ソース電極と、一部が各トレンチ内の
入口側に、残部が各トレンチの外部にそれぞれ配置さ
れ、一部が第２絶縁膜で充填され、残部が第１絶縁膜で
被覆された内部ゲート電極と、第１絶縁膜上に配置さ
れ、一部がソース領域内に延伸している外部ソース電極
と、第１絶縁膜上に配置され、第２導電体に導電接続さ
れた外部ゲート電極とを有するものであって、各トレン
チ内の内部ソース電極は、その一部にトレンチ壁に沿っ
て立上る立上り部と、立上り部に連結され、各トレンチ
の外側方向に延伸する延伸部とが設けられ、延伸部が第
１絶縁膜上に配置された外部補助ソース電極に導電接続
される第１の手段を具備する。
【００１６】前記第１の手段によれば、各トレンチ内に
埋込み配置された内部ソース電極と半導体装置の表面に
配置された外部ソース電極とを導電接続させるために、
各トレンチに配置される内部ソース電極の構成を、内部
ソース電極部の一部に、当該トレンチの側壁面に沿って
立上がる立上り部と、立上り部に連なり、当該トレンチ
の外部方向に延伸する延伸部とを有するものとし、この
延伸部を半導体装置の表面に配置される外部補助ソース
電極に導電接続するようにしているので、各トレンチ内
に埋込み配置された内部ソース電極と外部補助ソース電
極とを前記導電接続手段により、簡易にかつ有効的に導
電接続することができる。
埋込み配置された内部ソース電極と半導体装置の表面に
配置された外部ソース電極とを導電接続させるために、
各トレンチに配置される内部ソース電極の構成を、内部
ソース電極部の一部に、当該トレンチの側壁面に沿って
立上がる立上り部と、立上り部に連なり、当該トレンチ
の外部方向に延伸する延伸部とを有するものとし、この
延伸部を半導体装置の表面に配置される外部補助ソース
電極に導電接続するようにしているので、各トレンチ内
に埋込み配置された内部ソース電極と外部補助ソース電
極とを前記導電接続手段により、簡易にかつ有効的に導
電接続することができる。
【００１７】また、前記目的を達成させるために、本発
明による半導体装置の製造方法は、半導体基板の一面に
ドリフト領域を形成する工程、ドリフト領域にエッチン
グにより複数のトレンチを形成する工程、複数のトレン
チ内を含むドリフト領域上に第１絶縁膜を形成する工
程、複数のトレンチ内及び第１絶縁膜上に第１導電体を
形成する工程、第１導電体をエッチングし、複数のトレ
ンチ内の底面側に配置された内部ソース電極、トレンチ
壁に沿って立上る立上り部とそれに連なる延伸部とから
なる内部ソース電極を形成する工程、内部ソース電極上
を含むドリフト領域上に再度前記第１絶縁膜を形成する
工程、第１絶縁膜をエッチングし、複数のトレンチ内の
入口側及び複数のトレンチ上の各第１絶縁膜を除去する
工程、第１絶縁膜を除去した部分に第２絶縁膜を形成す
る工程、複数のトレンチ内を含む第２絶縁膜上に第２導
電体を形成する工程、第２導電体をエッチングし、複数
のトレンチ内の入口側に配置された内部ゲート電極とそ
れに連なる内部ゲート電極とを形成する工程、内部ゲー
ト電極上を含むドリフト領域上に三度第１絶縁膜を形成
する工程、第１絶縁膜をエッチングし、複数のトレンチ
間にドリフト領域に達する溝部と延伸部上に延伸部に達
する開口を形成する工程、溝部を通してイオン注入し、
複数のトレンチ間のドリフト領域内にチャネル領域とソ
ース領域との積層部及びチャネル領域と同じ導電型領域
の単層部をそれぞれ形成する工程、溝部内を含むソース
領域上、第１絶縁膜上及び半導体基板の他面上に電極材
料を形成する工程、電極材料をエッチングし、外部ソー
ス電極、外部ゲート電極、外部補助ソース電極、外部ド
レイン電極をそれぞれ形成する工程とを経て半導体装置
が製造される第２の手段を具備する。
明による半導体装置の製造方法は、半導体基板の一面に
ドリフト領域を形成する工程、ドリフト領域にエッチン
グにより複数のトレンチを形成する工程、複数のトレン
チ内を含むドリフト領域上に第１絶縁膜を形成する工
程、複数のトレンチ内及び第１絶縁膜上に第１導電体を
形成する工程、第１導電体をエッチングし、複数のトレ
ンチ内の底面側に配置された内部ソース電極、トレンチ
壁に沿って立上る立上り部とそれに連なる延伸部とから
なる内部ソース電極を形成する工程、内部ソース電極上
を含むドリフト領域上に再度前記第１絶縁膜を形成する
工程、第１絶縁膜をエッチングし、複数のトレンチ内の
入口側及び複数のトレンチ上の各第１絶縁膜を除去する
工程、第１絶縁膜を除去した部分に第２絶縁膜を形成す
る工程、複数のトレンチ内を含む第２絶縁膜上に第２導
電体を形成する工程、第２導電体をエッチングし、複数
のトレンチ内の入口側に配置された内部ゲート電極とそ
れに連なる内部ゲート電極とを形成する工程、内部ゲー
ト電極上を含むドリフト領域上に三度第１絶縁膜を形成
する工程、第１絶縁膜をエッチングし、複数のトレンチ
間にドリフト領域に達する溝部と延伸部上に延伸部に達
する開口を形成する工程、溝部を通してイオン注入し、
複数のトレンチ間のドリフト領域内にチャネル領域とソ
ース領域との積層部及びチャネル領域と同じ導電型領域
の単層部をそれぞれ形成する工程、溝部内を含むソース
領域上、第１絶縁膜上及び半導体基板の他面上に電極材
料を形成する工程、電極材料をエッチングし、外部ソー
ス電極、外部ゲート電極、外部補助ソース電極、外部ド
レイン電極をそれぞれ形成する工程とを経て半導体装置
が製造される第２の手段を具備する。
【００１８】前記第２の手段によれば、各トレンチ内に
埋込み配置された内部ソース電極と半導体装置の表面に
配置された外部ソース電極とを導電接続させるために、
各トレンチ内に埋込み配置された内部ソース電極を形成
する際に、各内部ソース電極の一部に、当該トレンチの
側壁面に沿って立上がる立上り部と、立上り部に連な
り、当該トレンチの外部方向に延伸する延伸部とを形成
するようにしたので、別途、各内部ソース電極と外部補
助ソース電極との接続手段を形成する工程を設ける必要
がなくなり、工程数を増やすことなく、かつ、簡易な接
続手段を用いるだけで、各トレンチ内に埋込み配置され
た内部ソース電極と半導体装置の表面に配置された外部
ソース電極（外部補助ソース電極）とを導電接続するこ
とが可能になる。
埋込み配置された内部ソース電極と半導体装置の表面に
配置された外部ソース電極とを導電接続させるために、
各トレンチ内に埋込み配置された内部ソース電極を形成
する際に、各内部ソース電極の一部に、当該トレンチの
側壁面に沿って立上がる立上り部と、立上り部に連な
り、当該トレンチの外部方向に延伸する延伸部とを形成
するようにしたので、別途、各内部ソース電極と外部補
助ソース電極との接続手段を形成する工程を設ける必要
がなくなり、工程数を増やすことなく、かつ、簡易な接
続手段を用いるだけで、各トレンチ内に埋込み配置され
た内部ソース電極と半導体装置の表面に配置された外部
ソース電極（外部補助ソース電極）とを導電接続するこ
とが可能になる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００２０】図１乃至図４は、本発明による第１の実施
の形態の半導体装置の要部構成であって、半導体装置と
してｎ型電力用ＭＯＳＦＥＴの例を示すものであり、図
１（ａ）は電極部材を除いた電力用ＭＯＳＦＥＴを表す
上面図、図１（ｂ）は電力用ＭＯＳＦＥＴにおける電極
部材を表す上面図、図２（ａ）は図１（ａ）、（ｂ）に
おけるＡ−Ａ’線部分の断面図、図２（ｂ）は同Ｂ−
Ｂ’線部分の断面図、図３（ａ）は同Ｃ−Ｃ’線部分の
断面図、図３（ｂ）は同Ｄ−Ｄ’線部分の断面図、図４
（ａ）は同Ｅ−Ｅ’線部分の断面図、図４（ｂ）は同Ｆ
−Ｆ’線部分の断面図である。
の形態の半導体装置の要部構成であって、半導体装置と
してｎ型電力用ＭＯＳＦＥＴの例を示すものであり、図
１（ａ）は電極部材を除いた電力用ＭＯＳＦＥＴを表す
上面図、図１（ｂ）は電力用ＭＯＳＦＥＴにおける電極
部材を表す上面図、図２（ａ）は図１（ａ）、（ｂ）に
おけるＡ−Ａ’線部分の断面図、図２（ｂ）は同Ｂ−
Ｂ’線部分の断面図、図３（ａ）は同Ｃ−Ｃ’線部分の
断面図、図３（ｂ）は同Ｄ−Ｄ’線部分の断面図、図４
（ａ）は同Ｅ−Ｅ’線部分の断面図、図４（ｂ）は同Ｆ
−Ｆ’線部分の断面図である。
【００２１】図１（ａ）、（ｂ）乃至図４（ａ）、
（ｂ）において、１はｎ型半導体基板、２はｎ型エピタ
キシャル領域（ドリフト領域）、３はｐ型チャネル領
域、４はｎ型ソース領域、５はｐ型領域、６はアクティ
ブ領域２０1 に形成したトレンチ、６Ｓは周辺領域２０
2 に形成したトレンチ、７はトレンチ６に埋込まれる内
部ソース電極、７1 は立上り部、７2 は延伸部、７Ｓは
トレンチ６Ｓに埋込まれる内部ソース電極、８は内部ゲ
ート電極、８1 は内挿部、８2 は外側部、８3 は接続
部、９は酸化膜（第１絶縁体）、１０はゲート酸化膜
（第２絶縁体）、１１はｎ＋型（高不純物濃度）領域、
１２は外部ドレイン電極、１３は外部ソース電極、１３
1 は突出部、１３Ａは外部補助ソース電極、１３Ａ1 は
連結部、１４は外部ゲート電極、１４1 は連結部、１５
はガードリング、１５1 は連結部、１６は多結晶シリコ
ン４層保護ダイオード、１７はゲートパッドである。ま
た、２０は半導体チップ、２０1 はアクティブ領域、２
０2 は周辺領域である。
（ｂ）において、１はｎ型半導体基板、２はｎ型エピタ
キシャル領域（ドリフト領域）、３はｐ型チャネル領
域、４はｎ型ソース領域、５はｐ型領域、６はアクティ
ブ領域２０1 に形成したトレンチ、６Ｓは周辺領域２０
2 に形成したトレンチ、７はトレンチ６に埋込まれる内
部ソース電極、７1 は立上り部、７2 は延伸部、７Ｓは
トレンチ６Ｓに埋込まれる内部ソース電極、８は内部ゲ
ート電極、８1 は内挿部、８2 は外側部、８3 は接続
部、９は酸化膜（第１絶縁体）、１０はゲート酸化膜
（第２絶縁体）、１１はｎ＋型（高不純物濃度）領域、
１２は外部ドレイン電極、１３は外部ソース電極、１３
1 は突出部、１３Ａは外部補助ソース電極、１３Ａ1 は
連結部、１４は外部ゲート電極、１４1 は連結部、１５
はガードリング、１５1 は連結部、１６は多結晶シリコ
ン４層保護ダイオード、１７はゲートパッドである。ま
た、２０は半導体チップ、２０1 はアクティブ領域、２
０2 は周辺領域である。
【００２２】図１（ａ）に示されるように、電極部材を
除いた電力用ＭＯＳＦＥＴを構成している半導体チップ
２０は、アクティブ領域（図１に記号なし）にストライ
プ状のトレンチ６が設けられ、各トレンチ６内にそれぞ
れ内部ソース電極７と内部ゲート電極８とが埋込み配置
される。半導体チップ２０の周辺領域（図１に記号な
し）は、これらの内部ゲート電極８を相互接続する接続
部８3 が設けられ、接続部８3 を囲むように各内部ソー
ス電極７の立上り部７1 を通して相互接続された延伸部
７2 が設けられる。接続部８3 は、下部領域にトレンチ
６Ｓが設けられ、トレンチ６Ｓの形成位置に対応して内
部ソース電極７Ｓが埋込み配置される。半導体チップ２
０は、１つの角部にゲートパッド１７が設けられ、ゲー
トパッド１７の周囲に保護ダイオード１６が設けられて
いる。
除いた電力用ＭＯＳＦＥＴを構成している半導体チップ
２０は、アクティブ領域（図１に記号なし）にストライ
プ状のトレンチ６が設けられ、各トレンチ６内にそれぞ
れ内部ソース電極７と内部ゲート電極８とが埋込み配置
される。半導体チップ２０の周辺領域（図１に記号な
し）は、これらの内部ゲート電極８を相互接続する接続
部８3 が設けられ、接続部８3 を囲むように各内部ソー
ス電極７の立上り部７1 を通して相互接続された延伸部
７2 が設けられる。接続部８3 は、下部領域にトレンチ
６Ｓが設けられ、トレンチ６Ｓの形成位置に対応して内
部ソース電極７Ｓが埋込み配置される。半導体チップ２
０は、１つの角部にゲートパッド１７が設けられ、ゲー
トパッド１７の周囲に保護ダイオード１６が設けられて
いる。
【００２３】また、図１（ｂ）に示されるように、電力
用ＭＯＳＦＥＴを構成している電極部材は、例えばアル
ミニウムからなるもので、アクティブ領域（図１に記号
なし）に対応した広い位置を占有するように外部ソース
電極１３が設けられ、この外部ソース電極１３の一辺を
除く３辺に外部ソース電極１３と所定の間隔を隔てて外
部ゲート電極１４が設けられ、外部ゲート電極１４の周
辺に外部ゲート電極１４と所定の間隔を隔てて外部補助
ソース電極１３Ａが設けられる。外部ゲート電極１４は
ゲートパッド１７に導電接続されており、外部補助ソー
ス電極１３Ａは外部ソース電極１３の一辺において外部
ソース電極１３と導電接続されている。周辺領域（図１
に記号なし）の外縁部にはガードリング１５が設けられ
る。この場合、外部ソース電極１３と外部ゲート電極１
４の間の下部領域には接続部８3が配置されており、外
部ゲート電極１４と外部補助ソース電極１３Ａの間の下
部領域に内部ソース電極７の延伸部７2 が配置されてい
る。
用ＭＯＳＦＥＴを構成している電極部材は、例えばアル
ミニウムからなるもので、アクティブ領域（図１に記号
なし）に対応した広い位置を占有するように外部ソース
電極１３が設けられ、この外部ソース電極１３の一辺を
除く３辺に外部ソース電極１３と所定の間隔を隔てて外
部ゲート電極１４が設けられ、外部ゲート電極１４の周
辺に外部ゲート電極１４と所定の間隔を隔てて外部補助
ソース電極１３Ａが設けられる。外部ゲート電極１４は
ゲートパッド１７に導電接続されており、外部補助ソー
ス電極１３Ａは外部ソース電極１３の一辺において外部
ソース電極１３と導電接続されている。周辺領域（図１
に記号なし）の外縁部にはガードリング１５が設けられ
る。この場合、外部ソース電極１３と外部ゲート電極１
４の間の下部領域には接続部８3が配置されており、外
部ゲート電極１４と外部補助ソース電極１３Ａの間の下
部領域に内部ソース電極７の延伸部７2 が配置されてい
る。
【００２４】次に、図２（ａ）に示されるように、電力
用ＭＯＳＦＥＴにおけるＡ−Ａ’線部分は、右側がアク
ティブ領域２０1 で、左側が周辺領域２０2 であり、ｎ
型半導体基板１と、その一面に形成される外部ドレイン
電極１２と、その他面に形成されるｎ型エピタキシャル
層２とを有している。
用ＭＯＳＦＥＴにおけるＡ−Ａ’線部分は、右側がアク
ティブ領域２０1 で、左側が周辺領域２０2 であり、ｎ
型半導体基板１と、その一面に形成される外部ドレイン
電極１２と、その他面に形成されるｎ型エピタキシャル
層２とを有している。
【００２５】アクティブ領域２０1 は、ｎ型エピタキシ
ャル層２に形成されたｐ型チャネル領域３と、ｐ型チャ
ネル領域３上に形成されたｎ型ソース領域４とを有し、
複数のトレンチ６は、ｎ型ソース領域４とｐ型チャネル
領域３とを通してｎ型エピタキシャル層２内にまで達し
ている。各トレンチ６は、内部底面側に酸化膜９により
厚く充填された内部ソース電極７が埋込み配置され、内
部入口側にゲート酸化膜１０により薄く充填された内部
ゲート電極８の内挿部８1 が埋込み配置され、各トレン
チ６上の外側に内挿部８1 に連結された外側部８2 が配
置される。内部ゲート電極８の外側部８2 及びその周辺
の上側は酸化膜９によって被覆され、酸化膜９上に外部
ソース電極１３が形成配置される。外部ソース電極１３
は、各トレンチ６間にあって、下側に突出した複数の突
出部１３1 を備え、これらの突出部１３1 は、酸化膜９
及びｎ型ソース領域４を通してｐ型チャネル領域３にま
で達している。なお、アクティブ領域２０1 と周辺領域
２０2 との境界部分のｎ型エピタキシャル層２にｐ型領
域が形成されている。
ャル層２に形成されたｐ型チャネル領域３と、ｐ型チャ
ネル領域３上に形成されたｎ型ソース領域４とを有し、
複数のトレンチ６は、ｎ型ソース領域４とｐ型チャネル
領域３とを通してｎ型エピタキシャル層２内にまで達し
ている。各トレンチ６は、内部底面側に酸化膜９により
厚く充填された内部ソース電極７が埋込み配置され、内
部入口側にゲート酸化膜１０により薄く充填された内部
ゲート電極８の内挿部８1 が埋込み配置され、各トレン
チ６上の外側に内挿部８1 に連結された外側部８2 が配
置される。内部ゲート電極８の外側部８2 及びその周辺
の上側は酸化膜９によって被覆され、酸化膜９上に外部
ソース電極１３が形成配置される。外部ソース電極１３
は、各トレンチ６間にあって、下側に突出した複数の突
出部１３1 を備え、これらの突出部１３1 は、酸化膜９
及びｎ型ソース領域４を通してｐ型チャネル領域３にま
で達している。なお、アクティブ領域２０1 と周辺領域
２０2 との境界部分のｎ型エピタキシャル層２にｐ型領
域が形成されている。
【００２６】周辺領域２０2 は、アクティブ領域２０1
に隣接する位置に、ｎ型エピタキシャル層２内に伸び、
各トレンチ６と同じ深さのトレンチ６Ｓが形成配置され
る。トレンチ６Ｓは、内部に酸化膜９により厚く充填さ
れ、トレンチ６Ｓの深さにほぼ等しい長さの内部ソース
電極７Ｓが埋込み配置される。また、後述するように、
各トレンチ６内に配置された内部ソース電極７は、その
一部にトレンチ６壁に沿って立上る立上り部７1 と、そ
の立上り部７1 に連結され、ｎ型エピタキシャル層２上
に伸びた延伸部７2 とが設けられる。各延伸部７2 は、
内部ソース電極７Ｓとともにフィールドプレートを兼ね
たもので、周辺領域２０2 において各立上り部７1 を相
互接続するとともに、トレンチ６Ｓ内の内部ソース電極
７Ｓにも接続される。延伸部７2 上は酸化膜９によって
被覆され、酸化膜９上に離間して外部ゲート電極１４と
外部補助ソース電極１３とが形成配置される。端縁部の
ｎ型エピタキシャル層２上にｎ＋型領域１１が形成さ
れ、ｎ＋型領域１１上にガードリング１５が形成配置さ
れる。外部補助ソース電極１３Ａは、下側に突出した連
結部１３Ａ1 を有し、この連結部１３Ａ1 が酸化膜９の
開口を通して延伸部７ 2 に導電接続される。ガードリン
グ１５は、下側に突出した連結部１５1 を有し、この連
結部１５1 が酸化膜９の開口を通してｎ＋型領域１１に
接続される。なお、図２（ａ）に図示されていないが、
外部ゲート電極１４は、接続部８3 を通して内部ゲート
電極８に導電接続されている。
に隣接する位置に、ｎ型エピタキシャル層２内に伸び、
各トレンチ６と同じ深さのトレンチ６Ｓが形成配置され
る。トレンチ６Ｓは、内部に酸化膜９により厚く充填さ
れ、トレンチ６Ｓの深さにほぼ等しい長さの内部ソース
電極７Ｓが埋込み配置される。また、後述するように、
各トレンチ６内に配置された内部ソース電極７は、その
一部にトレンチ６壁に沿って立上る立上り部７1 と、そ
の立上り部７1 に連結され、ｎ型エピタキシャル層２上
に伸びた延伸部７2 とが設けられる。各延伸部７2 は、
内部ソース電極７Ｓとともにフィールドプレートを兼ね
たもので、周辺領域２０2 において各立上り部７1 を相
互接続するとともに、トレンチ６Ｓ内の内部ソース電極
７Ｓにも接続される。延伸部７2 上は酸化膜９によって
被覆され、酸化膜９上に離間して外部ゲート電極１４と
外部補助ソース電極１３とが形成配置される。端縁部の
ｎ型エピタキシャル層２上にｎ＋型領域１１が形成さ
れ、ｎ＋型領域１１上にガードリング１５が形成配置さ
れる。外部補助ソース電極１３Ａは、下側に突出した連
結部１３Ａ1 を有し、この連結部１３Ａ1 が酸化膜９の
開口を通して延伸部７ 2 に導電接続される。ガードリン
グ１５は、下側に突出した連結部１５1 を有し、この連
結部１５1 が酸化膜９の開口を通してｎ＋型領域１１に
接続される。なお、図２（ａ）に図示されていないが、
外部ゲート電極１４は、接続部８3 を通して内部ゲート
電極８に導電接続されている。
【００２７】ところで、図２（ａ）においては、周辺領
域２０2 に１つのトレンチ６Ｓが形成配置されている
が、耐圧レベル等に応じてトレンチ６Ｓの数を増やして
もよく、一方、トレンチ６Ｓを形成配置しなくてもよ
い。そして、トレンチ６Ｓとそれに隣接するアクティブ
領域２０1 の最外周のトレンチ６との配置間隔を拡げた
場合は、ｐ型領域５とｎ型エピタキシャル層２とのｐｎ
接合部における電界が強くなり、アバランシェ降伏する
可能性があるため、製造プロセスにおけるばらつき等を
考慮し、トレンチ６Ｓとそれに隣接するトレンチ６との
配置間隔は、各トレンチ６の相互間隔に対して１．２倍
以下にすることが望ましい。
域２０2 に１つのトレンチ６Ｓが形成配置されている
が、耐圧レベル等に応じてトレンチ６Ｓの数を増やして
もよく、一方、トレンチ６Ｓを形成配置しなくてもよ
い。そして、トレンチ６Ｓとそれに隣接するアクティブ
領域２０1 の最外周のトレンチ６との配置間隔を拡げた
場合は、ｐ型領域５とｎ型エピタキシャル層２とのｐｎ
接合部における電界が強くなり、アバランシェ降伏する
可能性があるため、製造プロセスにおけるばらつき等を
考慮し、トレンチ６Ｓとそれに隣接するトレンチ６との
配置間隔は、各トレンチ６の相互間隔に対して１．２倍
以下にすることが望ましい。
【００２８】また、延伸部７2 及び内部ソース電極７Ｓ
によって構成されるフィールドプレートは、周辺領域２
０2 における電界の緩和に利用されるもので、ｐ型領域
５はトレンチ６Ｓとそれに隣接するトレンチ６との間の
ゲート酸化膜１０の電界の緩和に利用される。この場
合、ｐ型領域５の形成の深さは、ゲート酸化膜１０の深
さ方向の充填長と同じかそれよりも深くすれば、ゲート
酸化膜１０の電界の緩和を効果的に達成することができ
る。ガードリング１５は、その周辺の耐圧を高めるのに
利用される。
によって構成されるフィールドプレートは、周辺領域２
０2 における電界の緩和に利用されるもので、ｐ型領域
５はトレンチ６Ｓとそれに隣接するトレンチ６との間の
ゲート酸化膜１０の電界の緩和に利用される。この場
合、ｐ型領域５の形成の深さは、ゲート酸化膜１０の深
さ方向の充填長と同じかそれよりも深くすれば、ゲート
酸化膜１０の電界の緩和を効果的に達成することができ
る。ガードリング１５は、その周辺の耐圧を高めるのに
利用される。
【００２９】前記構成において、動作時に外部ゲート電
極１４に正電圧を印加すると、ｐ型チャネル領域３が反
転し、外部ソース電極１３からｎ型ソース領域４、ｎ型
エピタキシャル層２、ｎ型半導体基板１を通して外部ド
レイン電極１２に電流が流れる。このとき、各内部ソー
ス電極７が立上り部７1 、延伸部７2 、外部補助ソース
電極１３Ａを通して外部ソース電極１３に接続されてい
るので、ｎ型エピタキシャル層２の不純物濃度を高くし
たとしても、各トレンチ６の底面領域の電界が緩和さ
れ、高い耐圧特性を保持したまま、低オン抵抗特性を達
成することができる。また、内部ゲート電極８の占有面
積が小さくなり、内部ゲート電極８とその下側にある内
部ソース電極７との間に厚い酸化膜９が設けられている
ので、既知のこの種のＭＯＳＦＥＴに比べ、ゲート−ド
レイン間の容量を低減することができ、高速応答が可能
な電力用ＭＯＳＦＥＴを形成できる。
極１４に正電圧を印加すると、ｐ型チャネル領域３が反
転し、外部ソース電極１３からｎ型ソース領域４、ｎ型
エピタキシャル層２、ｎ型半導体基板１を通して外部ド
レイン電極１２に電流が流れる。このとき、各内部ソー
ス電極７が立上り部７1 、延伸部７2 、外部補助ソース
電極１３Ａを通して外部ソース電極１３に接続されてい
るので、ｎ型エピタキシャル層２の不純物濃度を高くし
たとしても、各トレンチ６の底面領域の電界が緩和さ
れ、高い耐圧特性を保持したまま、低オン抵抗特性を達
成することができる。また、内部ゲート電極８の占有面
積が小さくなり、内部ゲート電極８とその下側にある内
部ソース電極７との間に厚い酸化膜９が設けられている
ので、既知のこの種のＭＯＳＦＥＴに比べ、ゲート−ド
レイン間の容量を低減することができ、高速応答が可能
な電力用ＭＯＳＦＥＴを形成できる。
【００３０】次に、図２（ｂ）に示されるように、電力
用ＭＯＳＦＥＴにおけるＢ−Ｂ’線部分、すなわち１つ
のトレンチ６に沿った部分は、左側がアクティブ領域２
０1で、右側が周辺領域２０2 であって、図２（ａ）の
構成と同様に、ｎ型半導体基板１と、その一面に形成さ
れる外部ドレイン電極１２と、その他面に形成されるｎ
型エピタキシャル層２とを有している。
用ＭＯＳＦＥＴにおけるＢ−Ｂ’線部分、すなわち１つ
のトレンチ６に沿った部分は、左側がアクティブ領域２
０1で、右側が周辺領域２０2 であって、図２（ａ）の
構成と同様に、ｎ型半導体基板１と、その一面に形成さ
れる外部ドレイン電極１２と、その他面に形成されるｎ
型エピタキシャル層２とを有している。
【００３１】アクティブ領域２０1 は、トレンチ６の内
部底面側に酸化膜９により厚く充填された内部ソース電
極７が埋込み配置され、その上のトレンチ６の内部入口
側に内部ゲート電極８の内挿部８1 が配置される。内部
ゲート電極８は、内挿部８1に連結された外側部８2 が
トレンチ６の外側に設けられ、この外側部８2 上及びそ
の周辺上に酸化膜９が形成され、酸化膜９上に外部ソー
ス電極１３が形成配置される。
部底面側に酸化膜９により厚く充填された内部ソース電
極７が埋込み配置され、その上のトレンチ６の内部入口
側に内部ゲート電極８の内挿部８1 が配置される。内部
ゲート電極８は、内挿部８1に連結された外側部８2 が
トレンチ６の外側に設けられ、この外側部８2 上及びそ
の周辺上に酸化膜９が形成され、酸化膜９上に外部ソー
ス電極１３が形成配置される。
【００３２】周辺領域２０2 は、内部ソース電極７の一
部に、トレンチ６壁に沿って立上る立上り部７1 と、立
上り部７1 に連結され、フィールドプレートを兼ねてい
る延伸部７2 とが設けられる。延伸部７2 上に酸化膜９
を介して外部補助ソース電極１３Ａが形成配置され、外
部補助ソース電極１３Ａが連結部１３Ａ1 を通して延伸
部７2 に導電接続される。また、延伸部７2 上に酸化膜
９を介して外側部８2に導電接続された接続部８3 が配
置され、接続部８3 上に酸化膜９を介して外部ゲート電
極１４が形成配置される。外部ゲート電極１４は連結部
１４1 を通して接続部８3 に導電接続される。このよう
にして、各トレンチ６内に埋込み配置された内部ソース
電極７は、周辺領域２０2 においてトレンチ６壁に沿っ
て電力用ＭＯＳＦＥＴの表面領域まで引き出され、外部
補助ソース電極１３Ａを通してソース電極１３に導電接
続される。周辺領域２０2 には、図２（ａ）の構成と同
様に、トレンチ６Ｓとｐ型領域５が形成され、トレンチ
６Ｓ内に延伸部７2 とともにフィールドプレートを兼ね
る内部ソース電極７Ｓが埋込み配置される。
部に、トレンチ６壁に沿って立上る立上り部７1 と、立
上り部７1 に連結され、フィールドプレートを兼ねてい
る延伸部７2 とが設けられる。延伸部７2 上に酸化膜９
を介して外部補助ソース電極１３Ａが形成配置され、外
部補助ソース電極１３Ａが連結部１３Ａ1 を通して延伸
部７2 に導電接続される。また、延伸部７2 上に酸化膜
９を介して外側部８2に導電接続された接続部８3 が配
置され、接続部８3 上に酸化膜９を介して外部ゲート電
極１４が形成配置される。外部ゲート電極１４は連結部
１４1 を通して接続部８3 に導電接続される。このよう
にして、各トレンチ６内に埋込み配置された内部ソース
電極７は、周辺領域２０2 においてトレンチ６壁に沿っ
て電力用ＭＯＳＦＥＴの表面領域まで引き出され、外部
補助ソース電極１３Ａを通してソース電極１３に導電接
続される。周辺領域２０2 には、図２（ａ）の構成と同
様に、トレンチ６Ｓとｐ型領域５が形成され、トレンチ
６Ｓ内に延伸部７2 とともにフィールドプレートを兼ね
る内部ソース電極７Ｓが埋込み配置される。
【００３３】図２（ｂ）に示すような構造にすれば、外
部ゲート電極１４に接続された接続部８3 の下部領域に
おいて、各内部ソース電極７がトレンチ６壁に沿って電
力用ＭＯＳＦＥＴの表面領域にまで引き出され、接続部
８3 を通して外部補助ソース電極１３Ａに導電接続され
るもので、低オン抵抗特性を有し、かつ、低いゲート−
ソース間容量を持った電力用ＭＯＳＦＥＴを得ることが
できる。
部ゲート電極１４に接続された接続部８3 の下部領域に
おいて、各内部ソース電極７がトレンチ６壁に沿って電
力用ＭＯＳＦＥＴの表面領域にまで引き出され、接続部
８3 を通して外部補助ソース電極１３Ａに導電接続され
るもので、低オン抵抗特性を有し、かつ、低いゲート−
ソース間容量を持った電力用ＭＯＳＦＥＴを得ることが
できる。
【００３４】なお、図２に図示されていないが、外部ソ
ース電極１３は、外部補助ソース電極１３Ａとともに多
結晶シリコン４層保護ダイオード１６の一端に接続さ
れ、外部ゲート電極１４は、多結晶シリコン４層保護ダ
イオード１６の他端に接続される。
ース電極１３は、外部補助ソース電極１３Ａとともに多
結晶シリコン４層保護ダイオード１６の一端に接続さ
れ、外部ゲート電極１４は、多結晶シリコン４層保護ダ
イオード１６の他端に接続される。
【００３５】次いで、図３（ａ）に示されるように、電
力用ＭＯＳＦＥＴにおけるＣ−Ｃ’線部分、すなわち隣
接する２つのトレンチ６間に沿った部分は、左側がアク
ティブ領域２０1 で、右側が周辺領域２０2 であって、
図２（ｂ）の構成と同様に、ｎ型半導体基板１と、その
一面に形成される外部ドレイン電極１２と、その他面に
形成されるｎ型エピタキシャル層２とを有している。
力用ＭＯＳＦＥＴにおけるＣ−Ｃ’線部分、すなわち隣
接する２つのトレンチ６間に沿った部分は、左側がアク
ティブ領域２０1 で、右側が周辺領域２０2 であって、
図２（ｂ）の構成と同様に、ｎ型半導体基板１と、その
一面に形成される外部ドレイン電極１２と、その他面に
形成されるｎ型エピタキシャル層２とを有している。
【００３６】アクティブ領域２０1 は、ｎ型エピタキシ
ャル層２の上側にｐ型チャネル領域３が形成され、隣接
するトレンチ６の間にある突出部１３1 が外部ソース電
極１３から酸化膜９を通してｐ型チャネル領域３に達
し、突出部１３1 とｐ型チャネル領域３が接続されてい
る。
ャル層２の上側にｐ型チャネル領域３が形成され、隣接
するトレンチ６の間にある突出部１３1 が外部ソース電
極１３から酸化膜９を通してｐ型チャネル領域３に達
し、突出部１３1 とｐ型チャネル領域３が接続されてい
る。
【００３７】周辺領域２０2 は、内部ソース電極７及び
その立上り部７1 が図示されていない点を除けば、図２
（ｂ）に図示の構成とほぼ同じで、延伸部７2 上に酸化
膜９を介して外部補助ソース電極１３Ａが形成配置さ
れ、外部補助ソース電極１３Ａが連結部１３Ａ1 を通し
て延伸部７2 に導電接続される。延伸部７2 上に酸化膜
９を介して接続部８3 が配置され、接続部８3 上に酸化
膜９を介して外部ゲート電極１４が形成配置される。外
部ゲート電極１４は連結部１４1 を通して接続部８3 に
導電接続される。
その立上り部７1 が図示されていない点を除けば、図２
（ｂ）に図示の構成とほぼ同じで、延伸部７2 上に酸化
膜９を介して外部補助ソース電極１３Ａが形成配置さ
れ、外部補助ソース電極１３Ａが連結部１３Ａ1 を通し
て延伸部７2 に導電接続される。延伸部７2 上に酸化膜
９を介して接続部８3 が配置され、接続部８3 上に酸化
膜９を介して外部ゲート電極１４が形成配置される。外
部ゲート電極１４は連結部１４1 を通して接続部８3 に
導電接続される。
【００３８】続いて、図３（ｂ）に示されるように、電
力用ＭＯＳＦＥＴにおけるＤ−Ｄ’部分、すなわち隣接
する２つのトレンチ６間の一方のトレンチ６に近い箇所
に沿った部分は、左側がアクティブ領域２０1 で、右側
が周辺領域２０2 であって、図３（ａ）の構成と同様
に、ｎ型半導体基板１と、その一面に形成される外部ド
レイン電極１２と、その他面に形成されるｎ型エピタキ
シャル層２とを有している。
力用ＭＯＳＦＥＴにおけるＤ−Ｄ’部分、すなわち隣接
する２つのトレンチ６間の一方のトレンチ６に近い箇所
に沿った部分は、左側がアクティブ領域２０1 で、右側
が周辺領域２０2 であって、図３（ａ）の構成と同様
に、ｎ型半導体基板１と、その一面に形成される外部ド
レイン電極１２と、その他面に形成されるｎ型エピタキ
シャル層２とを有している。
【００３９】アクティブ領域２０1 は、ｎ型エピタキシ
ャル層２の上側にｐ型チャネル領域３が形成され、ｐ型
チャネル領域３の上側の一部にｎ型ソース領域４が形成
される。ｎ型ソース領域４上に酸化膜９を介して外部ソ
ース電極１３が形成配置される。
ャル層２の上側にｐ型チャネル領域３が形成され、ｐ型
チャネル領域３の上側の一部にｎ型ソース領域４が形成
される。ｎ型ソース領域４上に酸化膜９を介して外部ソ
ース電極１３が形成配置される。
【００４０】周辺領域２０2 は、図３（ａ）に図示の周
辺領域２０2 の構成とほぼ同じであるので、その構成に
ついての説明は省略する。
辺領域２０2 の構成とほぼ同じであるので、その構成に
ついての説明は省略する。
【００４１】次に、図４（ａ）に示されるように、電力
用ＭＯＳＦＥＴにおけるＥ−Ｅ’部分、すなわち３つの
トレンチ６とゲートパッド１７に沿った部分は、右側が
アクティブ領域２０1 で、左側が周辺領域２０2 であっ
て、図３（ｂ）の構成と同様に、ｎ型半導体基板１と、
その一面に形成される外部ドレイン電極１２と、その他
面に形成されるｎ型エピタキシャル層２とを有してい
る。
用ＭＯＳＦＥＴにおけるＥ−Ｅ’部分、すなわち３つの
トレンチ６とゲートパッド１７に沿った部分は、右側が
アクティブ領域２０1 で、左側が周辺領域２０2 であっ
て、図３（ｂ）の構成と同様に、ｎ型半導体基板１と、
その一面に形成される外部ドレイン電極１２と、その他
面に形成されるｎ型エピタキシャル層２とを有してい
る。
【００４２】アクティブ領域２０1 は、図２（ａ）に図
示のアクティブ領域２０1 の構成とほぼ同じであるの
で、その構成についての説明は省略する。
示のアクティブ領域２０1 の構成とほぼ同じであるの
で、その構成についての説明は省略する。
【００４３】周辺領域２０2 は、ゲートパッド１７の周
囲に、ｎ型領域１６ｎ及びｐ型領域１６ｐを交互に配置
した多結晶シリコン４層保護ダイオード１６が酸化膜９
内に充填配置される。保護ダイオード１６は、一端側が
補助外部ソース電極１３Ａに接続され、他端側が外部ゲ
ート電極１４に接続されるもので、この電力用ＭＯＳＦ
ＥＴのソースーゲート間にある一定以上の電圧が印加さ
れた場合、保護ダイオード１６が導通し、ゲート酸化膜
１０等が高電圧によって破壊するのを未然に防止する役
目を果たしている。そして、これ以外の構成は、図２
（ａ）に図示のアクティブ領域２０1 の構成とほぼ同じ
であるので、これ以外の構成についての説明は省略す
る。
囲に、ｎ型領域１６ｎ及びｐ型領域１６ｐを交互に配置
した多結晶シリコン４層保護ダイオード１６が酸化膜９
内に充填配置される。保護ダイオード１６は、一端側が
補助外部ソース電極１３Ａに接続され、他端側が外部ゲ
ート電極１４に接続されるもので、この電力用ＭＯＳＦ
ＥＴのソースーゲート間にある一定以上の電圧が印加さ
れた場合、保護ダイオード１６が導通し、ゲート酸化膜
１０等が高電圧によって破壊するのを未然に防止する役
目を果たしている。そして、これ以外の構成は、図２
（ａ）に図示のアクティブ領域２０1 の構成とほぼ同じ
であるので、これ以外の構成についての説明は省略す
る。
【００４４】次いで、図４（ｂ）に示されるように、電
力用ＭＯＳＦＥＴにおけるＦ−Ｆ’部分、すなわち１つ
のトレンチ６とゲートパッド１７に沿った部分は、右側
がアクティブ領域２０1 で、左側が周辺領域２０2 であ
って、図４（ａ）の構成と同様に、ｎ型半導体基板１
と、その一面に形成される外部ドレイン電極１２と、そ
の他面に形成されるｎ型エピタキシャル層２とを有して
いる。
力用ＭＯＳＦＥＴにおけるＦ−Ｆ’部分、すなわち１つ
のトレンチ６とゲートパッド１７に沿った部分は、右側
がアクティブ領域２０1 で、左側が周辺領域２０2 であ
って、図４（ａ）の構成と同様に、ｎ型半導体基板１
と、その一面に形成される外部ドレイン電極１２と、そ
の他面に形成されるｎ型エピタキシャル層２とを有して
いる。
【００４５】アクティブ領域２０1 は、図２（ｂ）に図
示のアクティブ領域２０1 の構成とほぼ同じであるの
で、その構成についての説明は省略する。
示のアクティブ領域２０1 の構成とほぼ同じであるの
で、その構成についての説明は省略する。
【００４６】また、周辺領域２０2 は、図４（ａ）に図
示のアクティブ領域２０1 の構成とほぼ同じであるの
で、その構成についての説明も省略する。
示のアクティブ領域２０1 の構成とほぼ同じであるの
で、その構成についての説明も省略する。
【００４７】以上のように、図２（ａ）、（ｂ）、図３
（ａ）、（ｂ）、図３（ａ）、（ｂ）にそれぞれ図示さ
れた電力用ＭＯＳＦＥＴは、次のような特徴を有してい
る。
（ａ）、（ｂ）、図３（ａ）、（ｂ）にそれぞれ図示さ
れた電力用ＭＯＳＦＥＴは、次のような特徴を有してい
る。
【００４８】その第１は、図２（ｂ）及び図４（ｂ）に
図示されるように、各トレンチ６内に埋込み配置された
内部ソース電極７の一部に立上り部７1 を設け、その立
上り部７1 をトレンチ６壁に沿って立上げ、トレンチ６
の外部に各立上り部７1 に連結された延伸部７2 を設
け、この延伸部７2 を補助外部ソース電極１３Ａに導電
接続することにより、外部ソース電極１３に接続してい
る点である。
図示されるように、各トレンチ６内に埋込み配置された
内部ソース電極７の一部に立上り部７1 を設け、その立
上り部７1 をトレンチ６壁に沿って立上げ、トレンチ６
の外部に各立上り部７1 に連結された延伸部７2 を設
け、この延伸部７2 を補助外部ソース電極１３Ａに導電
接続することにより、外部ソース電極１３に接続してい
る点である。
【００４９】その第２は、半導体チップ２０の周辺領域
２０2 に内部ソース電極７の延伸部７2 を配置し、この
延伸部７2 をフィールドプレートに兼用している点であ
る。一般に、フィールドプレートは、外部ゲート電極１
４、外部ソース電極１３のいずれに接続しても構わない
が、外部補助ソース電極１３Ａと接続していることによ
り、内部ソース電極７と外部補助ソース電極１３Ａとを
接続するための無駄な領域を形成する必要がなくなる。
２０2 に内部ソース電極７の延伸部７2 を配置し、この
延伸部７2 をフィールドプレートに兼用している点であ
る。一般に、フィールドプレートは、外部ゲート電極１
４、外部ソース電極１３のいずれに接続しても構わない
が、外部補助ソース電極１３Ａと接続していることによ
り、内部ソース電極７と外部補助ソース電極１３Ａとを
接続するための無駄な領域を形成する必要がなくなる。
【００５０】その第３は、この電力用ＭＯＳＦＥＴの各
トレンチ６がストライプ形状に配置されている点であ
る。各トレンチ６をストライプ形状に配置することの利
点は、隣接するトレンチ６の間隔が常に一定になるた
め、耐圧向上やアバランシェ耐量向上のための設計が容
易になるとともに、キャリア移動度の高い面を、チャネ
ル面にすることができる等である。それに対して、内部
ゲート電極８が長いストライプ形状になるため、内部ゲ
ート電極８によるゲート抵抗が増大することになるが、
この実施の形態による電力用ＭＯＳＦＥＴにおいては、
ストライプ形状の各内部ゲート電極８の両端をそれぞれ
外部ゲート電極１４に接続するようにしていので、ゲー
ト抵抗の増加を抑えることが可能である。
トレンチ６がストライプ形状に配置されている点であ
る。各トレンチ６をストライプ形状に配置することの利
点は、隣接するトレンチ６の間隔が常に一定になるた
め、耐圧向上やアバランシェ耐量向上のための設計が容
易になるとともに、キャリア移動度の高い面を、チャネ
ル面にすることができる等である。それに対して、内部
ゲート電極８が長いストライプ形状になるため、内部ゲ
ート電極８によるゲート抵抗が増大することになるが、
この実施の形態による電力用ＭＯＳＦＥＴにおいては、
ストライプ形状の各内部ゲート電極８の両端をそれぞれ
外部ゲート電極１４に接続するようにしていので、ゲー
ト抵抗の増加を抑えることが可能である。
【００５１】続いて、図５（ａ）、（ｂ）、（ｃ）乃至
図８（ａ）、（ｂ）は、本発明による電力用ＭＯＳＦＥ
Ｔの製造方法の一つの実施の形態を示す工程図であっ
て、その主要部分の構成を示す断面図である。
図８（ａ）、（ｂ）は、本発明による電力用ＭＯＳＦＥ
Ｔの製造方法の一つの実施の形態を示す工程図であっ
て、その主要部分の構成を示す断面図である。
【００５２】ここで、図５（ａ）、（ｂ）、（ｃ）乃至
図８（ａ）、（ｂ）を用い、この実施の形態による電力
用ＭＯＳＦＥＴの製造工程について説明する。
図８（ａ）、（ｂ）を用い、この実施の形態による電力
用ＭＯＳＦＥＴの製造工程について説明する。
【００５３】始めに、図５（ａ）に示すように、ｎ型半
導体基板１の一面にｎ型エピタキシャル層２を形成す
る。
導体基板１の一面にｎ型エピタキシャル層２を形成す
る。
【００５４】次に、図５（ｂ）に示すように、ホトレジ
スト処理とシリコンエッチング処理によりｎ型エピタキ
シャル層２の露出面におけるアクティブ領域２０1 に複
数のトレンチ６を形成し、同時に、周辺領域２０2 に１
つのトレンチ６Ｓを形成し、熱酸化処理とデポジット処
理により各トレンチ６、６Ｓの内部を含む露出面に厚い
酸化膜９を形成する。
スト処理とシリコンエッチング処理によりｎ型エピタキ
シャル層２の露出面におけるアクティブ領域２０1 に複
数のトレンチ６を形成し、同時に、周辺領域２０2 に１
つのトレンチ６Ｓを形成し、熱酸化処理とデポジット処
理により各トレンチ６、６Ｓの内部を含む露出面に厚い
酸化膜９を形成する。
【００５５】次いで、図５（ｃ）に示すように、各トレ
ンチ６、６Ｓの内部に導電体７Ｍを埋込み、同時に酸化
膜９上に導電体７Ｍを被着する。
ンチ６、６Ｓの内部に導電体７Ｍを埋込み、同時に酸化
膜９上に導電体７Ｍを被着する。
【００５６】続いて、図６（ａ）に示すように、導電体
７Ｍを異方性エッチング処理し、内部ソース電極７を形
成する。この場合、アクティブ領域２０1 の各トレンチ
６においては、トレンチ６の底面部に導電体７Ｍの一部
が残留して内部ソース電極７になるようにエッチング時
間を調整したエッチングを行い、また、周辺領域２０ 2
においては、トレンチ６Ｓ内の導電体７Ｍが残留して内
部ソース電極７Ｓになり、かつ、フィールドプレートと
して使用する部分の導電体７Ｍが残留して延伸部７2 に
なるように一部分のエッチングを行わない。
７Ｍを異方性エッチング処理し、内部ソース電極７を形
成する。この場合、アクティブ領域２０1 の各トレンチ
６においては、トレンチ６の底面部に導電体７Ｍの一部
が残留して内部ソース電極７になるようにエッチング時
間を調整したエッチングを行い、また、周辺領域２０ 2
においては、トレンチ６Ｓ内の導電体７Ｍが残留して内
部ソース電極７Ｓになり、かつ、フィールドプレートと
して使用する部分の導電体７Ｍが残留して延伸部７2 に
なるように一部分のエッチングを行わない。
【００５７】次に、図６（ｂ）に示すように、各トレン
チ６の内部を含む露出面に厚い酸化膜９を形成する。
チ６の内部を含む露出面に厚い酸化膜９を形成する。
【００５８】次いで、図６（ｃ）に示すように、酸化膜
９を異方性エッチングする。この場合、アクティブ領域
２０1 については、酸化膜９がトレンチ６に残留した内
部ソース電極７上に適当な厚さで残留するようにエッチ
ング時間を調整したエッチングを行い、また、周辺領域
２０2 においては、酸化膜９を絶縁膜及び半導体チップ
２０の端部保護膜として使用するためにエッチングは行
わない。
９を異方性エッチングする。この場合、アクティブ領域
２０1 については、酸化膜９がトレンチ６に残留した内
部ソース電極７上に適当な厚さで残留するようにエッチ
ング時間を調整したエッチングを行い、また、周辺領域
２０2 においては、酸化膜９を絶縁膜及び半導体チップ
２０の端部保護膜として使用するためにエッチングは行
わない。
【００５９】続いて、図７（ａ）に示すように、各トレ
ンチ６内に薄いゲート酸化膜１０を形成する。
ンチ６内に薄いゲート酸化膜１０を形成する。
【００６０】次に、図７（ｂ）に示すように、各トレン
チ６の内部に導電体８Ｍを埋込み、同時に酸化膜９上に
導電体８Ｍを被着する。
チ６の内部に導電体８Ｍを埋込み、同時に酸化膜９上に
導電体８Ｍを被着する。
【００６１】次いで、図７（ｃ）に示すように、導電体
８Ｍを異方性エッチング処理し、内部ゲート電極８を形
成する。この場合、アクティブ領域２０1 においては、
各トレンチ６の内部に内挿部８1 が、各トレンチ６の外
部に外側部８2 がそれぞれ残留し、かつ、周辺領域２０
2 においては、接続部８3 （図示なし）が残留するよう
にエッチングを行う。
８Ｍを異方性エッチング処理し、内部ゲート電極８を形
成する。この場合、アクティブ領域２０1 においては、
各トレンチ６の内部に内挿部８1 が、各トレンチ６の外
部に外側部８2 がそれぞれ残留し、かつ、周辺領域２０
2 においては、接続部８3 （図示なし）が残留するよう
にエッチングを行う。
【００６２】続いて、図８（ａ）に示すように、内部ゲ
ート電極８上を含む露出面に再度厚い酸化膜９を形成す
る。その後、アクティブ領域２０1 の各トレンチ６間に
存在する酸化膜９をエッチングする。次いで、イオン打
込みによってｐ型チャネル領域３、ｐ型領域５、ｎ型ソ
ース領域４及びｎ型領域１１を順次形成する。このと
き、Ｐ型チャネル領域３及びｐ型領域５は、ｐ型イオン
の打込みによって同時形成し、プロセス工程を簡素化し
ている。この後で、外部ソース電極１３、外部補助ソー
ス電極１３Ａ、外部ゲート電極１４及びガードリング１
５と、対応する内部電極部分とをそれぞれ接続するため
に、酸化膜９のエッチングを行って結合穴を形成する。
さらに、アクティブ領域２０1 においては、ｐ型チャネ
ル領域３と外部ソース電極１３とを接続するために、シ
リコンエッチングを行い、酸化膜９表面からｎ型ソース
領域４を通してＰ型チャネル領域３に到る深いエッチン
グ溝９1 を形成し、そのエッチング溝９1 内に外部ソー
ス電極１３の突出部１３1 を差込み、外部ソース電極１
３とＰ型チャネル領域３とを接続する。なお、場合によ
っては、ｐ型チャネル領域３と外部ソース電極１３をオ
ーミックコンタクトさせるため、シリコンエッチングを
した後でｐ型イオンの打込みを行ってもよい。
ート電極８上を含む露出面に再度厚い酸化膜９を形成す
る。その後、アクティブ領域２０1 の各トレンチ６間に
存在する酸化膜９をエッチングする。次いで、イオン打
込みによってｐ型チャネル領域３、ｐ型領域５、ｎ型ソ
ース領域４及びｎ型領域１１を順次形成する。このと
き、Ｐ型チャネル領域３及びｐ型領域５は、ｐ型イオン
の打込みによって同時形成し、プロセス工程を簡素化し
ている。この後で、外部ソース電極１３、外部補助ソー
ス電極１３Ａ、外部ゲート電極１４及びガードリング１
５と、対応する内部電極部分とをそれぞれ接続するため
に、酸化膜９のエッチングを行って結合穴を形成する。
さらに、アクティブ領域２０1 においては、ｐ型チャネ
ル領域３と外部ソース電極１３とを接続するために、シ
リコンエッチングを行い、酸化膜９表面からｎ型ソース
領域４を通してＰ型チャネル領域３に到る深いエッチン
グ溝９1 を形成し、そのエッチング溝９1 内に外部ソー
ス電極１３の突出部１３1 を差込み、外部ソース電極１
３とＰ型チャネル領域３とを接続する。なお、場合によ
っては、ｐ型チャネル領域３と外部ソース電極１３をオ
ーミックコンタクトさせるため、シリコンエッチングを
した後でｐ型イオンの打込みを行ってもよい。
【００６３】次に、図８（ｂ）で示すように、エッチン
グ溝９1 内及び各結合穴内を含む露出面及びｎ型半導体
基板１の露出面にアルミニウム（電極材料）を形成す
る。この後、アルミニウムをエッチングし、外部ソース
電極１３、外部補助ソース電極１３Ａ、外部ゲート電極
１４及びガードリング１５、ドレイン電極１２をそれぞ
れ形成して電力用ＭＯＳＦＥＴが製造される。
グ溝９1 内及び各結合穴内を含む露出面及びｎ型半導体
基板１の露出面にアルミニウム（電極材料）を形成す
る。この後、アルミニウムをエッチングし、外部ソース
電極１３、外部補助ソース電極１３Ａ、外部ゲート電極
１４及びガードリング１５、ドレイン電極１２をそれぞ
れ形成して電力用ＭＯＳＦＥＴが製造される。
【００６４】このような製造方法によれば、各内部ソー
ス電極７と外部補助ソース電極１３Ａとを導電接続させ
るため、各トレンチ６内に埋込み配置された内部ソース
電極７を形成する際に、各内部ソース電極７の一部に、
トレンチ６の壁面に沿って立上がる立上り部７1 と、立
上り部７1 に連なり、トレンチ６の外部方向に延伸する
延伸部７2 とを形成しているので、別途、各内部ソース
電極７と外部補助ソース電極１３Ａとの接続手段の形成
工程を設ける必要がなく、工程数を増やさず、かつ、簡
易な手段を用いるだけで、各トレンチ６内に埋込み配置
された内部ソース電極７と外部補助ソース電極１３Ａと
の導電接続が可能になる。
ス電極７と外部補助ソース電極１３Ａとを導電接続させ
るため、各トレンチ６内に埋込み配置された内部ソース
電極７を形成する際に、各内部ソース電極７の一部に、
トレンチ６の壁面に沿って立上がる立上り部７1 と、立
上り部７1 に連なり、トレンチ６の外部方向に延伸する
延伸部７2 とを形成しているので、別途、各内部ソース
電極７と外部補助ソース電極１３Ａとの接続手段の形成
工程を設ける必要がなく、工程数を増やさず、かつ、簡
易な手段を用いるだけで、各トレンチ６内に埋込み配置
された内部ソース電極７と外部補助ソース電極１３Ａと
の導電接続が可能になる。
【００６５】続く、図９（ａ）、（ｂ）は、本発明によ
る電力用ＭＯＳＦＥＴの第２の実施の形態を示すもの
で、図９（ａ）は図１（ａ）と同様に電極部材を除いた
電力用ＭＯＳＦＥＴを表す上面図であり、図９（ｂ）は
図９（ａ）のＧ−Ｇ’線に沿った部分の断面図である。
る電力用ＭＯＳＦＥＴの第２の実施の形態を示すもの
で、図９（ａ）は図１（ａ）と同様に電極部材を除いた
電力用ＭＯＳＦＥＴを表す上面図であり、図９（ｂ）は
図９（ａ）のＧ−Ｇ’線に沿った部分の断面図である。
【００６６】図９（ａ）に示されるように、第２の実施
の形態の電力用ＭＯＳＦＥＴは、トレンチ６の配置形状
がメッシュ状になっており、各トレンチ６内には、底面
側に内部ソース電極７が、入口側に内部ゲート電極８が
それぞれ埋込み配置されているもので、第２の実施の形
態の電力用ＭＯＳＦＥＴにおける各トレンチ６の配置形
状以外の構成部分は、第１の実施の形態の電力用ＭＯＳ
ＦＥＴの構成と同じである。このため、第２の実施の形
態の電力用ＭＯＳＦＥＴの構成については、これ以上の
説明を行わない。なお、第２の実施の形態の電力用ＭＯ
ＳＦＥＴにおいて、メッシュ状に配置された各トレンチ
６の開口形状は、規則的な形状を有するものであれば、
図９（ａ）に示されるような四角形状のものでも、円形
状のものでも、六角形状ものであってもよい。
の形態の電力用ＭＯＳＦＥＴは、トレンチ６の配置形状
がメッシュ状になっており、各トレンチ６内には、底面
側に内部ソース電極７が、入口側に内部ゲート電極８が
それぞれ埋込み配置されているもので、第２の実施の形
態の電力用ＭＯＳＦＥＴにおける各トレンチ６の配置形
状以外の構成部分は、第１の実施の形態の電力用ＭＯＳ
ＦＥＴの構成と同じである。このため、第２の実施の形
態の電力用ＭＯＳＦＥＴの構成については、これ以上の
説明を行わない。なお、第２の実施の形態の電力用ＭＯ
ＳＦＥＴにおいて、メッシュ状に配置された各トレンチ
６の開口形状は、規則的な形状を有するものであれば、
図９（ａ）に示されるような四角形状のものでも、円形
状のものでも、六角形状ものであってもよい。
【００６７】また、図９（ｂ）に示されるように、第２
の実施の形態の電力用ＭＯＳＦＥＴにおけるＧ−Ｇ’線
部分、すなわち１つのトレンチ６列に沿った部分は、左
側がアクティブ領域２０1 で、右側が周辺領域２０2 で
あって、図２（ａ）の構成と同様に、ｎ型半導体基板１
と、その一面に形成される外部ドレイン電極１２と、そ
の他面に形成されるｎ型エピタキシャル層２とを有して
いる。
の実施の形態の電力用ＭＯＳＦＥＴにおけるＧ−Ｇ’線
部分、すなわち１つのトレンチ６列に沿った部分は、左
側がアクティブ領域２０1 で、右側が周辺領域２０2 で
あって、図２（ａ）の構成と同様に、ｎ型半導体基板１
と、その一面に形成される外部ドレイン電極１２と、そ
の他面に形成されるｎ型エピタキシャル層２とを有して
いる。
【００６８】アクティブ領域２０1 は、図２（ａ）に図
示のアクティブ領域２０1 の構成とほぼ同じであるの
で、その構成についての説明は省略する。
示のアクティブ領域２０1 の構成とほぼ同じであるの
で、その構成についての説明は省略する。
【００６９】また、周辺領域２０2 は、図２（ｂ）に図
示のアクティブ領域２０1 の構成とほぼ同じであるの
で、その構成についての説明も省略する。
示のアクティブ領域２０1 の構成とほぼ同じであるの
で、その構成についての説明も省略する。
【００７０】この第２の実施の形態の電力用ＭＯＳＦＥ
Ｔによれば、各トレンチ６をメッシュ形状に配置するこ
とにより、セル部分の集積度が向上し、オン抵抗をより
低減させることが可能になる。
Ｔによれば、各トレンチ６をメッシュ形状に配置するこ
とにより、セル部分の集積度が向上し、オン抵抗をより
低減させることが可能になる。
【００７１】次いで、図１２は、本発明による電力用Ｍ
ＯＳＦＥＴをＤＣ−ＤＣコンバータに用いた際の回路図
である。
ＯＳＦＥＴをＤＣ−ＤＣコンバータに用いた際の回路図
である。
【００７２】図１２において、２１はハイサイド用電力
用ＭＯＳＦＥＴ、２２はローサイド用電力用ＭＯＳＦＥ
Ｔ、２３は制御ＩＣ、２４、２５はダイオード、２６は
ツェナダイオード、２７はインダクタ、２８は容量であ
る。
用ＭＯＳＦＥＴ、２２はローサイド用電力用ＭＯＳＦＥ
Ｔ、２３は制御ＩＣ、２４、２５はダイオード、２６は
ツェナダイオード、２７はインダクタ、２８は容量であ
る。
【００７３】そして、ハイサイド用電力用ＭＯＳＦＥＴ
２１とローサイド用電力用ＭＯＳＦＥＴ２２は、直列接
続され、その両端に入力直流電圧Ｖｉｎが印加される。
ハイサイド用電力用ＭＯＳＦＥＴ２１にダイオード２４
が並列接続され、ローサイド用電力用ＭＯＳＦＥＴ２２
にダイオード２５及びツェナダイオード２６が並列接続
される。ハイサイド用電力用ＭＯＳＦＥＴ２１のゲート
とローサイド用電力用ＭＯＳＦＥＴ２２のゲート間に制
御ＩＣ２３が接続される。ハイサイド用電力用ＭＯＳＦ
ＥＴ２１とローサイド用電力用ＭＯＳＦＥＴ２２の接続
点にインダクタ２７の一端が接続され、インダクタ２７
の他端と接地点間から出力直流電圧Ｖｏｕｔが取り出さ
れる。
２１とローサイド用電力用ＭＯＳＦＥＴ２２は、直列接
続され、その両端に入力直流電圧Ｖｉｎが印加される。
ハイサイド用電力用ＭＯＳＦＥＴ２１にダイオード２４
が並列接続され、ローサイド用電力用ＭＯＳＦＥＴ２２
にダイオード２５及びツェナダイオード２６が並列接続
される。ハイサイド用電力用ＭＯＳＦＥＴ２１のゲート
とローサイド用電力用ＭＯＳＦＥＴ２２のゲート間に制
御ＩＣ２３が接続される。ハイサイド用電力用ＭＯＳＦ
ＥＴ２１とローサイド用電力用ＭＯＳＦＥＴ２２の接続
点にインダクタ２７の一端が接続され、インダクタ２７
の他端と接地点間から出力直流電圧Ｖｏｕｔが取り出さ
れる。
【００７４】一般に、ＤＣ−ＤＣコンバータの同期整流
用に用いられる電力用ＭＯＳＦＥＴは、コンバータを高
効率化するため、低オン抵抗特性及び低ゲート容量特性
を有する電力用ＭＯＳＦＥＴが必要である。
用に用いられる電力用ＭＯＳＦＥＴは、コンバータを高
効率化するため、低オン抵抗特性及び低ゲート容量特性
を有する電力用ＭＯＳＦＥＴが必要である。
【００７５】特に、ローサイド用電力用ＭＯＳＦＴ２２
は、主として低オン抵抗特性であることが高効率化のた
めに必要であり、ハイサイド用電力用ＭＯＳＦＥＴ２１
は、低オン抵抗特性であるとともに、低ゲート容量特性
を有することが高効率化のためには必要である。
は、主として低オン抵抗特性であることが高効率化のた
めに必要であり、ハイサイド用電力用ＭＯＳＦＥＴ２１
は、低オン抵抗特性であるとともに、低ゲート容量特性
を有することが高効率化のためには必要である。
【００７６】本発明による電力用ＭＯＳＦＥＴは、低オ
ン抵抗特性及び低ゲート容量特性を実現することができ
るので、ＤＣ−ＤＣコンバータのローサイド用、ハイサ
イド用のいずれの電力用ＭＯＳＦＥＴに適用しても有効
である。特に、低ゲート容量特性を有しているため、ハ
イサイド用に使用した場合、電源装置の効率の向上を期
待することができる。
ン抵抗特性及び低ゲート容量特性を実現することができ
るので、ＤＣ−ＤＣコンバータのローサイド用、ハイサ
イド用のいずれの電力用ＭＯＳＦＥＴに適用しても有効
である。特に、低ゲート容量特性を有しているため、ハ
イサイド用に使用した場合、電源装置の効率の向上を期
待することができる。
【００７７】なお、前記各実施の形態においては、半導
体装置が電力用ＭＯＳＦＥＴである場合を例に挙げて説
明したが、本発明による半導体装置は電力用ＭＯＳＦＥ
Ｔに限られるものではなく、電力用ＭＯＳＦＥＴに類似
した他の半導体装置にも同様に適用することが可能であ
る。
体装置が電力用ＭＯＳＦＥＴである場合を例に挙げて説
明したが、本発明による半導体装置は電力用ＭＯＳＦＥ
Ｔに限られるものではなく、電力用ＭＯＳＦＥＴに類似
した他の半導体装置にも同様に適用することが可能であ
る。
【００７８】
【発明の効果】以上のように、本発明の半導体装置によ
れば、各トレンチ内に埋込み配置された内部ソース電極
と半導体装置の表面に配置された外部ソース電極とを導
電接続させるために、各トレンチに配置される内部ソー
ス電極の構成を、内部ソース電極部の一部に、当該トレ
ンチの側壁面に沿って立上がる立上り部と、立上り部に
連なり、当該トレンチの外部方向に延伸する延伸部とを
有するものとし、この延伸部を半導体装置の表面に配置
される外部補助ソース電極に導電接続するようにしてい
るので、各トレンチ内に埋込み配置された内部ソース電
極と外部補助ソース電極とを前記導電接続手段により、
簡易にかつ有効的に導電接続することができるという効
果がある。
れば、各トレンチ内に埋込み配置された内部ソース電極
と半導体装置の表面に配置された外部ソース電極とを導
電接続させるために、各トレンチに配置される内部ソー
ス電極の構成を、内部ソース電極部の一部に、当該トレ
ンチの側壁面に沿って立上がる立上り部と、立上り部に
連なり、当該トレンチの外部方向に延伸する延伸部とを
有するものとし、この延伸部を半導体装置の表面に配置
される外部補助ソース電極に導電接続するようにしてい
るので、各トレンチ内に埋込み配置された内部ソース電
極と外部補助ソース電極とを前記導電接続手段により、
簡易にかつ有効的に導電接続することができるという効
果がある。
【００７９】また、本発明の半導体装置の製造方法によ
れば、各トレンチ内に埋込み配置された内部ソース電極
と半導体装置の表面に配置された外部ソース電極とを導
電接続させるために、各トレンチ内に埋込み配置された
内部ソース電極を形成する際に、各内部ソース電極の一
部に、当該トレンチの側壁面に沿って立上がる立上り部
と、立上り部に連なり、当該トレンチの外部方向に延伸
する延伸部とを形成するようにしたので、別途、各内部
ソース電極と外部補助ソース電極との接続手段を形成す
る工程を設ける必要がなくなり、工程数を増やすことな
く、かつ、簡易な接続手段を用いるだけで、各トレンチ
内に埋込み配置された内部ソース電極と半導体装置の表
面に配置された外部ソース電極（外部補助ソース電極）
とを導電接続することが可能になるという効果がある。
れば、各トレンチ内に埋込み配置された内部ソース電極
と半導体装置の表面に配置された外部ソース電極とを導
電接続させるために、各トレンチ内に埋込み配置された
内部ソース電極を形成する際に、各内部ソース電極の一
部に、当該トレンチの側壁面に沿って立上がる立上り部
と、立上り部に連なり、当該トレンチの外部方向に延伸
する延伸部とを形成するようにしたので、別途、各内部
ソース電極と外部補助ソース電極との接続手段を形成す
る工程を設ける必要がなくなり、工程数を増やすことな
く、かつ、簡易な接続手段を用いるだけで、各トレンチ
内に埋込み配置された内部ソース電極と半導体装置の表
面に配置された外部ソース電極（外部補助ソース電極）
とを導電接続することが可能になるという効果がある。
【図１】本発明による第１の実施の形態の半導体装置の
要部構成であって、電極部材を除いた電力用ＭＯＳＦＥ
Ｔを表す上面図及び電力用ＭＯＳＦＥＴにおける電極部
材を表す上面図である。
要部構成であって、電極部材を除いた電力用ＭＯＳＦＥ
Ｔを表す上面図及び電力用ＭＯＳＦＥＴにおける電極部
材を表す上面図である。
【図２】図１（ａ）、（ｂ）における第１の実施の形態
の電力用ＭＯＳＦＥＴのＡ−Ａ’線部分、Ｂ−Ｂ’線部
分の各断面図である。
の電力用ＭＯＳＦＥＴのＡ−Ａ’線部分、Ｂ−Ｂ’線部
分の各断面図である。
【図３】図１（ａ）、（ｂ）における第１の実施の形態
の電力用ＭＯＳＦＥＴのＣ−Ｃ’線部分、Ｄ−Ｄ’線部
分の各断面図である。
の電力用ＭＯＳＦＥＴのＣ−Ｃ’線部分、Ｄ−Ｄ’線部
分の各断面図である。
【図４】図１（ａ）、（ｂ）における第１の実施の形態
の電力用ＭＯＳＦＥＴのＥ−Ｅ’線部分、Ｆ−Ｆ’線部
分の各断面図である。
の電力用ＭＯＳＦＥＴのＥ−Ｅ’線部分、Ｆ−Ｆ’線部
分の各断面図である。
【図５】本発明による電力用ＭＯＳＦＥＴの製造方法の
一つの実施の形態を示す最初の３つの工程図であって、
その主要部分の構成を示す断面図である。
一つの実施の形態を示す最初の３つの工程図であって、
その主要部分の構成を示す断面図である。
【図６】本発明による電力用ＭＯＳＦＥＴの製造方法の
一つの実施の形態を示す次の３つの工程図であって、そ
の主要部分の構成を示す断面図である。
一つの実施の形態を示す次の３つの工程図であって、そ
の主要部分の構成を示す断面図である。
【図７】本発明による電力用ＭＯＳＦＥＴの製造方法の
一つの実施の形態を示す次の３つの工程図であって、そ
の主要部分の構成を示す断面図である。
一つの実施の形態を示す次の３つの工程図であって、そ
の主要部分の構成を示す断面図である。
【図８】本発明による電力用ＭＯＳＦＥＴの製造方法の
一つの実施の形態を示す最後の２つの工程図であって、
その主要部分の構成を示す断面図である。
一つの実施の形態を示す最後の２つの工程図であって、
その主要部分の構成を示す断面図である。
【図９】本発明による電力用ＭＯＳＦＥＴの第２の実施
の形態を示すもので、電極部材を除いた電力用ＭＯＳＦ
ＥＴを表す上面図及びそのＧ−Ｇ’線部分の断面図であ
る。
の形態を示すもので、電極部材を除いた電力用ＭＯＳＦ
ＥＴを表す上面図及びそのＧ−Ｇ’線部分の断面図であ
る。
【図１０】米国特許第５，９９８，８３３号明細書によ
って提案された電力用ＭＯＳＦＥＴの要部構成を示す断
面図である。
って提案された電力用ＭＯＳＦＥＴの要部構成を示す断
面図である。
【図１１】米国特許第５，９９８，８３３号明細書によ
って新たに提案された電力用ＭＯＳＦＥＴの要部構成を
示す断面図である。
って新たに提案された電力用ＭＯＳＦＥＴの要部構成を
示す断面図である。
【図１２】本発明による電力用ＭＯＳＦＥＴをＤＣ−Ｄ
Ｃコンバータに用いた際の回路図である。
Ｃコンバータに用いた際の回路図である。
１ ｎ型半導体基板 ２ ｎ型エピタキシャル領域（ドリフト領域） ３ ｐ型チャネル領域 ４ ｎ型ソース領域 ５ ｐ型領域 ６ アクティブ領域に形成したトレンチ内部ソース電極 ６Ｓ 周辺領域に形成したトレンチ ７ トレンチ６に埋込まれる内部ソース電極 ７1 立上り部 ７2 延伸部 ７Ｓ トレンチ６Ｓに埋込まれる内部ソース電極 ８ 内部ゲート電極 ８1 内挿部 ８2 外側部 ８3 接続部 ９ 酸化膜（第１絶縁体） １０ ゲート酸化膜（第２絶縁体） １１ ｎ＋型（高不純物濃度）領域 １２ 外部ドレイン電極 １３ 外部ソース電極 １３1 突出部 １３Ａ 外部補助ソース電極 １３Ａ1 連結部 １４ 外部ゲート電極 １４1 連結部 １５ ガードリング １５1 連結部 １６ 多結晶シリコン４層保護ダイオード １７ ゲートパッド ２０ 半導体チップ ２０1 アクティブ領域 ２０2 周辺領域
Claims (10)
- 【請求項１】 第１導電型の半導体基板と、前記半導体
基板の一面に配置されたドレイン電極と、前記半導体基
板の他面に形成された第１導電型のドリフト領域と、前
記ドリフト領域の他面に形成された第２導電型のチャネ
ル領域と、前記チャネル領域の他面に形成された第１導
電型のソース領域と、前記ソース領域及び前記チャネル
領域をそれぞれ貫通して前記ドリフト領域内に達する複
数のトレンチと、前記各トレンチ内の底面側に配置さ
れ、第１絶縁膜で充填された内部ソース電極と、一部が
前記各トレンチ内の入口側に、残部が前記各トレンチの
外部にそれぞれ配置され、前記一部が第２絶縁膜で充填
され、前記残部が前記第１絶縁膜で被覆された内部ゲー
ト電極と、前記第１絶縁膜上に配置され、一部が前記ソ
ース領域内に延伸している外部ソース電極と、前記第１
絶縁膜上に配置され、前記第２導電体に導電接続された
外部ゲート電極とを有する半導体装置において、前記各
トレンチ内の内部ソース電極は、その一部にトレンチ壁
に沿って立上る立上り部と、前記立上り部に連結され、
前記各トレンチの外側方向に延伸する延伸部とが設けら
れ、前記延伸部が前記第１絶縁膜上に配置された外部補
助ソース電極に導電接続されることを特徴とする半導体
装置。 - 【請求項２】 前記各トレンチ内で前記内部ソース電極
を充填している前記第１絶縁膜の厚さは、前記内部ゲー
ト電極を充填している前記第２絶縁膜の厚さよりも厚い
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記各トレンチは、その開口部分がスト
ライプ状に配置されていることを特徴とする請求項１に
記載の半導体装置。 - 【請求項４】 前記各トレンチは、四角形、円形、六角
形等の規則的開口形状を有し、その開口部分がメッシュ
状に配置されていることを特徴とする請求項１に記載の
半導体装置。 - 【請求項５】 前記延伸部は、半導体チップの周辺領域
に設けられていることを特徴とする請求項１乃至４のい
ずれかに記載の半導体装置。 - 【請求項６】 前記延伸部は、前記半導体チップの周辺
領域に設けたトレンチ内に配置ある内部ソース電極とと
もにフィールドプレートを構成していることを特徴とす
る請求項１乃至５のいずれかに記載の半導体装置。 - 【請求項７】 前記半導体チップの周辺領域に設けたト
レンチと、前記周辺領域に設けたトレンチに隣接する前
記半導体チップのアクティブ領域の最外周にあるトレン
チとの間隔は、前記アクティブ領域内にある各トレンチ
の間隔と同程度であることを特徴とする請求項１乃至６
のいずれかに記載の半導体装置。 - 【請求項８】 前記半導体チップの周辺領域に設けたト
レンチと、前記周辺領域に設けたトレンチに隣接する前
記アクティブ領域の最外周にあるトレンチとの間にある
ソース領域は、前記第２絶縁膜の前記内部ソース電極の
充填部の深さと同程度またはそれ以上の深さを有してい
ることを特徴とする請求項１乃至７のいずれかに記載の
半導体装置。 - 【請求項９】 半導体基板の一面にドリフト領域を形成
する工程、前記ドリフト領域にエッチングにより複数の
トレンチを形成する工程、前記複数のトレンチ内を含む
前記ドリフト領域上に第１絶縁膜を形成する工程、前記
複数のトレンチ内及び前記第１絶縁膜上に第１導電体を
形成する工程、前記第１導電体をエッチングし、前記複
数のトレンチ内の底面側に配置された内部ソース電極、
トレンチ壁に沿って立上る立上り部とそれに連なる延伸
部とからなる内部ソース電極を形成する工程、前記内部
ソース電極上を含む前記ドリフト領域上に再度前記第１
絶縁膜を形成する工程、前記第１絶縁膜をエッチング
し、前記複数のトレンチ内の入口側及び前記複数のトレ
ンチ上の各第１絶縁膜を除去する工程、前記第１絶縁膜
を除去した部分に第２絶縁膜を形成する工程、前記複数
のトレンチ内を含む前記第２絶縁膜上に第２導電体を形
成する工程、前記第２導電体をエッチングし、前記複数
のトレンチ内の入口側に配置された内部ゲート電極とそ
れに連なる内部ゲート電極とを形成する工程、前記内部
ゲート電極上を含む前記ドリフト領域上に三度前記第１
絶縁膜を形成する工程、前記第１絶縁膜をエッチング
し、前記複数のトレンチ間に前記ドリフト領域に達する
溝部と前記延伸部上に前記延伸部に達する開口を形成す
る工程、前記溝部を通してイオン注入し、前記複数のト
レンチ間の前記ドリフト領域内にチャネル領域とソース
領域との積層部及び前記チャネル領域と同じ導電型領域
の単層部をそれぞれ形成する工程、前記溝部内を含む前
記ソース領域上、前記第１絶縁膜上及び前記半導体基板
の他面上に電極材料を形成する工程、前記電極材料をエ
ッチングし、外部ソース電極、外部ゲート電極、外部補
助ソース電極、外部ドレイン電極をそれぞれ形成する工
程とを経て半導体装置が製造されることを特徴とする半
導体装置の製造方法。 - 【請求項１０】 前記チャネル領域と前記チャネル領域
と同じ導電型領域は、同一のイオン注入工程によって形
成されることを特徴とする請求項９に記載の半導体装置
の製造方法。
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