KR101531899B1 - 집적화된 쇼트키를 포함하는 고밀도 전계 효과 트랜지스터 - Google Patents

집적화된 쇼트키를 포함하는 고밀도 전계 효과 트랜지스터 Download PDF

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Abstract

반도체 구조는 모놀리식으로 집적화된 트렌치 FET 및 쇼트키 다이오드를 포함한다. 상기 반도체 구조는 반도체 영역 내로 연장되는 복수개의 트렌치들을 더 포함한다. 게이트 및 실드 전극들의 적층이 각각의 트렌치 내에 위치된다. 바디 영역들은 인접 트렌치들 사이의 상기 반도체 영역 상으로 연장되고, 각각의 바디 영역 상으로 연장되는 소스 영역을 포함한다. 두 개의 인접 트렌치들 사이마다의 뾰쪽한 모서리들(tapered edges)을 가지는 리세스는, 상기 두 개의 인접 트렌치들의 상부 코너들로부터 상기 바디 영역으로 연장되며, 상기 바디 영역 아래의 상기 반도체 영역에서 종료한다. 상기 바디 영역들 및 상기 소스 영역들의 뾰쪽한 측벽들과 전기적으로 접촉하기 위해 상호연결 층은 각 리세스로 연장되고, 상기 상호연결 층은 그 사이에 쇼트키 콘택을 형성하기 위해 각각의 리세스의 바닥을 따라 상기 반도체 영역과 더 접촉한다.

Description

집적화된 쇼트키를 포함하는 고밀도 전계 효과 트랜지스터{High density FET with integrated schottky}
본 출원은 2007년 10월 4일 출원된 미국 임시 출원 일련번호 제60/977,635호의 우선권의 이익을 주장하고, 상기 출원은 전체로서 본원에 참조 병합된다.
본 발명은 일반적으로 반도체 전력 소자 기술에 관한 것이고, 더욱 구체적으로, 모놀리식으로 집적화된(monolithically integrated) 트렌치 게이트 FET(trench gate field effect transistor) 및 쇼트키 다이오드(schottky diode)의 구조들 및 이들의 형성 방법들에 관한 것이다.
현재 전자 장치들에서, 전력 FET는, DC(direct current)-DC 변환기들과 같은 전력 변환 응용분야들에서 종종 사용된다. 많은 해 동안, 전력 소비를 감소시키기 위해, 상기 FET 스위치 패키지의 외부에서 쇼트키 다이오드가 구현되었다. 도 1에서 나타난 바와 같이, FET(101)는 일반적으로 바디 다이오드(body diode)로 지칭되는 내부 다이오드(102)를 포함한다. 스위칭 동작 중에, 상기 바디 다이오드는 전류를 흐르게 할 수 있다. 도 1에 나타난 바와 같이, 쇼트키 다이오드(104)는 FET(101)의 바디 다이오드(102)와 병렬로 연결된다. 쇼트키 다이오드는 상기 바디 다이오드보다 더 낮은 정전압(forward voltage)를 가지기 때문에, 쇼트키 다이오드(104)는 바디 다이오드가 턴 온 되기 전에 턴 온 되고, 따라서 스위칭 손실들이 개선된다.
더욱 최근에, 일부 제조자들은, 그 내부에 개별(discrete) 쇼트키 다이오드들이 개별 전력 FET 소자들과 공통-패키지화된(co-packaged) 제품들을 소개해왔다. 또한, 쇼트키 다이오드를 포함하는 전력 FET들의 모놀리식 구현들도 있었다. 종래의 모놀리식으로 집적화된 트렌치 FET 및 쇼트키 다이오드의 예가 도 2에 나타난다. 쇼트키 다이오드(210)는 트렌치 FET 셀에 의해 둘러싸인 두 트렌치들(200-3, 200-4) 사이에 각 측면 상에서 형성된다. N-타입 기판(202)은 트렌치 FET의 드레인 단자뿐만 아니라, 쇼트키 다이오드(210)의 캐소드 단자를 형성한다. 도전층(218)은 상기 다이오드 애노드 단자를 제공하고, 또한 FET 셀들의 소스 배선층으로서의 역할도 수행한다. 트렌치들(200-1, 200-2, 200-3, 200-4, 200-5) 내 게이트 전극은 3차원으로 서로 연결되고, 따라서 유사하게 동작된다. 나아가, 상기 트렌치 FET 셀들은, 그 내부에 소스 영역(212) 및 헤비 바디 영역들(214)을 포함하는 바디 영역들(208)을 포함한다.
도 2의 상기 쇼트키 다이오드들은 트렌치 FET 셀들 사이에 산재되어 있다. 결과적으로, 상기 쇼트키 다이오드들은 활성 영역의 상당한 부분을 차지할 수 있고, 그에 따라, 더 낮은 전류 용량(current ratings) 또는 큰 다이 크기를 초래한다. 이는 특정 제품 응용분야들에서 바람직하지 않다. 따라서 더욱 우수한 성능 특성을 가지면서도, 모놀리식으로 및 고밀도로 집적화된 쇼트키 다이오드 및 트렌치 게이트 FET에 대한 필요가 존재한다.
본 발명이 해결하고자 하는 과제는 더욱 우수한 성능 특성을 가지면서도, 모놀리식으로 및 고밀도로 집적화된 쇼트키 다이오드 및 트렌치 게이트 FET를 포함하는 반도체 구조를 제공하는 것이다.
본 발명의 실시예에 따르면, 반도체 구조는 모놀리식으로(monolithically) 집적화된 트렌치 FET(trench field effect transistor) 및 쇼트키 다이오드(Schottky diode)를 포함한다. 상기 반도체 구조는 제 1 도전 타입의 반도체 영역 내로 연장되는 복수개의 트렌치들을 더 포함한다. 실드 전극은 각각의 트렌치의 아래 부분 내에 위치되고, 상기 실드 전극은 실드 유전체에 의해 상기 반도체 영역으로부터 절연된다. 전극간 유전체는 각각의 트렌치 내 상기 실드 전극 상으로 가로눕는다. 게이트 유전체는 각각의 트렌치의 상부 트렌치 측벽들을 라이닝한다. 게이트 전극은 각각의 트렌치의 상부 부분 내 상기 전극간 유전체 상에 위치된다. 제 2 도전 차입의 반도체 영역들은 인접 트렌치들 사이의 상기 반도체 영역 상으로 연장된다. 제 1 도전 타입의 소스 영역은 각각의 바디 영역 상으로 연장된다. 뾰쪽한 모서리들을 가지는 리세스는 두 개의 인접 트렌치들 사이마다 연장된다. 각각의 리세스는 더 연장된다. 각각의 리세스는 두 개의 인접 트렌치들의 상부 코너들로부터 상기 바디 영역으로 더 연장되고, 상기 바디 영역 아래의 상기 반도체 영역에서 종결한다. 상호연결 층은 상기 바디 영역들 및 상기 소스 영역들의 뾰쪽한 측벽들과 전기적으로 접촉하기 위해 각각의 리세스로 연장된다. 상기 상호연결 층은 그 사이에 쇼트키 콘택을 형성하기 위해 각각의 리세스의 바닥을 따라 상기 반도체 영역과 더 접촉한다. 상기 상호연결 층은 상기 쇼트키 다이오드의 애노드 단자 및 상기 FET의 소스 전극을 형성한다.
본 발명의 다른 실시예들에 따르면, 모놀리식으로 집적화된 트렌치 FET 및 쇼트키 다이오드를 포함하는 반도체 구조의 형성 방법은 다음의 단계들을 포함한다. 제 1 도전 타입의 반도체 영역으로 연장되는 복수개의 트렌치들이 형성된다. 실드 전극은 각각의 트렌치의 바닥 부분 내에 형성된다. 게이트 전극은 각각의 트렌치의 상기 실드 전극 상으로 형성되고, 상기 실드 전극으로부터 절연된다. 제 2 도전 타입의 바디 영역은 상기 반도체 영역 내에 형성된다. 제 1 도전 타입의 도핑된 영역들은 상기 바디 영역 내에 형성되고, 각각의 도핑된 영역은 일 트렌치 측벽으로부터 인접 트렌치의 측벽으로 측면 연장된다. 리세스는 두 개의 인접 트렌치들 사이마다 형성되어, 각각의 리세스는 뾰쪽한 모서리를 가지고, 두 개의 인접 트렌치들의 상부 코너들로부터 상기 도핑된 영역 및 상기 바디 영역으로 연장되고 상기 바디 영역 아래 상기 반도체 영역에서 종료하며, 각각의 리세스는 상기 도핑된 영역을 분리시키고, 상기 리세스를 통해 상기 도핑된 영역이 두 개의 도핑된 영역으로 연장되며, 상기 두 개의 도핑된 영역 각각은 소스 영역을 형성한다. 상기 바디 영역들 및 상기 소스 영역들의 뾰쪽한 측벽들과 전기적으로 접촉하기 위해 각 리세스로 연장되는 상호연결 층이 형성되고, 상기 상호연결 층은 그 사이에 쇼트키 콘택을 형성하기 위해 각각의 리세스의 바닥을 따라 상기 반도체 영역과 더 접촉한다. 상기 상호연결 층은 상기 쇼트키 다이오드의 애노드 단자 및 상기 FET의 소스 전극을 형성한다.
본 발명의 또 다른 실시예에 따르면, 반도체 구조는 모놀리식으로 집적화된 트렌치 FET 및 쇼트키 다이오드를 포함한다. 상기 반도체 구조는 제 1 도전 타입의 반도체 영역 내로 연장되는 복수개의 트렌치들을 포함한다. 게이트 전극은 각각의 트렌치 내에 위치된다. 제 2 도전 타입의 제 1 및 제 2 바디 영역들은 제 1 쌍 및 제 2 쌍의 인텁 트렌치들 각각의 사이의 상기 반도체 영역 상으로 연장된다. 제 1 도전 타입의 소스 영역은 상기 제 1 바디 영역 상으로 연장된다. 리세스는 각각의 제 1 및 제 2 인접 트렌치들 사이로 연장되고, 상기 반도체 영역 내 상기 제 1 및 제 2 바디 영역들 아래의 깊이에서 종료한다. 상호연결 층은 상기 소스 영역 및 상기 제 1 및 제 2 바디 영역들과 전기적으로 접촉하기 위해 각각의 리세스 내로 연장되고, 상기 상호연결 층은 그 사이에 쇼트키 콘택을 형성하기 위해 각각의 리세스의 바닥을 따라 상기 반도체 영역과 더 접촉한다.
본 발명의 또 다른 실시예에 따르면, 모놀리식으로 집적화된 트렌치 FET 및 쇼트키 다이오드를 포함하는 반도체 구조의 형성 방법은 다음의 단계들을 포함한다. 제 1 도전 타입의 반도체 영역으로 연장되는 복수개의 트렌치들이 형성된다. 게이트 전극은 각각의 트렌치 내에 형성된다. 제 1 및 제 2 바디 영역들은 상기 반도체 영역 내 제 1 쌍의 인접 트렌치들과 제 2 쌍의 인접 트렌치들 사이에 각각 형성된다. 제 1 도전 타입의 도핑된 영역은 상기 제 2 바디 영역에서가 아닌 상기 제 1 바디 영역에서 형성된다. 리세스는 각각의 제 1 및 제 2 인접 트렌치들 사이에서 형성되고, 각각의 리세스는 상기 반도체 영역 내 상기 제 1 및 제 2 바디 영역들 아래에서 종료한다. 상기 제 1 인접 트렌치들 사이의 상기 리세스는 상기 도핑된 영역을 두 개의 도핑된 영역들로 구분시키고, 두 개의 도핑된 영역들 각각은 소스 영역을 형성한다. 상기 소스 영역들 및 상기 제 1 및 제 2 바디 영역들의 측벽들과 전기적으로 접촉하기 위해, 각각의 리세스 내로 연장되는 상호연결 층이 형성되고, 상기 상호연결 층은 그 사이에 쇼트키 콘택을 형성하기 위해 각각의 리세스의 바닥을 따라 상기 반도체 영역과 더 접촉한다.
또 다른 실시예에 따르면, 반도체 구조는 모놀리식으로 집적화된 트렌치 FET 및 쇼트키 다이오드를 포함한다. 상기 반도체 구조는 제 1 도전 타입의 반도체 영역 내로 연장되는 복수개의 트렌치들을 더 포함한다. 게이트 전극은 각각의 트렌치 내에 위치된다. 제 2 도전 타입의 제 1 및 제 2 바디 영역들은, 각각 제 1 쌍 및 제 2 쌍의 인접 트렌치들 사이의 상기 반도체 영역 상에 연장된다. 제 1 도전 타입의 소스 영역들은 상기 제 1 바디 영역 상으로 연장된다. 제 1 리세스는 상기 제 1 쌍의 트렌치들 사이로 연장되고 상기 제 1 바디 영역 내 상기 소스 영역 아래의 깊이에서 종료한다. 제 2 리세스는 상기 제 2 쌍의 트렌치들 사이로 연장되고, 상기 반도체 영역 내 상기 제 1, 제 2, 및 제 3 바디 영역들 아래의 깊이에서 종료한다. 상기 소스 영역들 및 상기 제 1 및 제 2 바디 영역들의 측벽들과 전기적으로 접촉하기 위해, 상호연결 층은 상기 제 1 및 제 2 리세스들 내로 연장된다. 상기 상호연결 층은 그 사이에 쇼트키 콘택을 형성하기 위해 제 2 리세스의 바닥을 따라 상기 반도체 영역과 더 접촉한다. 상기 상호연결 층은 상기 쇼트키 다이오드의 애노드 단자 및 상기 FET의 소스 전극을 형성한다.
또 다른 실시예에 따르면, DC-DC 컨버터는 DC 전력 소스, PWM 컨트롤러, 및 상기 PWM 컨트롤러와 연결된 게이트 단자 및 상기 DC 전력 소스와 연결된 제 1 단자를 포함하는 제 1 FET를 포함한다. 상기 컨버터는, 상기 PWM 컨트롤러와 연결된 게이트 전극, 상기 제 1 FET의 제 2 단자와 연결된 드레인 전극, 및 그라운드 단자와 연결된 소스 단자를 포함하는, 모놀리식으로 집적화된 트렌치 FET 및 쇼트키 다이오드를 더 포함한다. 상기 모놀리식으로 집적화된 트렌치 FET 및 쇼트키 다이오드는 제 1 도전 타입의 반도체 영역 내로 연장되는 복수개의 트렌치들을 포함한다. 실드 전극은 각각의 트렌치의 아래 부분 내에 위치되어, 상기 실드 전극은 실드 유전체에 의해 상기 반도체 영역으로부터 절연된다. 전극간 유전체는 각각의 트렌치 내 상기 실드 전극 상으로 가로눕는다. 게이트 유전체는 각각의 유전체의 상부 트렌치 측벽들을 채운다. 게이트 전극은 각각의 트렌치의 상부 부분 내 상기 전극간 유전체 상에 위치된다. 제 2 도전 타입의 바디 영역들은 인접 트렌치들 사이의 상기 반도체 영역 상으로 연장된다. 제 1 도전 타입의 소스 영역은 각각의 바디 영역 상으로 연장된다. 뾰쪽한 모서리들을 가지는 리세스는 두 인접 트렌치들 사이마다 연장된다. 각각의 리세스는 상기 두 인접 트렌치들의 상부 코너들로부터 상기 바디 영역을로 연장되고, 상기 바디 영역 아래의 상기 반도체 영역에서 종료한다. 상기 바디 영역들 및 상기 소스 영역들의 뾰쪽한 측벽들과 전기적으로 접촉하기 위해, 상호연결 층은 각각의 리세스로 연장된다. 상기 상호연결 층은 그 사이에 쇼트키 콘택을 형성하기 위해 각각의 리세스의 바닥을 따라 상기 반도체 영역과 더 접촉한다.
본 명세서에 개시된 본 발명의 특성 및 이점들은 명세서 및 첨부된 도면의 나머지 부분을 참조하여 더욱 명확히 이해될 것이다.
본 발명의 실시예들에 따른 반도체 구조는 우수한 성능 특성을 가지면서도 고밀도로 집적화된 쇼트키 다이오드 및 트렌치 게이트 FET를 포함할 수 있다.
도 1은 쇼트키 다이오드를 포함하는 FET를 도시하는 회로도이다.
도 2는 종래의 모놀리식으로 집적화된 트렌치 FET 및 쇼트키 다이오드의 단면도이다.
도 3a는 본 발명의 예시적인 실시예에 따른, 모놀리식으로 집적화된 실드된 게이트 FET 및 쇼트키 다이오드의 스트라이프-형태의 셀들의 배열의 부분을 개략적으로 나타낸 등각 투상도이다.
도 3b는 본 발명의 예시적인 실시예에 따른, 모놀리식으로 집적화된 실드된 게이트 FET 및 쇼트키 다이오드의 스트라이프-형태의 셀들의 배열의 부분을 개략적으로 나타낸 등각 투상도이다.
도 4는 도 3a의 헤비 바디 영역(326)을 따른 개략적인 단면도이다.
도 5a 내지 도 5e는, 본 발명의 예시적인 실시예에 따른 도 3a에 나타난 모놀리식으로 집적화된 실드된 게이트 FET 및 쇼트키 다이오드를 형성하기 위한 공정 순서를 개략적으로 도시하는 단면도이다.
도 6a는 본 발명의 예시적인 실시예에 따른, 모놀리식으로 집적화된 실드된 게이트 FET 및 쇼트키 다이오드의 스트라이프-형태의 셀들의 배열의 부분을 개략적으로 나타낸 등각 투상도이다.
도 6b는 본 발명의 예시적인 실시예에 따른, 모놀리식으로 집적화된 실드된 게이트 FET 및 쇼트키 다이오드의 스트라이프-형태의 셀들의 배열의 부분을 개략적으로 나타낸 등각 투상도이다.
도 7a 내지 도 7c는, 본 발명의 예시적인 실시예에 따른, 도 6a에 나타난 모놀리식으로 집적화된 실드된 게이트 FET 및 쇼트키 다이오드를 형성하기 위한 공정 순서를 개략적으로 도시하는 단면도들이다.
도 8a는 본 발명의 예시적인 실시예에 따른 모놀리식으로 집적화된 실드된 게이트 FET 및 쇼트키 다이오드를 개략적으로 나타낸 단면도이다.
도 8b는 본 발명의 예시적인 실시예에 따른 모놀리식으로 집적화된 트렌치 게이트 FET 및 쇼트키 다이오드를 개략적으로 나타낸 단면도이다.
도 9는 본 발명의 실시예들에 따른 모놀리식으로 집적화된 전력 FET 및 쇼트키 다이오드를 포함하는 dc/dc 컨버터를 개략적으로 도시하는 회로도이다.
본 발명의 실시예들에 따르면, 모놀리식으로 집적화된 트랜치 FET 및 쇼트키 다이오드를 포함하는 반도체 구조를 형성하기 위해 다양한 기술들이 설명된다. 일 실시예에서, 단일 셀 내 실드된(shielded) 게이트 트렌치 FET와 함께 최적으로 집적화된 쇼트키 다이오드를 형성하기 위한 단순한 공정이 제공되고, 상기 단일 셀은 그러한 셀들의 배열에서 여러 번 반복될 수 있다. 상기 바디 영역 하부의 상기 트렌치 FET의 드레인 영역에 도달하고 쇼트키 다이오드를 형성하기 위해 딥 딤플 리세스(deep dimple recess)가 형성된다. 쇼트키 다이오드를 집적화하기 최소한의 활성 영역이 희생되지만, 전체 쇼트키 다이오드 영역은 다이오드 정방향 도통(diode forward conduction)을 조절하기에 충분하다. 상기 FET 바디 다이오드는 턴 온되지 않고, 역회복 손실들(reverse recovery losses)을 제거한다. 나아가, FET 바디 다이오드와 비교하여 쇼트키 다이오드의 더욱 낮은 정전압 강하로 인해, 전력 손실들이 감소된다. 추가적으로, Qgd와 같은 소자 용량 커플링(device capacitive coupling)을 감소시키기 위해, 실드 전극은 FET의 소스와 전기적으로 연결된다.
나아가, 상기 쇼트키 다이오드는 FET와 함께 집적화되고, 따라서 FET 바디 영역들 하부에 쇼트키 콘택이 형성된다. 이는 바람직하게 아발란쉐 전류(avalanche current)를 소스 영역들로부터 쇼트키 영역들로 전환시키고, 기생 바이폴라 트랜지스터가 턴 온 되는 것을 방지한다. 따라서 소자 견고함(device ruggedness)이 개선된다. 또한, 기생 바이폴라 트랜지스터가 턴 온되는 것을 방지하기 위해 선행 기술 구조의 FET 셀 각각에서 헤비 바디 영역들이 전형적으로 요구되는데, 본 발명의 특징은 이러한 헤비 바디 영역들의 필요를 대부분 제거한다. 일부 실시예들에서, 헤비 바디 영역들의 섬들(islands)이 간헐적으로 포함될 수 있고, 이들은 바디 영역 콘택으로의 양호한 소스 메탈을 보장하기 위해 서로 떨어질 수 있다. 요약하면, 종래 기술 트렌치 FET들에서, 상기 헤비 바디 영역들은 쇼트키 다이오드로 대체되었었다. 따라서 추가적인 실리콘 영역이 쇼트키 다이오드로 할당되지 않는다. 선택적인 실시예들에서, 상기 바디 영역들은 필요하지 않을 수 있고, 완전히 제거될 수 있다. 다른 실시예에서, 소자 용량 결합을 감소시키면서도 FET와 쇼트키 다이오드의 영역들의 비율을 선택하기 위한 기술들이 제공된다.
도 3a는 본 발명의 실시예에 따른, 각각이 그 내부에 집적화된 트렌치 FET 및 쇼트키 다이오드를 가지는 스트라이프-형태의(stripe-shaped) 셀들의 배열의 부분을 단순화한 예시적인 등각 투상도(isometric view) 이다. N 타입(N) 도핑된 드리프트 영역(302)은, 드리프트 영역(302)보다 높은 도핑 농도(N++)를 가지는 N 타입 실리콘 기판(미도시)의 위에 가로눕는다. 특정 실시예들에서, 두꺼운 메탈 콘택 층이 상기 실리콘 기판(미도시) 하에 형성된다. 복수개의 트렌치들(304)은 드리프트 영역(302) 내로 소정 깊이 연장된다. 실드 전극(305) 및 가로눕는 게이트 전극(308)은 각각의 트렌치(304) 내에 매몰된다. 일 실시예에서, 실드 전극들(305) 및 게이트 전극들(308)은 폴리실리콘을 포함한다. 전극간 유전체(inter-electrode dielectric, 310)은 상기 게이트 및 실드 전극들을 서로 절연시킨다. 실드 전극 층(shield dielectric layer, 312)은 각 트렌치(304)의 하부 측벽들 및 바닥을 채우고, 실드 전극들(305)과 주위의 드리프트 영역(302)을 절연시킨다. 실드 유전체(312)보다 얇은 게이트 유전체(316)는 트렌치들(304)의 상부 측벽들을 라이닝한다. 유전체 캡(dielectric cap, 314)은 각각의 게이트 전극(308) 상에서 연장된다. 일 실시예에서, 실드 전극(305)은 3차원을 따라 소스 영역들과 전기적으로 연결되고, 따라서 동작 동안 소스 영역들과 동일한 포텐셜로 바이어스된다. 다른 실시예들에서, 실드 전극들(305)은 3차원을 따라 게이트 전극들(308)과 전기적으로 연결되거나, 플로팅되는 것이 허용된다.
리세스 딤플 영역(recess dimple region, 324)에 의해 분리된 두 개의 P 타입 바디 영역들(318)은 두 인접 트렌치들(304) 사이마다 위치된다. 각각의 바디 영역(318)은 하나의 트렌치 측벽을 따라 연장된다. 고농도로 도핑된 N 타입 소스 영역(322)은 각각의 바디 영역(318) 바로 위에 위치된다. 소스 영역들(322)은 게이트 전극(308)과 수직으로 오버랩되고, 리세스 딤플들(324)의 존재에 의해 라운드된 외측 프로파일(rounded outer profile)을 가진다. 각각의 리세스 딤플(324)은 각각의 두 인접 트렌치들 사이에서 대응되는 바디 영역들(318)의 하부로 연장된다. 나타난 바와 같이, 소스 영역들(322) 및 바디 영역들(318)은 함께 라운드된 측벽들의 딤플들(324)을 형성한고, 딤플들(324)의 바닥은 드리프트 영역(302) 내로 연장된다. 일 실시예에서, 드리프트 영역(302)은 N 에피택셜 층이고, 상기 N 에피택셜 층 내부에서 바디 영역들(318) 및 소스 영역들(322)이 형성된다. FET(300)이 턴 온 되는 경우, 각각의 소스 영역(322)과 드리프트 영역(302) 사이에서 각각의 바디 영역(318) 내 트렌치 측벽들을 따라 수직 채널(vertical channel)이 형성된다.
도 3a에서 밑에 놓인 영역들을 드러내기 위해 벗겨져 있는 상호연결 물질(330)은, 딤플들(324)을 채우고 유전체 캡들(314) 상으로 연장된다. 상호연결 물질(330)은 딤플들(324)의 바닥을 따라 드리프트 영역(302)과 전기적으로 접촉하고, 따라서 쇼트키 콘택을 형성한다. 또한, 상호연결 물질(330)은 소스 영역들(322)과 헤비 바디 영역들(326)을 전기적으로 연결하는 상측(top-side) 소스 상호연결로서의 역할도 수행한다.
선택적인 실시예에서, 드리프트 영역으로의 쇼트키 콘택들을 형성하기 위해, 쇼트키 베리어 메탈 필름이 리세스 딤플들(324)의 바닥에 형성될 수 있고, 구리와 같은 제 2 메탈이 딤플들(324)을 채우는데 사용될 수 있으며, 상기 제 2 메탈은 유전체 캡들(314) 상으로 연장되어 소스 영역들(322) 및 바디 영역들(326)과 전기적으로 접촉하는 상기 상측 소스 상호연결로서 역할을 수행한다. 구체적인 일 실시예에서, 상기 쇼트키 베리어 메탈 필름은 티타늄 텅스텐(TiW) 또는 질화 티타늄(TiNi)을 포함한다.
나타난 바와 같이, 일부 실시예들에서, 셀 스트라이프들을 따라 헤비 바디 P+ 영역들(326)의 섬들이 간헐적으로 형성된다. 이는 도 3a의 구조의 헤비 바디 영역들(326)의 단면도인 도 4에서 더욱 명확하게 나타난다. 도 4에서의 단면도는, 두 인접 트렌치들 사이 마다의 두 개의 소스 영역들이 하나의 헤비 바디 영역(326)으로 대체되었다는 점을 제외하고는, 대부분 도 3a의 등각 투상도의 전면을 따른 단면도와 유사하다.
다시 3a를 참조하면, 헤비 바디 영역들(326)을 간헐적으로 위치시키는 것은, 선행 기술 도 2 구조에서와 같은 헤비 바디 영역들이 인접 소스 영역들 사이에서 셀 스트라이프들의 전체 길이를 따라 연장되는 종래의 구조와 다르다. 도 3a 구조에서는 쇼트키 다이오드가 트렌치 FET와 함께 집적화되는 방법이므로, 연속적인 헤비 바디 영역들은 필요하지 않다. 도 3a에서 볼 수 있듯이, 소스 영역들(322) 아래로 딤플들(324)을 잘 연장시킴으로써, 소스 영역들(322) 아래에서 쇼트키 콘택들이 잘 형성된다. 소스 영역들(322) 아래에 잘 위치된 상기 쇼트키 콘택들에 의해, 아발란쉐 전류가 소스 영역들(322)로부터 쇼트키 영역들로 전환되고, 따라서 기생 바이폴라 트랜지스터가 턴 온 되는 것을 방지한다. 이는 선행 기술 구조들에서 전형적으로 요구되는 셀 스트라이프를 따른 연속적인 헤비 바디 영역들의 필요를 제거한다. 대신에, 헤비 바디 영역들(326)의 섬들이 간헐적으로 포함되고, 바디 영역(318) 콘택으로의 양호한 소스 메탈을 보장하기 위해 셀 스트라이프들을 따라 서로 떨어진다. 연속적인 헤비 바디 영역들이 대부분 쇼트키 영역들로 대체됨으로써, 추가적인 실리콘 영역이 쇼트키 다이오드로 할당될 필요가 없다. 따라서 쇼트키 다이오드를 집적화하는데 있어서 실리콘 영역이 희생되지 않는다.
일부 실시예들에서, 스트라이프들을 따른 헤비 바디 영역들(326)의 위치 빈도(placement frequency)는 소자 스위칭 요건들에 의해 결정된다. 더 빠른 스위칭 소자들의 경우, 헤비 바디 영역들이 상기 스트라이프들을 따라 더욱 자주 위치된다. 이러한 소자들의 경우, (예를 들어, 셀 피치(cell pitch)를 증가시킴으로써) 추가적인 실리콘 영역이 쇼트키 다이오드로 할당될 필요가 있을 수 있다. 더 늦은 스위칭 소자들의 경우, 상기 스트라이프들을 따라 더 적은 헤비 바디 영역들이 요구될 수 있다. 이러한 소자들의 경우, 스트라이프의 각 단(each end)에 헤비 바디 영역을 위치시키는 것으로 충분할 수 있고, 따라서 상기 쇼트키 다이오드 영역이 최대화된다.
(실드 전극들을 포함하지 않는 트렌치 게이트 FET들과 비교하여) 실드 전극(305)의 존재는 동일한 브레이크다운 전압을 위해 드리프트 영역(302)의 도핑 농도가 증가될 수 있도록 하고, 따라서 소자 온-저항(device on-resistance)을 감소시킨다. 상기 쇼트키 콘택의 집적(integrity)을 보증하기 위해 상기 쇼트키 콘택에서의 도핑 농도가 조절될 수 있고, 이를 위한 드리프트 영역(302)의 더 높은 도핑 농도는 리세스들(324)의 바닥을 따른 드리프트 영역(302) 내 주입 영역을 통합시키는 것을 요구할 수 있다.
도 3b는 도 3a에 묘사된 실드된 게이트 구조의 트렌치 게이트 변형예를 나타낸다. 도 3b의 트렌치들은 실드 전극을 포함하지 않고, 따라서 도 3b 구조의 트렌치들만큼 깊게 연장되지 않는다는 점을 제외하고는, 도 3b의 구조는 도 3a의 그것과 유사하다. 종래의 트렌치 게이트 FET 구조들과 마찬가지로, 도 3b의 트렌치들(303)은 게이트 전극(308) 및 상기 게이트 전극 하부로 연장되는 두꺼운 유전체(311)를 포함한다. 상기 두꺼운 하부 유전체는 상기 게이트를 드레인 커패시턴스 Cgd로 감소시키는 것을 돕는다. 선택적으로, 상기 트렌치 측벽들을 따라 연장되는 게이트 유전체(316)는 상기 트렌치 바닥을 따라 연장될 수 있다. 상기 실드 전극이 없는 경우, 도 3b 실시예의 드리프트 영역은, 도 3a 실시예의 드리프트 영역보다 더 낮은 도핑 농도를 가지는 것을 필요로 할 수 있다. 또한, 필요한 쇼트키 다이오드의 집적을 보증하기 위해, 상기 드리프트 영역 내 쇼트키 콘택의 바로 아래에 주입 영역이 형성될 수 있다. N 채널 MOSFET(metal oxide semiconductor field effect transistor)의 경우, 이 주입 영역은 저농도로 도핑된 표면 농도를 보장하기 위한 P 타입 주입일 것이다.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 도 3a의 집적화된 FET-쇼트키 구조를 형성하기 위한 예시적인 공정 순서를 개략적으로 도시하는 단면도들이다. 도 5a에서, 종래의 에피택셜 공정들을 사용하여 실리콘 기판(미도시) 상으로 가로눕는 N 타입 드리프트 영역들이 형성된다. 드리프트 영역(502)으로 연장되고 드리프트 영역(502) 내에서 종료하는 트렌치들(504)을 형성하기 위해, 종래의 딥 트렌치 식각 공정(deep trench etch process)이 수행된다. 상기 트렌치 식각 공정은 도 5a의 단면도와 수직한 방향으로 연장되는 트렌치 스트라이프들을 형성함에 유의한다. 일 실시예에서, 트렌치들(504)은 약 2 μm의 깊이를 가진다. 일부 실시예들에서, 상기 트렌치 폭은 각각 약 0.2 μm 내지 0.7 μm 이고, 각각의 트렌치의 깊이는 0.5 μm 내지 3.0 μm 의 범위 내이다. 이러한 크기들(dimensions)은, 내부에 FET와 쇼트키 다이오드가 형성되는 셀 피치에 따라 결정된다. 이러한 크기들에 영향을 미치는 요인들은 포토리소그래피 장비(photolithographic equipment)의 성능들과 디자인 및 성능 목표들을 포함한다.
도 5b에서, 종래의 기술들을 사용하여 트렌치들(504)의 하부 측벽들 및 바닥을 채우는 실드 유전체(512)가 형성된다. 이후 알려진 방법들을 사용하여, 트렌치들(504)의 하부를 채우는 실드 전극들(505)이 형성된다. 이후 알려진 방법들을 사용하여, 전극간 유전체(510)가 실드 전극(505) 상에 형성된다. 이후 알려진 방법들을 사용하여, 상부 트렌치 측벽들을 라이닝하는 게이트 유전체(516)가 형성된다. 유전체(516)는 공정의 초기 단계에서 (예를 들어, 전극간 유전체(510)의 형성시) 형성될 수 있다. 트렌치들(504)의 상부 부분을 채우는 리세스된 게이트 전극(508)이 형성된다. 유전체 캡 영역들(514)은 게이트 전극들(508) 상에 연장되고, 트렌치들(504)의 나머지를 채운다.
도 5c에서, 종래의 기술을 사용하여 P 타입 도판트들(dopants)이 노출된 실리콘 영역들로 주입되고, 드라이브 인 프로세스( drive in process )가 뒤따르며, 따라서 바디 영역들(520)이 형성된다. 바디 영역들(520)을 형성하는 경우 활성 영역에서 마스크가 사용되지 않는다.
실시예들에 따라, 도 5c의 구조는 다른 방법으로 형성될 수 있다. 예를 들어, 일 실시예에서, 트렌치 형성 전에, 이온 주입 방법 또는 에피택셜 공정에 의해, P 타입 바디 영역(520)이 드리프트 영역(502) 내에 형성된다. 이후, P 바디 영역들(520)을 통해 연장되고 N 드리프트 영역(502) 내에서 종료하는 트렌치들(504)을 형성하기 위해, 딥 트렌치 식각 공정이 수행된다. 이후, 도 5b와 관련하여 상술한 공정과 유사한 공정을 사용하여 실드 전극 및 게이트 전극이 형성된다.
이후, 도 5d에서, 알려진 기술들을 사용하여, N 타입 도판트들이 노출된 실리콘 영역들로 주입되고, 드라이브 인 프로세스가 뒤따르며, 따라서 N+ 영역들(522A)이 형성된다. N+ 영역들(522A)을 형성하는 경우 활성 영역에서 마스크가 사용되지 않는다.
도 5e에서, 상기 활성 영역에서 마스크를 사용하지 않고, N+ 영역들(522)을 식각하되 N+ 영역들(522A)의 외측 부분들(522B)이 보존되도록, 리세스 딤플 식각 공정(recess dimple etch process)이 수행된다. 상기 보존된 외측 부분들(522A)은 소스 영역들을 형성한다. 이후 두 인접 트렌치들 사이 마다 딤플(524)이 형성된다. 딤플들(524)은, 소스 영역들(522B) 아래로 및 드리프트 영역들(502) 내부로 연장되는 리세스된 콘택 오프닝들을 형성한다. 이 공개서에서 사용된 "딤플 식각"은 실리콘 식각 기술들을 지칭하고, 이는 도 5e의 소스 영역들(522B)과 마찬가지로, 경사지고(sloped), 라운드된 외측 프로파일들을 가지는 실리콘 영역의 형성을 가져온다. 또한, 도 5e에 나타난 바와 같이, 상기 딤플 영역은 P 타입 영역(520)을 개별적인 바디 영역들(518)로 분리시킨다. 상술한 바와 같이, 더욱 깊은 딤플은 소스 영역들 및 바디 영역들 하부의 드리프트 영역 내 쇼트키 콘택의 형성을 가져온다. 이는 역 아발란쉐 전류를 상기 소스 영역들로부터 전환시키는 것을 돕고, 따라서 기생 바이폴라 트랜지스터가 턴 온 되는 것을 방지한다. 나아가, 바디 영역들(518), 소스 영역들(522B), 및 리세스(524)를 형성할 때 활성 영역에 마스크가 사용되지 않기 때문에, 이러한 특징들이 자기-정렬 방식으로 형성되고, 따라서 셀 피치가 실질적으로 감소되는 것을 허용한다. 상기 딤플 식각이 활성 영역에서 마스크를 요구하지 않는 반면에, 다른 실시예에서는, 원하는 깊이로 식각하기 위한 N+ 영역들(522A)의 중심 부분을 정의하기 위해 마스크가 사용된다. 따라서, 그러한 마스크 아래로 연장되는 N+ 영역들(522A)의 외측 부분들은 보존된다. 이러한 외측 부분들은 상기 소스 영역들을 형성한다.
구체적인 실시예에서, 마스킹 층(masking layer)을 사용하여, 각각의 트렌치 스트라이프를 따라, 상기 딤플 영역 내로 P 타입 도판트들이 간헐적으로 주입된다. 따라서, 두 인접 트렌치 사이 마다 (도 3의 영역들(326)과 유사한) 헤비 바디 영역들의 섬들이 형성된다. 일 실시예에서, 상기 헤비 바디 영역들이 형성될 소스 영역들의 부분들을 역도핑시키기 위해, 상기 헤비 바디 주입 동안, 충분히 높은 주입량(dosage)의 P 타입 도판트들을 사용하는 것이 필요하다. 다른 실시예에서, 상기 소스 영역들이 역도핑되지 않고 따라서 변하지 않는 상태(intact)를 유지하도록, 상기 주입 동안, 낮은 주입량의 P 타입 도판트들을 사용하는 것이 필요하다.
도 5e에서, 상기 구조 상으로 쇼트키 베리어 메탈(530)을 형성하기 위해 종래의 기술들이 사용될 수 있다. 일 실시예에서, 쇼트키 베리어 메탈(530)은 딤플들(524)을 채우고, 메탈(530)이 드리프트 영역들(520)과 전기적인 접촉이 이루어지는 곳에서, 쇼트키 다이오드가 형성된다. 또한, 메탈 층(530)은 소스 영역들(522B) 및 헤비 바디 영역들과 접촉한다. 일 실시예에서, 배선(530)을 형성하기 전에, 상기 쇼트키 콘택의 집적을 보증하기 위해서 상기 쇼트키 콘택에서의 도핑 농도가 조절될 수 있고, 이를 위해 각 리세스의 바닥을 따라 드리프트 영역(502) 내로 도판트들이 주입될 수 있다.
일 실시예에서, 상기 소스 영역들과 상기 실드 전극 사이에 전기적인 연결이 형성된다. 예를 들어, 실드 전극을 노출시키기 위해, 트렌치 스트립의 단부에서 오프닝이 형성될 수 있고, 이후 상기 실드 전극 및 상기 소스 영역과 접촉하기 위해 상호연결 물질이 형성된다. 다른 실시예에서, 상기 실드 전극은 리세스들을 채우는 상호연결 물질과 결합될 수 있다.
도 5a 내지 도 5e에 의해 묘사된 공정 순서는 집적화된 실드된 게이트 트렌치 FET-쇼트키 구조를 형성하기 위한 단순한 공정이다. 따라서, 상기 형성된 구조는 많은 수직 및 수평 자기-정렬 특징들을 가진다. 일 실시예에서, 상기 실드 전극은 상기 소스 영역들과 전기적으로 연결되고, 그로 인해 용량 결합, 예를 들어, Qgd 가 감소된다. 구체적인 일 실시예에서, 에피택셜 공정들에 의해 상기 드리프트 영역 및 상기 바디 영역이 형성된다. 상기 이중 에피 구조(double epi structure)는 브레이크다운 전압 및 온 저항의 최적화를 가능하게 하는 디자인 융통성을 제공한다. 물론, 다른 많은 변형예, 수정들 및 대안들이 존재한다. 다른 기술들의 예가 하기에 논의된다.
도 3b에 나타난 구조를 형성하는 공정은, 공정 단계들 일부를 제외하고는 도 5a 내지 도 5e의 그것과 유사하다. 당해 기술분야의 통상의 지식을 가진 자는 도 3b의 구조를 형성하기 위해 어떻게 도 5a 내지 도 5e에 묘사된 공정 순서를 수정하는지를 알 것이다. 예를 들어, 상기 도 3b 구조를 형성하기 위한 공정에서, 더 앝은 트렌치들이 형성되고 실드 전극 및 IPD(inter poly dielectric)를 형성하는 것과 연관된 공정 단계들이 종료된다.
도 6a는 본 발명의 다른 실시예들에 따른, 각각이 그 내부에 집적화된 트렌치 FET 및 쇼트키 다이오드를 가지는 스트라이프-형태의 셀들의 배열의 부분을 개략적으로 나타낸 등각 투상도의 일 예이다. 집적화된 소자(600)는 도 3a의 소자(300)와 유사하고, 도 3a와 동일한 번호는 동일한 구성요소를 지칭한다. 도 6a에 나타난 바와 같이, 집적화된 소자(600)는 N 타입 드리프트 영역(302), p 타입 바디 영역(318), N 타입 소스 영역(322), 실드 전극(305), 및 게이트 전극(308)에 의해 형성된 FET들을 포함한다. 또한, 집적화된 소자(600)는, 드리프트 영역(302)과 쇼트키 메탈(미도시) 사이의 리세스 딤플 영역들(recess dimple regions, 324)의 바닥에 형성된 쇼트키 다이오드들(620)을 포함한다. 추가적으로, 집적화된 소자(600)는 또한 두 트렌치들 사이의 영역 내에 형성되며 소스 영역들이 없는 쇼트키 다이오드(625)를 포함한다. 대신에, P 타입 바디 영역들(619)은 상기 트렌치들의 상부로 연장된다. 쇼트키 다이오드(625)와 관련된 소스 영역들의 부재는 쇼트키 다이오드와 FET 사이의 소자 비율(device ratio)을 증가시킨다. 할당된 쇼트키 영역들(625)을 제공함으로써, FET 영역에 대한 쇼트키 다이오드 영역의 퍼센트가 변화할 수 있다. 이 디자인 융통성은, 특정 쇼트키-FET 비가 필요한 경우 의특정 제품 응용분야들에서 유용하다. 또한, 바디 영역들(619)은 트렌치 측벽들을 따라 연장되기 때문에, 선행 기술 도 2 구조와 같은 드리프트 영역 내에 형성된 종래의 쇼트키 다이오드와 비교하여, 용량 결합, 예를 들어 Qgd 가 감소한다.
도 6b는 도 6a에 묘사된 실드된 게이트 구조의 트렌치 게이트 변형예를 나타낸다. 도 6b의 트렌치들은 실드 전극을 포함하지 않고, 따라서 도 6b 구조의 트렌치들만큼 깊게 연장되지 않는다는 점을 제외하고는, 도 6b의 구조는 도 6a의 그것과 유사하다. 종래의 트렌치 게이트 FET 구조들과 마찬가지로, 도 6b의 트렌치들(303)은 게이트 전극(308) 및 상기 게이트 전극 하부로 연장되는 두꺼운 유전체(311)를 포함한다. 선택적으로, 트렌치 측벽들을 따라 연장되는 게이트 유전체(316)는 상기 트렌치 바닥을 따라 연장될 수 있다. 상기 실드 전극이 없는 경우, 도 6b 실시예의 드리프트 영역은, 도 6a 실시예의 드리프트 영역보다 더 낮은 도핑 농도를 가지는 것을 필요로 할 수 있다. 또한, 필요한 쇼트키 다이오드의 집적을 보증하기 위해, 상기 드리프트 영역 내 쇼트키 콘택의 바로 아래에 주입 영역이 형성될 수 있다.
도 7a 내지 도 7c는, 본 발명의 실시예에 따른, 도 6a에 나타난 모놀리식으로 집적화된 트렌치 FET 및 쇼트키 다이오드를 형성하기 위한 예시적인 공정 순서를 도시하는, 단순화된 단면도들이다. 도 7a는 N+ 소스 주입 전의, 도 5c에 나타난 것과 유사한 중간 소자 구조(intermediate device structure)를 도시하는 단순화된 도면이다. 도 5a 내지 도 5c와 관련하여 상술한 것과 동일한 공정 기술들과 그들의 변형예들이 도 7a에 나타난 중간 구조를 형성하는데 사용될 수 있다.
도 5d의 마스크-없는 주입과 대조적으로, 도 7b에서는, N+ 소스 주입 전에 마스크 영역(710)이 형성된다. 나타난 바와 같이, 마스크 영역(710)에 의해 덮이지 않은 영역들 내에 N+ 소스 영역들(522A)이 형성된다. 마스크(710) 아래에서, P 타입 영역이 보존되고, 그 내부에서 소스 영역들이 형성되지 않는다. 마스크(710)가 유전체 캡들(514) 상으로 연장될 수 있고, 그렇게 함으로써, 마스크(710)가 마스크(710)의 하부에 가로눕는 바디 영역(520)을 완전히 덮는 한, 마스크(710)와 마스크(710)의 하부에 가로눕는 바디 영역(520)의 정렬이 중요하지 않음에 유의한다.
도 7c에서, 리세스 딤플 영역들(524, 725)은 인접 트렌치들 사이에 형성되고, 이후 도 5e와 관련하여 설명된 것들과 유사한 공정들을 사용하여 메탈 층(530)이 형성된다. 딤플 영역들(524)은 N+ 영역(522A)을 소스 영역들(522B)로 구분시키고, 또한, P 타입 영역들(520)을 바디 영역들(518)로 구분시킨다. 딤플 영역들(725)은 대응되는 P 타입 영역들(520)을 두 개의 P 타입 영역들(619)로 구분시키고, 이는 본 명세서에서 바디 영역들(619) 또는 웰 영역들(619)로서 지칭될 것이다. 상술한 바와 같이, 딤플 영역(725)과 인접한 소스 영역들은 형성되지 않는다. 도 7c에 나타난 바와 같이, 쇼트키 다이오드들(620)은 N+ 소스 영역들(522B)을 가지는 영역들 내 FET들 사이에 형성된다. 도 7b에서 마스크 영역(710)에 의해 마스크된 영역들에서, 쇼트키 다이오드(625)는 드리프트 영역(502)과 메탈 층(530) 사이에 형성되고, P 타입 바디 영역들(619)은 트렌치들(504)의 상부로 연장된다. 쇼트키 다이오드(625)와 인접하여 FET가 형성되지 않는다. 따라서 상기 마스크 영역(710)은 특정 영역 내 FET의 형성을 방지하도록 디자인될 수 있다. 상술한 바와 같이, 이 디자인 융통성은 특정 소자 비율들이 필요한 경우의 특정 제품 응용분야들에서 유용하다. 할당된 쇼트키 영역들에서, 바디 영역들(619)이 트렌치 측벽들을 따라 위치되기 때문에, 드리프트 영역 내에 형성된 종래의 쇼트키 다이오드와 비교하여, 용량 결합, 예를 들어 Qgd 가 감소한다.
도 8a는 본 발명의 또 다른 실시예의 단순화된 단면도이다. 이전의 실시예들과 달리, FET 내의 딤플들(824)은 드리프트 영역(502)으로 연장되지 않지만, 나타난 바와 같이 오히려 바디 영역(520)에서 종료한다. 헤비 바디 영역(826)은 바디 영역(818) 내에서 각각의 딤플(824)의 바닥을 따라 형성된다. 따라서, 딤플들(824)의 바닥에서 쇼트키 콘택이 형성되지 않는다. 그러나, 도 7c 실시예와 같이, 딤플들(725)은 바디 영역을 통해 연장되고 드리프트 영역(502)에서 종료하여, 상호연결 층(830)과 드리프트 영역(502) 사이에서 딤플들(725)의 바닥을 따라 쇼트키 콘택이 형성되는 것을 허용한다. 이전 실시예들에서와 같이, 쇼트키 다이오드의 특성들을 강화시키기 위해, 딤플들(725)의 바닥에 도판트들이 주입될 수 있다.
도 7a 내지 도 7c에 의해 묘사된 예시적인 공정 순서들을 사용하여, 도 8a의 구조가 다음의 수정들과 함께 형성될 수 있다. 도 7b에 나타난 구조를 형성한 뒤에, 딤플들(824, 725)을 형성하기 위해, 2단계의 딤플 식각 공정이 수행될 수 있다. 도 8a의 딤플들(824)의 깊이와 유사한 깊이로, P 타입 영역(520)에서 종료하는 딤플들을 형성하기 위해, 모든 P 타입 영역들(520)에 대해 초기 딤플 식각이 수행된다. 이후 쇼트키 다이오드가 형성될 P 타입 바디 영역들을 제외한 모든 FET 영역들을 덮기 위해 마스크 층(예를 들어, 도 7b의 마스크(710)의 역형상(reverse)이 사용될 수 있음)이 사용된다. 상기 마스크 층을 통해 노출된 바디 영역들 내 딤플들을 드리프트 영역(502) 내로 더 연장시키기 위해 제 2 딤플 식각이 수행되고, 따라서 도 8에 나타난 바와 같은 딤플들(725)이 형성된다. 상기 구조를 완성하기 위해, 상술한 실시예들중 하나 이상의 것들과 관련하여 설명된 것과 유사한 공정 단계들이 사용될 수 있다.
선택적인 공정 실시예에서, 딤플들(824, 725)을 형성하기 위해 두 번의 마스킹 단계들이 사용될 수 있다. 첫째로, 쇼트키 다이오드들이 형성되는 곳과 대응되는 P 타입 영역들(520)은 마스킹 층에 의해 덮이고, 딤플들(824)을 형성하기 위해 노출된 P 타입 영역들의 딤플 식각이 수행된다. 둘째로, FET들이 형성되는 곳과 대응되는 P 타입 영역들(520)은 마스킹 층에 의해 덮이고, 딤플들(824)을 형성하기 위해 노출된 P 타입 영역들의 딤플 식각이 수행된다. 이러한 두 번의 마스크 단계들은 반대의 순서로 수행될 수 있다.
도 8a 구조에서, 소스 영역들과 바디 영역들이 자기-정렬 방식으로 형성되어, 셀 피치를 줄이는 것이 가능하다. 나아가, 도 6 실시예에서와 같이, 쇼트키 영역 내 게이트 전극들(508)을 따라 연장되는 바디 영역들(619)에 의해, Qgd가 감소된다. 도 8 실시예의 추가적인 장점은, FET 영역과 쇼트키 영역을 완전히 서로 디커플링(decoupling)함으로써, 임의의 FET 대 쇼트키 비율이 얻어질 수 있다는 것이다. 이 실시예는 특히 쇼트키 대 FET의 비율이 2.5 % 내지 5 % 의 범위로 요구되는 경우의 응용분야들에서 특히 유용하다.
도 8b는 도 8a에 묘사된 실드된 게이트 구조의 트렌치 게이트 변형예를 나타낸다. 도 8b의 구조는, 도 8b에서의 트렌치들이 실드 전극을 포함하지 않고 따라서 도 8a 구조의 트렌치들의 깊이만큼 연장되지 않는다는 점을 제외하고는, 도 8a의 그것과 유사하다. 일부 종래의 트렌치 게이트 FET 구조들과 마찬가지로, 도 8b의 트렌치들(503)은 게이트 전극(508) 및 상기 게이트 전극 아래로 연장되는 두꺼운 유전체(511)를 포함한다. 선택적으로, 상기 트렌치 측벽들을 따라 연장되는 게이트 유전체(516)는 트렌치 바닥을 따라 연장될 수 있다. 상기 실드 전극이 없는 경우, 도 8b 실시예의 드리프트 영역은, 도 8a 실시예의 드리프트 영역보다 더 낮은 도핑 농도를 가지는 것을 필요로 할 수 있다. 또한, 필요한 쇼트키 다이오드의 집적을 보증하기 위해, 상기 드리프트 영역 내 쇼트키 콘택의 바로 아래에 주입 영역이 형성될 수 있다.
오늘날의 전자 제품들에 있어서, 다수의 전력 공급 범위들의 사용을 필요로 하는 것이 일반적이다. 예를 들어, 일부 응용분야들에서, 중앙 처리 장치들은 연산 부하(computing load)에 따라 특정 시간에서 다른 공급 전압으로 동작하도록 디자인된다. 결과적으로, 전자 분야에서는, 회로의 넓은 범위의 전력 공급 수요들을 만족시키기 위해, dc/dc 컨버터들이 더해진다. 공통 dc/dc 컨버터들은 전력 MOSFET들에 의해 전형적으로 구현된 고효율 스위치들을 활용한다. 상기 전력 스위치는, 예를 들어, 펄스 폭 변조된(PWM, pulse width modulated) 방법을 사용하여, 정해진 양들의 에너지를 부하로 전달하도록 제어된다.
도 9는 본 발명의 실시예에 따른, 모놀리식으로 집적화된 트렌치 MOSFET 및 쇼트키 다이오드를 포함하는 dc/dc 컨버터(900)를 도시하는 단순화된 회로도이다. PWM 컨트롤러(901)는, 부하(930)로의 전하(charge)의 전달을 조절하는 한 쌍의 전력 MESTER들(902, 904)의 게이트 단자들을 구동시킨다. 구체적인 실시예에서, FET(904) 및 쇼트키 다이오드(905)의 조합은, 도 3a, 3b, 6a, 6b, 8a, 및 8b 중 어느 하나에 나타난 모놀리식으로 집적화된 트렌치 MOSFET 및 쇼트키 다이오드와 유사한 집적화된 소자로 구현된다. MOSFET(904)은 동기화된 정류기(synchronous rectifier)와 같은 회로에서 사용된다. 슛-스루 전류(shoot-through current)를 방지하기 위해, 양 스위치들은, 그들 중 하나가 턴 온 되기 전에, 동시에 오프되어야 한다. 이 "데드 타임(dead time)" 동안, 일반적으로 바디 다이오드로 지칭되는 각각의 MOSFET 스위치의 내부 다이오드는 전류를 흐르게 할 수 있다. 불행하게도 상기 바디 다이오드는 상대적으로 높은 정전압을 가지고, 에너지가 낭비된다. 도 9에 나타난 바와 같이, 쇼트키 다이오드(905)는 MOSFET(904) 바디 다이오드와 병렬로 연결된다. 쇼트키 다이오드가 상기 바디 다이오드보다 더 낮은 정전압을 가지므로, 쇼트키 다이오드(905)는 개선된 전력 소비를 가져오고, 변환 효율을 향상시킨다.
이 공개서에 비추어, 비록 실드된 게이트 및 트렌치 게이트 FET들을 사용하여 본 발명의 일부 실시예들이 설명되었지만, 다른 종류들의 전력 소자들과 마찬가지로, 두꺼운 바닥 유전체를 포함하는 다른 실드된 게이트 FET 구조들 및 트렌치 게이트 FET들에서도 본 발명이 구현될 수 있음은 당해 기술분야의 통상의 지식을 가진 자에게 있어 자명할 것이다.
비록 많은 수의 구체적인 실시예들이 나타나고 설명되었지만, 본 발명의 실시예들은 이에 제한되지 아니한다. 예를 들어, 비록 본 발명의 일부 실시예들이 오픈 셀 구조(open cell structure)를 사용하여 설명되었지만, 이 공개서에 비추어, 다각형, 원현, 및 사각형과 같은 다양한 기하 형상들(geometric shapes)을 포함하는 클로즈드 셀 구조들(closed cell structures)을 사용하여 본 발명이 구현될 수 있음은 당해 기술분야의 통상의 지식을 가진 자에게 있어 자명할 것이다. 나아가, 본 발명의 실시예들이 n 채널 소자들을 사용하여 설명되었지만, p 채널 소자들을 얻기 위해 이러한 실시예들의 실리콘 영역들의 도전 타입이 반대로 될 수 있다. 또한, 기판의 극성을 바꾸는 것 만으로, 위에서 언급된 n 채널 및 p 채널 FET들의 다양한 종류들의 IGBT 변형예들이 얻어질 수 있다. 따라서, 본 발명의 범위는 상술한 설명에 따라 결정되지 아니하고, 그 대신에, 첨부된 청구항 및 상기 청구항의 동등물의 전체 범위에 따라 결정되어야 한다.

Claims (41)

  1. 모놀리식으로(monolithically) 집적화된 트렌치 FET(trench field effect transistor) 및 쇼트키 다이오드(Schottky diode)를 포함하는 반도체 구조로서,
    제 1 도전 타입의 반도체 영역 내로 연장되는 복수개의 트렌치들;
    실드 유전체에 의해 상기 반도체 영역으로부터 절연되는, 각각의 트렌치의 아래 부분 내의 실드 전극;
    각각의 트렌치 내 상기 실드 전극 상으로 가로눕는 전극간 유전체(inter-electrode dielectric);
    각각의 트렌치의 상부 부분 내 상기 전극간 유전체 상의 게이트 전극;
    인접 트렌치들 사이의 상기 반도체 영역 상의 제 2 도전 타입의 바디 영역들;
    각각의 바디 영역들 상의 제 1 도전 타입의 소스 영역;
    두 개의 인접 트렌치들 사이마다의 뾰쪽한 모서리들(tapered edges)을 가지고, 상기 두 개의 인접 트렌치들의 상부 코너들로부터 상기 바디 영역으로 연장되며, 상기 바디 영역 아래의 상기 반도체 영역에서 종료하는 리세스; 및
    상기 바디 영역 및 상기 소스 영역의 뾰쪽한 측벽들과 전기적으로 접촉하기 위해 각각의 리세스로 연장되는 상호연결 층을 포함하고,
    상기 상호연결 층은 그 사이에 쇼트키 콘택을 형성하기 위해 각각의 리세스의 바닥을 따라 상기 반도체 영역과 더 접촉하며,
    상기 상호연결 층은 상기 쇼트키 다이오드의 애노드 단자 및 상기 FET의 소스 전극을 형성하는 것을 특징으로 하는 반도체 구조.
  2. 제 1 항에 있어서,
    상기 리세스들은 상기 트렌치들로 자기 정렬된 것을 특징으로 하는 반도체 구조.
  3. 제 1 항에 있어서,
    상기 게이트 전극은 각각의 트렌치 내로 리세스되고, 유전체 물질로 캡핑된(capped) 것을 특징으로 하는 반도체 구조.
  4. 제 1 항에 있어서,
    상기 상호연결 층은, 각각의 리세스의 바닥을 따라 상기 반도체 영역과 함께 쇼트키 콘택을 형성하는 배리어 메탈 층(barrier metal layer)을 더 포함하는 것을 특징으로 하는 반도체 구조.
  5. 제 1 항에 있어서,
    상기 바디 영역의 상부에서 상기 바디 영역과 접촉하는 제 2 도전 타입의 헤비 바디 영역들(heavy body regions)을 더 포함하는 반도체 구조.
  6. 제 1 항에 있어서,
    상기 쇼트키 콘택이 형성된 각각의 리세스의 바닥을 따른 상기 반도체 영역 내 도핑된 영역을 더 포함하는 반도체 구조.
  7. 제 1 항에 있어서,
    상기 반도체 영역은 에피택셜 층(epitaxial layer)이고,
    상기 반도체 구조는 상부에 상기 에피택셜 층이 연장되는 기판을 더 포함하는 것을 특징으로 하는 반도체 구조.
  8. 모놀리식으로 집적화된 트렌치 FET 및 쇼트키 다이오드를 포함하는 반도체 구조의 형성 방법으로서,
    제 1 도전 타입의 반도체 영역 내로 연장되는 복수개의 트렌치들을 형성하는 단계;
    각각의 트랜치의 바닥 부분 내에 실드 전극을 형성하는 단계;
    각각의 트렌치 내 상기 실드 전극 상으로, 상기 실드 전극으로부터 절연되는 게이트 전극을 형성하는 단계;
    상기 반도체 영역 내에, 제 2 도전 타입의 바디 영역을 형성하는 단계;
    상기 바디 영역 내에, 일 트렌치 측벽으로부터 인접 트렌치의 측벽으로 각각 측면 연장되는 제 1 도전 타입의 도핑된 영역들을 형성하는 단계;
    두 개의 인접 트렌치들 사이마다 리세스를 형성하는 단계로서, 각각의 리세스는 뾰쪽한 모서리를 가지고, 상기 두 개의 인접 트렌치들의 상부 코너로부터 상기 도핑된 영역 및 상기 바디 영역까지 연장되며, 상기 바디 영역 아래의 상기 반도체 영역에서 종료하고, 각각의 리세스는 상기 도핑된 영역을 분리시키고, 상기 리세스를 통해 상기 도핑된 영역이 두 개의 도핑된 영역으로 연장되며, 상기 두 개의 도핑된 영역 각각은 소스 영역을 형성하는, 리세스를 형성하는 단계; 및
    상기 바디 영역들 및 상기 소스 영역들의 뾰쪽한 측벽들과 전기적으로 접촉하기 위해 각 리세스로 연장되는 상호연결 층을 형성하는 단계를 포함하고,
    상기 상호연결 층은 그 사이에 쇼트키 콘택을 형성하기 위해 각각의 리세스의 바닥을 따라 상기 반도체 영역과 더 접촉하고,
    상기 상호연결 층은 상기 쇼트키 다이오드의 애노드 단자 및 상기 FET의 소스 전극을 형성하는 것을 특징으로 하는 반도체 구조의 형성 방법.
  9. 제 8 항에 있어서,
    상기 리세스를 형성하는 단계는, 상기 리세스가 상기 트렌치로 자기 정렬되도록 마스크 없이 실리콘 식각 공정을 사용하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 형성 방법.
  10. 제 8 항에 있어서,
    상기 게이트 전극은 각각의 트렌치 내로 리세스되고,
    상기 방법은 각각의 트렌치 내의 상기 게이트 전극을 유전체 물질로 캡핑(capping)하는 단계를 더 포함하고,
    상기 캡핑하는 단계로 인해 상기 유전체 물질의 상부 표면이 상기 반도체 영역의 상부 표면과 같은 평면에 있는 것을 특징으로 하는 반도체 구조의 형성 방법.
  11. 제 8 항에 있어서,
    상기 상호연결 층을 형성하는 단계는, 각각의 리세스의 바닥을 따른 상기 반도체 영역과의 쇼트키 콘택을 형성하기 위해, 배리어 메탈 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조의 형성 방법.
  12. 제 8 항에 있어서,
    상기 바디 영역들 내 제 2 도전 타입의 헤비 바디 영역을 형성하는 단계를 더 포함하는 반도체 구조의 형성 방법.
  13. 모놀리식으로 집적화된 트렌치 FET 및 쇼트키 다이오드를 포함하는 반도체 구조로서,
    제 1 도전 타입의 반도체 영역 내로 연장되는 복수개의 트렌치들;
    각각의 트렌치 내의 게이트 전극;
    제 1 쌍 및 제 2 쌍의 인접 트렌치들 각각의 사이의 상기 반도체 영역 상의 제 2 도전 타입의 제 1 및 제 2 바디 영역들;
    상기 제 1 바디 영역 상의 제 1 도전 타입의 소스 영역;
    각각의 상기 제 1 및 제 2 인접 트렌치들 사이로 연장되고, 상기 반도체 영역 내 상기 제 1 및 제 2 바디 영역들 아래의 깊이에서 종료하는 리세스; 및
    각각의 리세스 내 상기 제 1 및 제 2 바디 영역들과 상기 소스 영역의 노출된 표면들과 전기적으로 접촉하는 상호연결 층을 포함하고,
    상기 상호연결 층은 그 사이에 쇼트키 콘택을 형성하기 위해 각각의 리세스의 바닥을 따라 상기 반도체 영역과 더 접촉하고,
    상기 상호연결 층은 상기 쇼트키 다이오드의 애노드 단자 및 상기 FET의 소스 전극을 형성하는 것을 특징으로 하는 반도체 구조.
  14. 제 13 항에 있어서,
    상기 제 1 바디 영역은 상기 게이트 전극의 상부 표면 아래의 상부 표면을 가지고,
    상기 제 2 바디 영역은 상기 게이트 전극의 상기 상부 표면 상으로 수직 연장되는 것을 특징으로 하는 반도체 구조.
  15. 제 13 항에 있어서,
    각각의 리세스는 뾰쪽한 모서리들을 가지고 상기 트렌치들로 자기 정렬된 것을 특징으로 하는 반도체 구조.
  16. 제 13 항에 있어서,
    실드 유전체에 의해 상기 반도체 영역으로부터 절연되는, 상기 게이트 전극 아래 각각의 트렌치의 아래 부분 내의 실드 전극;
    각각의 트렌치 내에서 상기 실드 전극 및 게이트 전극 사이에 연장되는 전극간 유전체; 및
    각각의 트렌치의 상부 트렌치 측벽들을 라이닝하는 게이트 유전체를 더 포함하는 반도체 구조.
  17. 제 13 항에 있어서,
    상기 게이트 전극은 각각의 트렌치 내로 리세스되고, 유전체 물질로 캡핑된 것을 특징으로 하는 반도체 구조.
  18. 제 13 항에 있어서,
    상기 상호연결 층은, 각각의 리세스의 바닥을 따라 상기 반도체 영역과 쇼트키 콘택을 형성하는 배리어 메탈 층을 더 포함하는 것을 특징으로 하는 반도체 구조.
  19. 제 13 항에 있어서,
    각각의 트렌치 내 상기 게이트 전극 아래의 두꺼운 바닥 유전체를 더 포함하는 것을 특징으로 하는 반도체 구조.
  20. 제 13 항에 있어서,
    상기 제 1 바디 영역의 상부에서 상기 제 1 바디 영역과 접촉하는 제 2 도전 타입의 복수개의 헤비 바디 영역들을 더 포함하는 반도체 구조.
  21. 제 13 항에 있어서,
    동작 동안, 상기 제 2 바디 영역이 아닌 상기 제 1 바디 영역 내에서 도전 채널이 형성되는 것을 특징으로 하는 반도체 구조.
  22. 제 13 항에 있어서,
    상기 FET가 턴 온 되는 경우, 제 2 바디 영역을 통하지 않고 제 1 바디 영역을 통해 전류가 흐르는 것을 특징으로 하는 반도체 구조.
  23. 제 13 항에 있어서,
    상기 쇼트키 콘택이 형성된 각각의 리세스의 바닥을 따른 상기 반도체 영역 내 도핑된 영역을 더 포함하는 반도체 구조.
  24. 모놀리식으로 집적화된 트렌치 FET 및 쇼트키 다이오드를 포함하는 반도체 구조의 형성 방법으로서,
    제 1 도전 타입의 반도체 영역 내로 연장되는 복수개의 트렌치들을 형성하는 단계;
    각각의 트렌치 내로 게이트 전극을 형성하는 단계;
    제 1 쌍 및 제 2 쌍의 인접 트렌치들 각각의 사이의 상기 반도체 영역에서 제 1 및 제 2 바디 영역들을 형성하는 단계;
    상기 제 2 바디 영역에서가 아닌 상기 제 1 바디 영역에서 제 1 도전 타입의 도핑된 영역을 형성하는 단계;
    각각의 상기 제 1 쌍 및 제 2 쌍의 인접 트렌치들 사이의 리세스를 형성하는 단계로서, 각각의 리세스는 상기 제 1 및 제 2 바디 영역들 아래의 상기 반도체 영역에서 종료하고, 상기 제 1 쌍 및 제 2 쌍의 인접 트렌치들 각각 사이의 상기 리세스들은 상기 도핑된 영역을 두 개의 도핑된 영역들로 분리시키며, 상기 두 개의 도핑된 영역들 각각은 소스 영역을 형성하도록 하는, 리세스를 형성하는 단계; 및
    상기 소스 영역들 및 상기 제 1 및 제 2 바디 영역들의 측벽들과 전기적으로 접촉하기 위해 각각의 리세스 내로 연장되는 상호연결 층을 형성하는 단계를 포함하고,
    상기 상호연결 층은 그 사이에 쇼트키 콘택을 형성하기 위해 각각의 리세스의 바닥을 따라 상기 반도체 영역과 더 접촉하고,
    상기 상호연결 층은 상기 쇼트키 다이오드의 애노드 단자 및 상기 FET의 소스 전극을 형성하는 것을 특징으로 하는 반도체 구조의 형성 방법.
  25. 제 24 항에 있어서,
    상기 리세스를 형성하는 단계는, 상기 리세스가 상기 트렌치로 자기 정렬되도록 마스크 없이 실리콘 식각 공정을 사용하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 형성 방법.
  26. 제 24 항에 있어서,
    각각의 리세스는 뾰쪽한 모서리들을 가지고, 상기 제 1 쌍의 인접 트렌치들의 상부 코너들로부터 상기 도핑된 영역 및 상기 제 1 및 제 2 바디 영역들로 연장되는 것을 특징으로 하는 반도체 구조의 형성 방법.
  27. 제 24 항에 있어서,
    상기 게이트 전극은 각각의 트렌치 내로 리세스되고,
    상기 방법은 각각의 트렌치 내의 상기 게이트 전극을 유전체 물질로 캡핑하는 단계를 더 포함하고,
    상기 캡핑하는 단계로 인해 상기 유전체 물질의 상부 표면이 상기 반도체 영역의 상부 표면과 같은 평면에 있는 것을 특징으로 하는 반도체 구조의 형성 방법.
  28. 제 24 항에 있어서,
    상기 상호연결 층을 형성하는 단계는, 각각의 리세스의 바닥을 따른 상기 반도체 기판과의 쇼트키 콘택을 형성하기 위해, 배리어 메탈 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조의 형성 방법.
  29. 제 24 항에 있어서,
    상기 상호연결 층을 형성하는 단계 이전에,
    상기 쇼트키 콘택이 형성되는 각각의 리세스의 바닥을 따라 상기 반도체 기판 내 주입 영역을 형성하기 위해, 각각의 리세스 내에 도판트들(dopants)을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조의 형성 방법.
  30. 제 24 항에 있어서,
    상기 게이트 전극을 형성하는 단계 이전에,
    각각의 트렌치의 하부 측벽들 및 바닥을 따라 실드 유전체를 형성하는 단계;
    각각의 트렌치의 아래 부분들에서, 상기 실드 유전체에 의해 상기 반도체 영역으로부터 절연되는 실드 전극을 형성하는 단계; 및
    각각의 트렌치 내에서 상기 실드 전극 상으로 연장되는 전극간 유전체를 형성하는 단계를 더 포함하는 반도체 구조의 형성 방법.
  31. 제 24 항에 있어서,
    상기 게이트 전극을 형성하는 단계 이전에,
    각각의 트렌치의 하부를 따라 두꺼운 바닥 유전체를 형성하는 단계; 및
    각각의 트렌치의 측벽들을 따라 상기 두꺼운 바닥 유전체보다 더 얇은 게이트 유전체를 형성하는 단계를 더 포함하는 반도체 구조의 형성 방법.
  32. 모놀리식으로 집적화된 트렌치 FET 및 쇼트키 다이오드를 포함하는 반도체 구조로서,
    제 1 도전 타입의 반도체 영역 내로 연장되는 복수개의 트렌치들;
    각각의 트렌치 내의 게이트 전극;
    제 1 쌍 및 제 2 쌍의 인접 트렌치들 각각의 사이의 상기 반도체 영역 상의 제 2 도전 타입의 제 1 및 제 2 바디 영역들;
    상기 제 1 바디 영역 상의 제 1 도전 타입의 소스 영역들;
    상기 제 1 쌍의 트렌치들 사이로 연장되고, 상기 제 1 바디 영역 내 상기 소스 영역들 아래의 깊이에서 종료하는 제 1 리세스;
    상기 제 2 쌍의 트렌치들 사이로 연장되고, 상기 반도체 영역 내 상기 제 2 바디 영역 아래의 깊이에서 종료하는 제 2 리세스; 및
    각각의 리세스 내에서 상기 소스 영역 및 상기 제 1 및 제 2 바디 영역들의 노출된 표면들과 전기적으로 접촉하는 상호연결 층을 포함하고,
    상기 상호연결 층은 그 사이에 쇼트키 콘택을 형성하기 위해 상기 제 2 리세스의 바닥을 따라 상기 반도체 영역과 더 접촉하고,
    상기 상호연결 층은 상기 쇼트키 다이오드의 애노드 단자 및 상기 FET의 소스 전극을 형성하는 것을 특징으로 하는 반도체 구조.
  33. 제 32 항에 있어서,
    실드 유전체에 의해 상기 반도체 영역으로부터 절연되는, 각각의 트렌치의 아래 부분 내 상기 게이트 전극 아래의 실드 전극;
    각각의 트렌치 내에서 상기 실드 전극 및 게이트 전극 사이에 연장되는 전극간 유전체; 및
    각각의 트렌치의 상부 트렌치 측벽들을 라이닝하는 게이트 유전체를 더 포함하는 반도체 구조.
  34. 제 32 항에 있어서,
    각각의 트렌치 내 상기 게이트 전극 아래의 두꺼운 바닥 유전체를 더 포함하는 것을 특징으로 하는 반도체 구조.
  35. DC(direct current) 전력 소스;
    PWM(pulse width modulation) 컨트롤러;
    상기 PWM 컨트롤러와 연결된 게이트 단자 및 상기 DC 전력 소스와 연결된 제 1 단자를 포함하는 제 1 FET(field effect transistor); 및
    상기 PWM 컨트롤러와 연결된 게이트 전극, 상기 제 1 FET의 제 2 단자와 연결된 드레인 전극, 및 그라운드 단자와 연결된 소스 단자를 포함하는, 모놀리식으로 집적화된 트렌치 FET 및 쇼트키 다이오드를 포함하고,
    상기 모놀리식으로 집적화된 트렌치 FET 및 쇼트키 다이오드는,
    제 1 도전 타입의 반도체 영역 내로 연장되는 복수개의 트렌치들;
    실드 유전체에 의해 상기 반도체 영역으로부터 절연되는, 각각의 트렌치의 아래 부분 내의 실드 전극;
    각각의 트렌치 내 상기 실드 전극 상으로 가로눕는 전극간 유전체(inter-electrode dielectric);
    각각의 트렌치의 상부 트렌치 측벽들을 라이닝하는 게이트 유전체;
    각각의 트렌치의 상부 부분 내 상기 전극간 유전체 상의 게이트 전극;
    인접 트렌치들 사이의 상기 반도체 영역 상의 제 2 도전 타입의 바디 영역들;
    상기 바디 영역들 각각 상의 제 1 도전 타입의 소스 영역;
    두 개의 인접 트렌치들 사이마다의 뾰쪽한 모서리들(tapered edges)를 가지고, 상기 두 개의 인접 트렌치들의 상부 코너들로부터 상기 바디 영역으로 연장되며, 상기 바디 영역 아래의 상기 반도체 영역에서 종료하는 리세스; 및
    상기 바디 영역들 및 상기 소스 영역들의 뾰쪽한 측벽들과 전기적으로 접촉하기 위해 각각의 리세스로 연장되는 상호연결 층을 포함하고,
    상기 상호연결 층은 그 사이에 쇼트키 콘택을 형성하기 위해 각각의 리세스의 바닥을 따라 상기 반도체 영역과 더 접촉하며,
    상기 상호연결 층은 상기 쇼트키 다이오드의 애노드 단자 및 상기 FET의 소스 전극을 형성하는 것을 특징으로 하는 DC-DC 컨버터.
  36. DC 전력 소스;
    PWM 컨트롤러;
    상기 PWM 컨트롤러와 연결된 게이트 단자 및 상기 DC 전력 소스와 연결된 제 1 단자를 포함하는 제 1 FET; 및
    상기 PWM 컨트롤러와 연결된 게이트 전극, 상기 제 1 FET의 제 2 단자와 연결된 드레인 전극, 및 그라운드 단자와 연결된 소스 단자를 포함하는, 모놀리식으로 집적화된 트렌치 FET 및 쇼트키 다이오드를 포함하고,
    상기 모놀리식으로 집적화된 트렌치 FET 및 쇼트키 다이오드는,
    제 1 도전 타입의 반도체 영역 내로 연장되는 복수개의 트렌치들;
    각각의 트렌치 내의 게이트 전극;
    제 1 쌍 및 제 2 쌍의 인접 트렌치들 각각의 사이의 상기 반도체 영역 상의 제 2 도전 타입의 제 1 및 제 2 바디 영역들;
    상기 제 1 바디 영역 상의 제 1 도전 타입의 소스 영역;
    상기 제 1 및 제 2 쌍들의 인접 트렌치들 사이로 연장되고, 상기 반도체 영역 내 상기 제 1 및 제 2 바디 영역들 아래의 깊이에서 종료하는 리세스; 및
    상기 소스 영역 및 상기 제 1 및 제 2 바디 영역들과 전기적으로 접촉하기 위해 각각의 리세스 내로 연장되는 상호연결 층을 포함하고,
    상기 상호연결 층은 그 사이에 쇼트키 콘택을 형성하기 위해 각각의 리세스의 바닥을 따라 상기 반도체 영역과 더 접촉하고,
    상기 상호연결 층은 상기 쇼트키 다이오드의 애노드 단자 및 상기 FET의 소스 전극을 형성하는 것을 특징으로 하는 DC-DC 컨버터.
  37. DC 전력 소스;
    PWM 컨트롤러;
    상기 PWM 컨트롤러와 연결된 게이트 단자 및 상기 DC 전력 소스와 연결된 제 1 단자를 포함하는 제 1 FET; 및
    상기 PWM 컨트롤러와 연결된 게이트 전극, 상기 제 1 FET의 제 2 단자와 연결된 드레인 전극, 및 그라운드 단자와 연결된 소스 단자를 포함하는, 모놀리식으로 집적화된 트렌치 FET 및 쇼트키 다이오드를 포함하고,
    상기 모놀리식으로 집적화된 트렌치 FET 및 쇼트키 다이오드는,
    제 1 도전 타입의 반도체 영역 내로 연장되는 복수개의 트렌치들;
    각각의 트렌치 내의 게이트 전극;
    제 1 쌍 및 제 2 쌍의 인접 트렌치들 각각의 사이의 상기 반도체 영역 상의 제 2 도전 타입의 제 1 및 제 2 바디 영역들;
    상기 제 1 바디 영역 상의 제 1 도전 타입의 소스 영역;
    상기 제 1 쌍의 트렌치들 사이로 연장되고, 상기 제 1 바디 영역 내 상기 소스 영역들 아래의 깊이에서 종료하는 제 1 리세스;
    상기 제 2 쌍의 트렌치들 사이로 연장되고, 상기 반도체 영역 내 상기 제 1 및 제 2 바디 영역들 아래의 깊이에서 종료하는 제 2 리세스; 및
    상기 소스 영역들 및 상기 제 1 및 제 2 바디 영역들과 전기적으로 접촉하기 위해 상기 제 1 및 제 2 리세스들로 연장되는 상호연결 층을 포함하고,
    상기 상호연결 층은 그 사이에 쇼트키 콘택을 형성하기 위해 제 2 리세스의 바닥을 따라 상기 반도체 영역과 더 접촉하고,
    상기 상호연결 층은 상기 쇼트키 다이오드의 애노드 단자 및 상기 FET의 소스 전극을 형성하는 것을 특징으로 하는 DC-DC 컨버터.
  38. 제1 도전 타입의 반도체 영역 내로 연장되는 복수개의 트렌치들;
    각각의 트렌치 내 게이트 전극;
    하나 이상의 트렌치 FET 영역들로서, 각각의 트렌치 FET 영역은, 제1 쌍의 인접 트렌치들 사이의 상기 반도체 영역 상의 제2 도전 타입의 제1 바디 영역; 상기 제1 바디 영역 상의 상기 제1 도전 타입의 소스 영역; 및 상기 제1 쌍의 인접 트렌치들 사이로 연장되고 상기 제1 바디 영역 내 상기 소스 영역 아래의 깊이에서 종료하는 제1 리세스를 포함하는, 트렌치 FET 영역들;
    하나 이상의 쇼트키 영역들로서, 각각의 쇼트키 영역은, 제2 쌍의 인접 트렌치들 사이의 상기 반도체 영역 상의 제2 도전 타입의 제2 바디 영역; 및 상기 제2 쌍의 인접 트렌치들 사이로 연장되고 상기 반도체 영역 내 상기 제2 바디 영역 아래의 깊이에서 종료하는 제2 리세스를 포함하고, 상기 제2 바디 영역은 상기 제2 리세스의 상부 영역으로 연장되는, 쇼트키 영역들; 및
    상기 제1 리세스 및 상기 제2 리세스 내로 연장되는 상호연결 층을 포함하고,
    상기 상호연결 층은 쇼트키 다이오드를 형성하기 위해 상기 쇼트키 영역 내 상기 제2 리세스의 바닥과 접촉하고,
    상기 상호연결 층은 상기 트렌치 FET 영역 내 상기 제1 바디 영역 및 상기 소스 영역의 표면들과 접촉하고,
    상기 상호연결 층은 상기 FET의 전극 및 상기 쇼트키 다이오드의 단자를 형성하는, 반도체 구조.
  39. 제 38 항에 있어서,
    상기 트렌치 FET 영역들의 개수는 상기 쇼트키 영역들의 개수보다 더 많거나 또는 더 적은, 반도체 구조.
  40. 제1 도전 타입의 반도체 영역 내로 연장되는 복수개의 트렌치들;
    각각의 트렌치 내 게이트 전극;
    하나 이상의 트렌치 FET 영역들로서, 각각의 트렌치 FET 영역은, 제1 쌍의 인접 트렌치들 사이의 상기 반도체 영역 상의 제2 도전 타입의 제1 바디 영역; 상기 제1 바디 영역 상의 상기 제1 도전 타입의 소스 영역; 및 상기 제1 쌍의 인접 트렌치들 사이로 연장되고 상기 반도체 영역 내 상기 제1 바디 영역 아래의 깊이에서 종료하는 제1 리세스를 포함하는, 트렌치 FET 영역들;
    하나 이상의 집적 장치 영역들로서, 각각의 집적 장치 영역은, 제2 쌍의 인접 트렌치들 사이의 상기 반도체 영역 상의 제2 도전 타입의 제2 바디 영역; 및 상기 제2 쌍의 인접 트렌치들 사이로 연장되고 상기 반도체 영역 내 상기 제2 바디 영역 아래의 깊이에서 종료하는 제2 리세스를 포함하고, 상기 제2 바디 영역은 상기 제2 리세스의 상부 영역으로 연장되는, 집적 장치 영역들; 및
    상기 제1 리세스 및 상기 제2 리세스 내로 연장되고, 쇼트키 콘택들을 형성하기 위해 상기 제1 리세스 및 상기 제2 리세스의 바닥들에서의 상기 반도체 영역과 접촉하는 상호연결 층을 포함하고,
    상기 상호연결 층은 상기 트렌치 FET 영역 내 상기 제1 바디 영역 및 상기 소스 영역의 표면들과 접촉하고, 상기 집적 장치 영역 내 상기 제2 바디 영역의 표면과 접촉하는, 반도체 구조.
  41. 제 40 항에 있어서,
    상기 트렌치 FET 영역들의 개수는 상기 집적 장치 영역들의 개수보다 더 많거나 또는 더 적은, 반도체 구조.
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