JP7470075B2 - 半導体装置 - Google Patents
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Description
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、第1実施形態に係る半導体装置を例示する模式的断面図である。
図1に示すように、実施形態に係る半導体装置110は、第1電極51、第2電極52、第3電極53、半導体部材10M、第1導電部材61及び絶縁部領域40を含む。
図2に示すように、実施形態に係る半導体装置110は、第1部材50Sを含んでも良い。第1部材50Sは、例えば、支持体である。第1部材50Sは、例えば基板でも良い。第1部材50Sは、第1面50Fを含む。第1面50Fは、第1方向及び第2方向を含む平面(Y-X平面)に沿う。
図3に示すように、実施形態に係る半導体装置110aは、第1部材50SAを含む。半導体装置110aにおいては、第1部材50SAは、第1電極51と第1半導体領域11との間にある。第1部材50SAは、例えば、半導体基板(例えばシリコン基板など)でも良い。半導体装置110aにおける上記を除く構成は、半導体装置110と同様で良い。半導体装置110aは、例えば、平面型の半導体装置である。以下に説明する実施形態において、半導体装置は、3D型でも平面型でも良い。
図4に示すように、実施形態に係る半導体装置110bにおいても、第1電極51、第2電極52、第3電極53、半導体部材10M、第1導電部材61及び絶縁部領域40が設けられる。半導体装置110bにおいて、第1導電部材61の構成が、半導体装置110における第1導電部材61の構成とは異なる。これを除く半導体装置110bの構成は、半導体装置110(または半導体装置110a)と同様で良い。
図5に示すように、実施形態に係る半導体装置111においても、第1電極51、第2電極52、第3電極53、半導体部材10M、第1導電部材61及び絶縁部領域40が設けられる。半導体装置111において、半導体部材10Mの構成が、半導体装置110における半導体部材10Mの構成とは異なる。これを除く半導体装置111の構成は、半導体装置110(または半導体装置110aなど)と同様で良い。
図6は、第2実施形態に係る半導体装置を例示する模式的断面図である。
図6に示すように、実施形態に係る半導体装置120は、第1電極51、第2電極52、第3電極53、半導体部材10M及び絶縁部領域40を含む。半導体装置120においては、第1半導体領域11の一部が上記の第1部分p1及び第2部分p2などとなる。半導体装置120におけるこれ以外の構成は、第1実施形態に係る任意の半導体装置における構成と同様で良い。
図7は、実施形態に係る半導体装置の製造方法を例示する模式的斜視図である。
図8(a)~図8(d)は、実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
図7に示すように、第1部材50Sの第1面50Fの上に、半導体部材10Mが設けられる。この例では、半導体部材10Mは、シリコンである。
図9(a)~図9(d)は、例えば、半導体装置110aの製造方法の一部の例を示している。
図10は、第3実施形態に係る半導体装置を例示する模式的断面図である。
図10に示すように、実施形態に係る半導体装置130においては、X-Y平面内において、ソース電極SEの周りに、環状のドレイン電極DEが設けられる。ソース電極SEと、環状のドレイン電極DEと、の間に、複数のセル10Cが設けられる。複数のセル10Cの1つは、第2電極52を含む。複数のセル10Cの1つは、複数の第3電極53の1つ、及び、複数の第4電極54の1つを含むと見なしても良い。
図11に示すように、実施形態に係る半導体装置131においても、X-Y平面内において、ソース電極SEの周りに、複数のドレイン電極DEが設けられる。複数のドレイン電極DEの2つを結ぶ方向は、複数のドレイン電極DEの別の2つを結ぶ方向と交差する。半導体装置131においても、高い密度の複数のセル10Cが得られる。半導体装置131において、複数のドレイン電極DEは、互いに連続しても良い。
図12に示すように、実施形態に係る半導体装置132においては、複数のセルグループ(第1セルグループ71及び第2セルグループ72)が設けられる。この例では、第1セルグループ71から第2セルグループ72への向きは、Y軸方向に沿う。第1セルグループ71及び第2セルグループ72のそれぞれは、複数のセル10Cを含む。複数のセル10Cは、X軸方向に並ぶ。例えば、第1セルグループ71の第5電極55は、第2セルグループ72の第1電極51と連続する。例えば、第1セルグループ71に含まれる第1半導体領域11と、第2セルグループ72に含まれる第1半導体領域11と、の間に設けられる電極(ソース・ドレイン電極SE/DE)が、第1セルグループ71の第5電極55、及び、第2セルグループ72の第1電極51と見なされても良い。
図13に示すように、実施形態に係る半導体装置133において、図12に例示した半導体装置132の構成が、複数設けられる。複数の半導体装置132の構成は、X軸方向に並ぶ。
図14に示すように、実施形態に係る半導体装置134において、複数のセルグループ(第1~第4セルグループ71~74)が設けられる。第1セルグループ71と第4セルグループ74との間に第2セルグループ72がある。第2セルグループ72と第4セルグループ74との間に第3セルグループ73がある。
図15に示すように、実施形態に係る半導体装置135は、半導体装置110の構成に加えて、基体68をさらに含む。例えば、基体68の上に半導体装置110の構成が設けられる。基体68の下に、ソース用電極68S、及び、ドレイン用電極68Dが設けられる。例えば、ソース用接続部材68Sv及びドレイン用接続部材68Dvが設けられる。ソース用接続部材68Sv及びドレイン用接続部材68Dvは、基体68中をZ軸方向に延びる。ソース用接続部材68Svは、ソース用電極68Sと、ソース電極SEと、を電気的に接続する。ドレイン用接続部材68Dvは、ドレイン用電極68Dと、ドレイン電極DEと、を電気的に接続する。
図16に示すように、実施形態に係る半導体装置135aにおいて、ドレイン用接続部材68Dvの接続位置が、半導体装置135におけるその接続位置とは異なる。半導体装置135aにおいては、ドレイン電極DEのZ軸方向における位置は、ソース用接続部材68SvのZ軸方向における位置と、ドレイン用接続部材68DvのZ軸方向における位置と、の間にある。
図17に示すように、実施形態に係る半導体装置136は、半導体装置134の構成に加えて、制御部70をさらに含む。制御部70は、例えば、配線70Aにより、ドレイン電極DEと電気的に接続される。制御部70は、例えば、配線70Bにより、ソース電極SEと電気的に接続される。制御部70は、例えば、配線70Cにより、ゲート電極GEと電気的に接続される。
Claims (20)
- 第1電極と、
第1電極部分を含む第2電極であって、前記第1電極から前記第1電極部分への方向は、第1方向に沿う、前記第2電極と、
第3電極であって、前記第1電極から前記第3電極への方向は、前記第1方向に沿う、前記第3電極と、
第1導電形の第1半導体領域を含む半導体部材であって、前記第1半導体領域は、第1部分領域、第2部分領域及び第3部分領域を含み、
前記第1部分領域は、前記第1電極と前記第1電極部分との間にあり、
前記第2部分領域は、前記第1電極と前記第3電極との間にあり、前記第1部分領域から前記第2部分領域への方向は前記第1方向と交差する第2方向に沿い、
前記第3部分領域は、前記第1部分領域と前記第1電極部分との間にあり、
前記第3部分領域は、第1位置及び第2位置を含み、前記第2位置は、前記第1部分領域と前記第1位置との間にある、前記半導体部材と、
第1部分及び第2部分を含む第1導電部材であって、前記第1部分は、前記第1方向において前記第2部分領域と前記第3電極との間にあり、前記第1部分は、前記第1位置と接続され、前記第2部分は、前記第1部分と接続され、前記第2部分の前記第1方向における位置は、前記第1部分の前記第1方向における位置と、前記第2部分領域の前記第1方向における位置と、の間にある、前記第1導電部材と、
第1絶縁領域及び第2絶縁領域を含む絶縁部領域であって、前記第1絶縁領域は、前記第2方向において、前記半導体部材の一部と前記第3電極との間にあり、前記第2絶縁領域は、前記第1方向において、前記第2位置と前記第1電極との間にあり、前記第2絶縁領域は、前記第2方向において、前記第2位置と前記第2部分との間にある、前記絶縁部領域と、
第1面を含む第1部材と、
を備え、
前記第1面は、前記第1方向及び前記第2方向を含む平面に沿い、
前記半導体部材は前記第1面に設けられた、半導体装置。 - 前記第1部分は、第1半導体材料を含み、
前記第1部分は、前記第3部分領域と連続した、請求項1記載の半導体装置。 - 前記絶縁部領域は、第3絶縁領域をさらに含み、
前記第3絶縁領域は、前記第1導電部材と前記第3電極との間にある、請求項1または2に記載の半導体装置。 - 前記第1導電部材は、前記第1部分と前記第2部分との間の中間部分を含み、
前記中間部分は、前記第1方向及び前記第2方向に対して傾斜した傾斜面を含む、請求項1~3のいずれか1つに記載の半導体装置。 - 第3導電部材をさらに備え、
前記第3導電部材の前記第1方向における位置は、前記第1部分の前記第1方向における前記位置と、前記第3電極の前記第1方向における位置と、の間にあり、
前記第3部分領域は、第5位置を含み、前記第5位置は、前記第1位置と前記第1電極部分との間にあり、
前記絶縁部領域は、第5絶縁領域をさらに含み、
前記第5絶縁領域は、前記第1導電部材と前記第3電極との間にあり、
前記第3絶縁領域は、前記第5位置と前記第3電極との間にあり、
前記第3導電部材は、前記第2電極と電気的に接続された、または、前記第3導電部材は、前記第2電極と電気的に接続されることが可能である、請求項3に記載の半導体装置。 - 前記平面において、前記第2電極の周りに前記第1電極が設けられ、
前記第2電極と前記第1電極との間に、複数のセルが設けられ、
前記複数のセルの1つは、前記第3電極及び前記第1導電部材を含む、請求項1~5のいずれか1つに記載の半導体装置。 - 第1電極と、
第1電極部分を含む第2電極であって、前記第1電極から前記第1電極部分への方向は、第1方向に沿う、前記第2電極と、
第3電極であって、前記第1電極から前記第3電極への方向は、前記第1方向に沿う、前記第3電極と、
第1導電形の第1半導体領域を含む半導体部材であって、前記第1半導体領域は、第1部分領域、第2部分領域及び第3部分領域を含み、
前記第1部分領域は、前記第1電極と前記第1電極部分との間にあり、
前記第2部分領域は、前記第1電極と前記第3電極との間にあり、前記第1部分領域から前記第2部分領域への方向は前記第1方向と交差する第2方向に沿い、
前記第3部分領域は、前記第1部分領域と前記第1電極部分との間にあり、
前記第3部分領域は、第1位置及び第2位置を含み、前記第2位置は、前記第1部分領域と前記第1位置との間にある、前記半導体部材と、
第1部分及び第2部分を含む第1導電部材であって、前記第1部分は、前記第1方向において前記第2部分領域と前記第3電極との間にあり、前記第1部分は、前記第1位置と接続され、前記第2部分は、前記第1部分と接続され、前記第2部分の前記第1方向における位置は、前記第1部分の前記第1方向における位置と、前記第2部分領域の前記第1方向における位置と、の間にある、前記第1導電部材と、
第1絶縁領域及び第2絶縁領域を含む絶縁部領域であって、前記第1絶縁領域は、前記第2方向において、前記半導体部材の一部と前記第3電極との間にあり、前記第2絶縁領域は、前記第1方向において、前記第2位置と前記第1電極との間にあり、前記第2絶縁領域は、前記第2方向において、前記第2位置と前記第2部分との間にある、前記絶縁部領域と、
を備え、
前記第1方向及び前記第2方向を含む平面において、前記第2電極の周りに前記第1電極が設けられ、
前記第2電極と前記第1電極との間に、複数のセルが設けられ、
前記複数のセルの1つは、前記第3電極及び前記第1導電部材を含む、半導体装置。 - 第1電極と、
第1電極部分を含む第2電極であって、前記第1電極から前記第1電極部分への方向は、第1方向に沿う、前記第2電極と、
第3電極であって、前記第1電極から前記第3電極への方向は、前記第1方向に沿う、前記第3電極と、
第1導電形の第1半導体領域を含む半導体部材であって、前記第1半導体領域は、第1部分領域、第2部分領域、第3部分領域、第1部分及び第2部分を含み、
前記第1部分領域は、前記第1電極と前記第1電極部分との間にあり、
前記第2部分領域は、前記第1電極と前記第3電極との間にあり、前記第1部分領域から前記第2部分領域への方向は前記第1方向と交差する第2方向に沿い、
前記第3部分領域は、前記第1部分領域と前記第1電極部分との間にあり、
前記第3部分領域は、第1位置及び第2位置を含み、前記第2位置は、前記第1部分領域と前記第1位置との間にあり、
前記第1部分は、前記第1方向において前記第2部分領域と前記第3電極との間にあり、
前記第1部分は、前記第1位置と接続され、
前記第2部分は、前記第1部分と接続され、前記第2部分の前記第1方向における位置は、前記第1部分の前記第1方向における位置と、前記第2部分領域の前記第1方向における位置と、の間にある、前記半導体部材と、
第1絶縁領域及び第2絶縁領域を含む絶縁部領域であって、前記第1絶縁領域は、前記第2方向において、前記半導体部材の一部と前記第3電極との間にあり、前記第2絶縁領域は、前記第1方向において、前記第2位置と前記第1電極との間にあり、前記第2絶縁領域は、前記第2方向において、前記第2位置と前記第2部分との間にある、前記絶縁部領域と、
第1面を含む第1部材と、
を備え、
前記第1面は、前記第1方向及び前記第2方向を含む平面に沿い、
前記半導体部材は前記第1面に設けられた、半導体装置。 - 前記第1電極及び前記第2電極は、前記平面と交差する第3方向に沿って延びる、請求項1~8のいずれか1つに記載の半導体装置。
- 前記第1部分の前記第2方向における位置は、前記第3部分領域における前記第2方向における位置と、前記第2部分の前記第2方向における位置と、の間にある、請求項1~4のいずれか1つに記載の半導体装置。
- 前記半導体部材は、
第2導電形の第2半導体領域と、
前記第1導電形の第3半導体領域と、
をさらに含み、
前記第2半導体領域は、前記第1方向において、前記第3部分領域と前記第2電極との間にあり、
前記第2半導体領域から前記第3電極への方向は、前記第2方向に沿い、
前記第3半導体領域の少なくとも一部は、前記第2半導体領域と前記第2電極との間にあり、
前記第1絶縁領域の少なくとも一部は、前記第2半導体領域と前記第3電極との間にある、請求項1~6のいずれか1つに記載の半導体装置。 - 前記第1半導体領域は電極対向面を含み、
前記電極対向面は前記第3部分領域と前記第1電極部分との間にあり、
前記第1絶縁領域の少なくとも一部は、前記電極対向面と前記第3電極との間にある、請求項1~6のいずれか1つに記載の半導体装置。 - 前記電極対向面は、前記第1電極部分とショットキー接触する、請求項12に記載の半導体装置。
- 第3部分及び第4部分を含む第2導電部材をさらに備え、
前記第3部分領域は、第3位置及び第4位置をさらに含み、前記第3位置は、前記第1部分領域と前記第1位置との間にあり、前記第4位置は、前記第1部分領域と前記第3位置との間にあり、
前記第3部分は、前記第1方向において前記第2部分領域と前記第1部分との間にあり、前記第3部分は、前記第3位置と接続され、前記第4部分は、前記第3部分と接続され、前記第4部分の前記第1方向における位置は、前記第3部分の前記第1方向における位置と、前記第2部分領域の前記第1方向における前記位置と、の間にあり、
前記絶縁部領域は、第4絶縁領域をさらに含み、
前記第4絶縁領域は、前記第2方向において、前記第4位置と前記第4部分との間にある、請求項1~9のいずれか1つに記載の半導体装置。 - 前記第3部分は、第2半導体材料を含み、
前記第3部分は、前記第3位置と連続した、請求項14に記載の半導体装置。 - 前記第1部材は、前記第1電極と前記第1半導体領域との間にある、請求項1~6のいずれか1つに記載の半導体装置。
- 第4電極と、
第4導電部材と、
をさらに備え、
前記第4電極から前記第3電極への方向は、前記第2方向に沿い、
前記第1半導体領域は、第4部分領域をさらに含み、
前記第1部分領域は、前記第2方向において前記第4部分領域と前記第2部分領域との間にあり、
前記第4導電部材は、第5部分及び第6部分を含み、
前記第5部分は、前記第1方向において前記第4部分領域と前記第4電極との間にあり、
前記第5部分は、前記第1位置と接続され、
前記第6部分は、前記第5部分と接続され、
前記第6部分の前記第1方向における位置は、前記第5部分の前記第1方向における位置と、前記第4部分領域の前記第1方向における位置と、の間にあり、
前記絶縁部領域は、第6絶縁領域、第7絶縁領域及び第8絶縁領域を含み、
前記第6絶縁領域は、前記第2方向において、前記第4電極と前記半導体部材の一部との間にあり、
前記第7絶縁領域は、前記第2方向において、前記第6部分と前記第2位置との間にあり、
前記第8絶縁領域は、前記第4導電部材と前記第4電極との間にある、請求項1~15のいずれか1つに記載の半導体装置。 - 第1セルグループと第2セルグループとが設けられ、
前記第1セルグループ及び前記第2セルグループのそれぞれは、前記第2電極を含み、
前記第1セルグループから前記第2セルグループへの方向は、前記第1方向に沿う、請求項1~16のいずれか1つに記載の半導体装置。 - 第1電極と、
第1電極部分を含む第2電極であって、前記第1電極から前記第1電極部分への方向は、第1方向に沿う、前記第2電極と、
第3電極であって、前記第1電極から前記第3電極への方向は、前記第1方向に沿う、前記第3電極と、
第1導電形の第1半導体領域を含む半導体部材であって、前記第1半導体領域は、第1部分領域、第2部分領域及び第3部分領域を含み、
前記第1部分領域は、前記第1電極と前記第1電極部分との間にあり、
前記第2部分領域は、前記第1電極と前記第3電極との間にあり、前記第1部分領域から前記第2部分領域への方向は前記第1方向と交差する第2方向に沿い、
前記第3部分領域は、前記第1部分領域と前記第1電極部分との間にあり、
前記第3部分領域は、第1位置及び第2位置を含み、前記第2位置は、前記第1部分領域と前記第1位置との間にある、前記半導体部材と、
第1部分及び第2部分を含む第1導電部材であって、前記第1部分は、前記第1方向において前記第2部分領域と前記第3電極との間にあり、前記第1部分は、前記第1位置と接続され、前記第2部分は、前記第1部分と接続され、前記第2部分の前記第1方向における位置は、前記第1部分の前記第1方向における位置と、前記第2部分領域の前記第1方向における位置と、の間にある、前記第1導電部材と、
第1絶縁領域及び第2絶縁領域を含む絶縁部領域であって、前記第1絶縁領域は、前記第2方向において、前記半導体部材の一部と前記第3電極との間にあり、前記第2絶縁領域は、前記第1方向において、前記第2位置と前記第1電極との間にあり、前記第2絶縁領域は、前記第2方向において、前記第2位置と前記第2部分との間にある、前記絶縁部領域と、
を備え、
第1セルグループと第2セルグループとが設けられ、
前記第1セルグループ及び前記第2セルグループのそれぞれは、前記第2電極を含み、
前記第1セルグループから前記第2セルグループへの方向は、前記第1方向に沿う、半導体装置。 - 第1電極と、
第1電極部分を含む第2電極であって、前記第1電極から前記第1電極部分への方向は、第1方向に沿う、前記第2電極と、
第3電極であって、前記第1電極から前記第3電極への方向は、前記第1方向に沿う、前記第3電極と、
第1導電形の第1半導体領域を含む半導体部材であって、前記第1半導体領域は、第1部分領域、第2部分領域及び第3部分領域を含み、
前記第1部分領域は、前記第1電極と前記第1電極部分との間にあり、
前記第2部分領域は、前記第1電極と前記第3電極との間にあり、前記第1部分領域から前記第2部分領域への方向は前記第1方向と交差する第2方向に沿い、
前記第3部分領域は、前記第1部分領域と前記第1電極部分との間にあり、
前記第3部分領域は、第1位置及び第2位置を含み、前記第2位置は、前記第1部分領域と前記第1位置との間にある、前記半導体部材と、
第1部分及び第2部分を含む第1導電部材であって、前記第1部分は、前記第1方向において前記第2部分領域と前記第3電極との間にあり、前記第1部分は、前記第1位置と接続され、前記第2部分は、前記第1部分と接続され、前記第2部分の前記第1方向における位置は、前記第1部分の前記第1方向における位置と、前記第2部分領域の前記第1方向における位置と、の間にある、前記第1導電部材と、
第1絶縁領域及び第2絶縁領域を含む絶縁部領域であって、前記第1絶縁領域は、前記第2方向において、前記半導体部材の一部と前記第3電極との間にあり、前記第2絶縁領域は、前記第1方向において、前記第2位置と前記第1電極との間にあり、前記第2絶縁領域は、前記第2方向において、前記第2位置と前記第2部分との間にある、前記絶縁部領域と、
を備え、
第1~第4セルグループが設けられ、
前記第1~前記第4セルグループのそれぞれは、前記第1電極及び前記第2電極を含み、
前記第1セルグループと前記第4セルグループとの間に、前記第2セルグループがあり、
前記第2セルグループと前記第4セルグループとの間に前記第3セルグループがあり、
前記第1セルグループの前記第1電極から前記第1セルグループの前記第2電極への向きは、前記第2セルグループの前記第1電極から前記第2セルグループの前記第2電極への向きと逆であり、
前記第3セルグループの前記第1電極から前記第3セルグループの前記第2電極への向きは、前記第4セルグループの前記第1電極から前記第4セルグループの前記第2電極への向きと逆であり、
前記第1セルグループの前記第1電極から前記第1セルグループの前記第2電極への前記向きは、前記第3セルグループの前記第1電極から前記第3セルグループの前記第2電極への前記向きと同じである、半導体装置。
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