JP4116299B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。特に、半導体装置（半導体ブロック）の周辺部の高耐圧化を実現するための技術に関する。
【０００２】
【従来の技術】
中央部およびその中央部を取り囲む周辺部を有する半導体ブロックを備え、中央部には、例えばパワーＭＯＳ素子やＩＧＢＴ素子等の電力制御用半導体素子が形成され、その電力制御用半導体素子は、半導体ブロックの第１主面側に形成された第１電極と、半導体ブロックの第１主面と反対側の第２主面側に形成された第２電極と、第３電極とを有し、第３電極に印加する電圧によって第１電極と第２電極間の抵抗を変化させることによって電力制御を行う半導体装置が開発されている。
この種の半導体装置の高耐圧化を実現するためには、電力制御用半導体素子が形成されている中央部の耐圧を高めるだけでなく、半導体ブロックの中央部を取り囲む周辺部の耐圧も高めなければならない。
半導体ブロックの周辺部の高耐圧化を実現するための技術として、周辺部にガードリング群（フィールド・リミッティング・リングということもある）を形成する技術が知られている。ガードリング群は、半導体ブロックの周辺部あるいはその近傍（例えば電力制御用半導体素子がパワーＭＯＳ素子である場合は、ｐ型ボディ層とｎ型ドリフト層の間のｐｎ接合部等）における電界集中を緩和して、半導体ブロックの周辺部の高耐圧化を実現しようとするものである。
【０００３】
【発明が解決しようとする課題】
ガードリング群を単に等間隔に配置したのでは、高耐圧化の実現は困難である。高耐圧化を実現するためには、高耐圧化が実現できるように各ガードリングを最適な位置に配置する必要がある。また、ガードリング群は一般に、数十μｍ程度の深い不純物拡散によって形成しなければならない。
しかしながら、このような最適な配置位置を求める作業や深い不純物拡散を行う作業には手間がかかり、ひいては製造コストを増大させる要因となっていた。
【０００４】
本発明は、ガードリングとは異なる構成によって半導体装置（半導体ブロック）の周辺部の高耐圧化を実現することを目的とする。
【０００５】
【課題を解決するための手段および作用と効果】
本発明の半導体装置は、中央部およびその中央部を取り囲む周辺部を有する半導体ブロックを備えている。
中央部には、電力制御用半導体素子が形成され、その電力制御用半導体素子は、半導体ブロックの第１主面側に形成された第１電極と、半導体ブロックの第１主面と反対側の第２主面側に形成された第２電極と、半導体ブロックの第１主面側に形成された第３電極とを有し、第３電極に印加する電圧によって第１電極と第２電極間の抵抗が変化する。
周辺部には、半導体ブロックの第１主面側に形成された積層構造と、半導体ブロックの第２主面側に形成された繰返し構造が設けられている。積層構造は、第１電極に導通するとともに半導体ブロックのいずれかの主面に平行な方向に伸びる第１導電型の第１半導体層と、半導体ブロックのいずれかの主面に平行な方向に伸びる第２導電型の第２半導体層とが積層した構造を有している。繰返し構造は、半導体ブロックのいずれかの主面に垂直な方向に伸びるとともに第１電極に導通する第１導電型の第３半導体層と、半導体ブロックのいずれかの主面に垂直な方向に伸びるとともに第２電極に導通する第２導電型の第４半導体層とが、半導体ブロックのいずれかの主面に平行な方向に複数回繰返された構造を有している。また、第１半導体層と第３半導体層が導通しており、第２半導体層と第４半導体層が第１半導体層で分離されている。
【０００６】
この半導体装置の構成によると、半導体ブロックの第１主面側に形成された第１電極と、第１主面と反対側の第２主面側に形成された第２電極の間に逆方向電圧が印加されると、第１電極に導通する第１半導体層と、第２半導体層の積層構造の接合部に逆バイアス電圧がかけられる。この結果、その接合部から第１半導体層と第２半導体層の両方に空乏層が広げられる。このため、半導体ブロックの周辺部における電界集中を緩和することができる。
また、第１半導体層と第２半導体層は半導体ブロックのいずれかの主面に平行に伸びるように構成すればよいことから、最適な配置位置を求める作業や、深い不純物拡散を行う作業は必要とされない。
この半導体装置の構成によると、ガードリングとは異なる構成によって、半導体装置の周辺部の高耐圧化を実現することができる。
また、この半導体装置の構成によると、第１電極と第２電極間に逆方向電圧が印加されたときに、第１半導体層と第２半導体層に加えて、第３半導体層と第４半導体層にも空乏層が広げられる。このため、この半導体装置によると、周辺部の一層の高耐圧化を実現することができる（請求項１）。
【０００７】
この場合、第１半導体層と第２半導体層の積層構造が、半導体ブロックのいずれかの主面に垂直な方向に複数回繰返されていることが好ましい（請求項２）。
この半導体装置の構成によると、第１半導体層と第２半導体層のそれぞれについて、その表面と裏面の両方の接合部から空乏層を広げることが可能となる。このため、半導体装置の周辺部のさらなる高耐圧化を実現することができる。
【０００８】
この場合、第２電極と第２半導体層が導通していることが好ましい（請求項３）。
この半導体装置の構成によると、第２半導体層がフローティング状態となることを回避できるので、第１電極と第２電極間に逆方向電圧が印加されたときに第１半導体層と第２半導体層の接合部に印加される逆バイアス電圧の値が安定する。この結果、半導体装置の周辺部の耐圧特性を安定化させることができる。
【００１０】
本発明は、請求項１に記載の半導体装置の製造方法をも実現する。この製造方法は、第２導電型の第４半導体層を貫通するトレンチを形成する工程と、トレンチに第１導電型の第３半導体層を埋込んだ後に連続して第４半導体層と第３半導体層上に第１導電型の第１半導体層を堆積させる工程と、第１半導体層に接する第２導電型の第２半導体層を形成する工程とを有する（請求項４）。
この製造方法では、トレンチに第１導電型の第３半導体層を埋込んだ後に連続して第４半導体層と第３半導体層上に第１導電型の第１半導体層を堆積させるので、請求項１に記載の半導体装置を簡単な製造工程で製造することができる。
【００１１】
この場合、第１半導体層の表面に不純物を添加して第２半導体層を形成することが好ましい（請求項５）。
ここで、「第１半導体層の表面に不純物を添加して第２半導体層を形成する」方法としては、例えば熱拡散法やイオン注入法が挙げられる。
この製造方法によると、第１半導体層上に第２半導体層を堆積させる必要がないので、より簡単に請求項１に記載の半導体装置を製造することができる。
【００１２】
【発明の実施の形態】
（第１実施例） 図１に、第１実施例のパワーＭＯＳＦＥＴ（以下「パワーＭＯＳ」という）１の断面図を示す。パワーＭＯＳ１はいわゆる縦型半導体装置の一例を示すものである。パワーＭＯＳ１は、例えば自動車のモータや家庭用電気機器の電力制御（電力変換等も含む）に用いられる。
図１に示すパワーＭＯＳ１は、中央部４１と、中央部４１を取り囲む周辺部４２と、周辺部４２をさらに取り囲む外周部４３を有する半導体ブロック３７を備えている。
中央部４１には、パワーＭＯＳ素子３９が形成されている。パワーＭＯＳ素子３９は、ドレイン電極（第２電極の一例）１４と、ドレイン電極１４に接するｎ＋型ドレイン層１１と、ｎ＋型ドレイン層１１に接する横方向構造部１３の中央構造部１３ａと、ｐ型ボディ層１９と、ｐ型ボディ層１９に接するｎ＋型ソース層２１と、ｐ型ボディ層１９およびｎ＋型ソース層２１に接するソース電極（第１電極の一例）３１と、ｐ型ボディ層１９を貫通するトレンチ２３にゲート絶縁膜２７で被覆された状態で埋込まれているゲート電極（第３電極の一例）２５と、ゲート電極２５およびソース電極３１の間に形成された絶縁膜２９を有する。
ソース電極３１は、半導体ブロック３７の表面（第１主面の一例）３７ａ側に形成されている。ドレイン電極１４は、半導体ブロック３７の表面３７ａと反対側の裏面（第２主面の一例）３７ｂ側に形成されている。
【００１３】
横方向構造部１３の中央構造部１３ａは、半導体ブロック１１の表面３７ａおよび裏面３７ｂに垂直な方向（以下「図示縦方向」という）に伸びるｐ型シリコン層１５とｎ型シリコン層１７が、半導体ブロック１１の表面３７ａおよび裏面３７ｂに平行な方向（以下「図示横方向」という）に複数回繰返された構造によって形成されている。ｐ型シリコン層１５は、同じ導電型のｐ型ボディ層１９を介してソース電極３１に間接的に接続されている。即ち、ｐ型シリコン層１５はソース電極３１と導通している。ｎ型シリコン層１７は、同じ導電型のｎ＋型ドレイン層１１を介してドレイン電極１４に間接的に接続されている。即ち、ｎ型シリコン層１７はドレイン電極１４と導通している。
なお、上記した絶縁膜２９とｎ＋型ドレイン層１１とドレイン電極１４は、周辺部４２と外周部４３にまで図示横方向に伸びている。
【００１４】
周辺部４２は、横方向構造部１３の周辺構造部１３ｂと、縦方向構造部４５等を有する。横方向構造部１３の周辺構造部１３ｂは、図示縦方向に伸びるｐ型シリコン層（第３半導体層の一例）１８とｎ型シリコン層（第４半導体層の一例）２０が、上記した中央構造部１３ａと同様に、図示横方向に複数回繰返された構造によって形成されている。ｐ型シリコン層１８の幅（図示横方向の長さ）は約３μｍであり、不純物濃度は約８．０Ｅ１５ｃｍ−３である。ｎ型シリコン層２０の幅は約１μｍであり、不純物濃度は約２．８Ｅ１６ｃｍ−３である。
【００１５】
縦方向構造部４５は、図示横方向に伸びるｐ型シリコン層（第１半導体層の一例）４７とｎ型シリコン層（第２半導体層の一例）４９の積層構造によって形成されている。具体的には、ｎ型シリコン層４９の下方にｐ型シリコン層４７が配置され、両シリコン層４９、４７はｐｎ接続部４８で接している。
ｐ型シリコン層４７の厚さ（縦方向の長さ）は約２μｍであり、不純物濃度は約５．０Ｅ１５ｃｍ−３である。ｎ型シリコン層４９の厚さは約１μｍであり、不純物濃度は約２．５Ｅ１６ｃｍ−３である。
【００１６】
上記した各シリコン層１８、２０、４７、４９の幅、厚さ、不純物濃度の数値は、所望の耐圧時に各シリコン層１８、２０、４７、４９を完全空乏化できる値に選択されている。ここで、シリコン層１８、２０の幅、およびシリコン層４７、４９の厚さは５μｍ以下であることが好ましい。シリコン層１８、２０、４７、４９の不純物濃度は、１Ｅ１５ｃｍ−３以上であって、１．０Ｅ１８ｃｍ−３未満の範囲内にあることが好ましい。
ｐ型シリコン層４７は、同じ導電型のｐ型ボディ層１９を介してソース電極３１に間接的に接続されている。即ち、ｐ型シリコン層４７はソース電極３１と導通している。
【００１７】
外周部４３は、ｎ型接続層４４と、ｎ型外周層１２等を有する。周辺部４２のｎ型シリコン層４９は、ｎ型接続層４４によってｎ型外周層１２に接続されている。この結果、ｎ型シリコン層４９は、同じ導電型のｎ型接続層４４、ｎ型外周層１２、ｎ＋型ドレイン層１１を介してドレイン電極１４に間接的に接続されている。即ち、ｎ型シリコン層４９はドレイン電極１４と導通している。
【００１８】
ｎ＋型ソース層２１とｎ＋型ドレイン層１１の間の耐圧を測定するときは、ゲート電極２５とソース電極１４を接地し、ドレイン電極３１に印加する電圧を徐々に上昇させていく。すると、ｐ型シリコン層４７とｎ型シリコン層４９のｐｎ接合部４８には逆バイアス電圧がかけられる。この結果、ｐｎ接合部４８からｐ型シリコン層４７内とｎ型シリコン層４９内に空乏層が広がる。また、ｐ型シリコン層１５とｎ型シリコン層１７のｐｎ接合部１６にも逆バイアス電圧がかけられる。この結果、ｐｎ接合部１６からｐ型シリコン層１５内とｎ型シリコン層１７内に空乏層が広がる。
そして、所望の耐圧時に、各シリコン層４９、４７、１７、１５、即ち、周辺部４２が完全空乏化される。このため、周辺部４２あるいはその近傍における電界集中を緩和することができる。従って、パワーＭＯＳ１の周辺部４２の高耐圧化を実現することができる。
【００１９】
第１実施例のパワーＭＯＳ１の特性のシミュレーション結果を示す。
まず、図２にパワーＭＯＳ１のドレイン電圧ＶＤ＝２１０Ｖの時の電圧分布を示す。図２は、図１の周辺部４２と外周部４３の部分を示している。図２に示すように、周辺部４２を囲むように空乏層エッジが形成されていることから、周辺部４２は完全空乏化していることがわかる。また、等電位線がほぼ均一の間隔で分布しており、周辺部４２での電界集中が緩和されていることがわかる。
【００２０】
次に、図３にパワーＭＯＳ１のドレイン電圧ＶＤ−ドレイン電流ＩＤ特性（耐圧特性）を示す。ドレイン電圧は０〜２５０Ｖの範囲で、０．２Ｖずつ電圧を上昇させた。なお、ゲート電圧、ソース電圧、ボディ電圧は０Ｖとした。図８のグラフから分かるように、ドレイン電圧ＶＤが約２１０Ｖで、パワーＭＯＳ１はブレークダウンしており、耐圧は約２１０Ｖであることがわかる。従って、周辺部４２の高耐圧化が実現されていることがわかる。
【００２１】
図４から図８に、第１実施例のパワーＭＯＳ１の周辺部４２と外周部４３の製造工程を示す。
まず、図４に示すように、ｎ＋型シリコン層からなる半導体基板１１上に例えばエピタキシャル成長やＣＶＤ（Chemical Vapor Deposition）法によってｎ型シリコン層Ａを形成する。半導体基板（ｎ＋型シリコン層）１１は、図１のｎ＋型ドレイン層となるものである。ｎ型シリコン層Ａは、図１のｎ型シリコン層２０とｎ型外周層１２となるものである。
次に、図５に示すように、レジストをマスクにして、例えば異方性エッチング（ＲＩＥ（Reactiove Ion Etching）等）によってｎ型シリコン層Ａを貫通してｎ＋型ドレイン層１１に達するトレンチＢを形成する。この結果、ｎ型シリコン層２０群とｎ型外周層１２が形成される。
【００２２】
次に、図６に示すように、トレンチＢ（図５参照）内に例えばエピタキシャル成長やＣＶＤ法によってｐ型シリコン層１８を埋込んだ後、さらに連続してｎ型シリコン層２０とｐ型シリコン層１８とｎ型外周層１２上にｐ型シリコン層Ｃを堆積させる。ｐ型シリコン層Ｃは、図１のｎ型接続層４４、ｐ型シリコン層４７、ｎ型シリコン層４９となるものである。
次に、図７に示すように、ｐ型シリコン層Ｃの一部（図示右側）に例えば熱拡散法やイオン注入法によってリン等の不純物をｎ型外周層１２に達するまで添加する。この結果、ｎ型接続層４４が形成される。
最後に、図８に示すように、ｐ型シリコン層Ｃの図７で不純物拡散を行った部位と別の部位（図示中央から左側）に例えば熱拡散法やイオン注入法によってリン等の不純物を添加する。ただし、図８での不純物拡散は図７での不純物拡散より浅くする。
この結果、パワーＭＯＳ１の周辺部４２と外周部４３が製造される。
【００２３】
（第２実施例） 図９に第２実施例のパワーＭＯＳ２の断面図を示す。
このパワーＭＯＳ２の周辺部４２には、図示横方向に伸びるｐ型シリコン層（第１半導体層の一例）５３とｎ型シリコン層（第２半導体層の一例）５５が、図示縦方向に複数回繰返された縦方向構造部５１が形成されている。ｐ型シリコン層５３とｎ型シリコン層５５はｐｎ接合部５４で接している。一番上のｐ型シリコン層５３ａはｐ型ボディ層１９を介してソース電極３１に間接的に接続されている。他のｐ型シリコン層５３ｂ、５３ｃ、５３ｄは、横方向構造部１３のうち図示一番右側のｐ型シリコン層１５とｐ型ボディ層１９を介してソース電極３１に間接的に接続されている。即ち、各ｐ型シリコン層５３はソース電極３１と導通している。各ｎ型シリコン層５５は、ｎ型外周層１２とｎ＋型ドレイン層１１を介してドレイン電極１４に間接的に接続されている。即ち、各ｎ型シリコン層５５はドレイン電極１４と導通している。また、周辺部４２には、第１実施例（図１）の横方向構造部１３ｂのようなシリコン層が図示横方向に繰返し配置された構造部は形成されていない。これらの点で第１実施例のパワーＭＯＳ１と主に異なる。
【００２４】
第２実施例のパワーＭＯＳ２の構成によると、周辺部４２のｎ型シリコン層５５とｐ型シリコン層５３のそれぞれについて、その表面と裏面の両方のｐｎ接合部５４から空乏層を広げることが可能となる。このため、このパワーＭＯＳ２の構成によると、周辺部４２の高耐圧化を実現することができる。
【００２５】
（第３実施例） 図１０に第３実施例のパワーＭＯＳ３の断面図を示す。
このパワーＭＯＳ３の周辺部４２は、図示横方向に伸びるｐ型シリコン層（第１半導体層の一例）５９とｎ型シリコン層（第２半導体層の一例）６１が、図示縦方向に複数回繰返された構造によって形成されている。ｐ型シリコン層５９とｎ型シリコン層６１はｐｎ接合部６０で接している。各ｐ型シリコン層５９は図９の第２実施例のように分断されておらず、各ｐ型シリコン層５９は一体となっている。一体となったｐ型シリコン層５９群が、ｐ型ボディ層１９等を介してドレイン電極３１に接続されている。即ち、ｐ型シリコン層５９群はドレイン電極３１に接続されている。ｎ型シリコン層６１は、ｎ型外周部１２に接続されていない。これらの点で第２実施例のパワーＭＯＳ１と主に異なる。
第３実施例のパワーＭＯＳ３の構成によっても、周辺部４２の高耐圧化を実現することができる。
【００２６】
（第４実施例） 図１１に第４実施例のパワーＭＯＳ４の断面図を示す。
このパワーＭＯＳ４は、図示横方向に伸びるｐ型シリコン層（第１半導体層の一例）６５とｎ型シリコン層（第２半導体層の一例）６７が、図示縦方向に複数回繰返された構造が形成されている。ｐ型シリコン層６５とｎ型シリコン層６７はｐｎ接合部６６で接している。ここで、ｎ型シリコン層群６７は、それぞれ幅と厚さが異なる。具体的には、上方のｎ型シリコン層６７ほど幅が広く厚さが薄い。これらの点で第３実施例のパワーＭＯＳ３と主に異なる。
第４実施例のパワーＭＯＳ４の構成によっても、周辺部４２の高耐圧化を実現することができる。
【００２７】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【００２８】
例えば、上記実施例ではｎ型のパワーＭＯＳ１〜４について説明したが、ｐ型のパワーＭＯＳにも本発明を適用できるのはいうまでもない。また、本発明は、Ｕ溝型のパワーＭＯＳに限定されて適用されるものではなく、Ｖ溝型のパワーＭＯＳにも適用することができる。さらに、本発明は、ＭＯＳＦＥＴに限定されて適用されるものではなく、ＩＧＢＴやＭＯＳゲートサイリスタにも適用することができる。
また、図１０に示す第３実施例では、ｐ型シリコン層５９を導通させ、ｎ型シリコン層６１を導通させない構成としているが、逆に、ｎ型シリコン層６１を導通させ、ｐ型シリコン層５９は導通させない構成としてもよい。即ち、第２実施例では、請求項１等に記載の第１電極をソース電極３１、第２電極をドレイン電極１４とし、第１半導体層をｐ型シリコン層５９、第２半導体層６１をｎ型シリコン層６１としているが、逆に、第１電極をドレイン電極１４、第２電極をソース電極３１とし、第１半導体層をｎ型シリコン層６１、第２半導体層をｐ型シリコン層５９としてもよい。
【図面の簡単な説明】
【図１】 第１実施例のパワーＭＯＳの断面図を示す。
【図２】 上記パワーＭＯＳのＶＤ＝２１０Ｖのときの電圧分布を示す。
【図３】 上記パワーＭＯＳのドレイン電圧ＶＤ−ドレイン電流ＩＤ特性を示す。
【図４】 上記パワーＭＯＳの製造工程の一部を示す（１）。
【図５】 上記パワーＭＯＳの製造工程の一部を示す（２）。
【図６】 上記パワーＭＯＳの製造工程の一部を示す（３）。
【図７】 上記パワーＭＯＳの製造工程の一部を示す（４）。
【図８】 上記パワーＭＯＳの製造工程の一部を示す（５）。
【図９】 第２実施例のパワーＭＯＳの断面図を示す。
【図１０】 第３実施例のパワーＭＯＳの断面図を示す。
【図１１】 第４実施例のパワーＭＯＳの断面図を示す。
【符号の説明】
１：パワーＭＯＳ（半導体装置の一例）
１４：ドレイン電極（第２電極の一例）
２５：ゲート電極（第３電極の一例）
３１：ソース電極（第１電極の一例）
３７：半導体ブロック
３７ａ：半導体ブロックの表面（第１主面の一例）
３７ｂ：半導体ブロックの裏面（第２主面の一例）
３９：パワーＭＯＳ素子（電力制御用半導体素子の一例）
４１：中央部
４２：周辺部
４７：ｐ型シリコン層（第１半導体層の一例）
４９：ｎ型シリコン層（第２半導体層の一例）
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。特に、半導体装置（半導体ブロック）の周辺部の高耐圧化を実現するための技術に関する。
【０００２】
【従来の技術】
中央部およびその中央部を取り囲む周辺部を有する半導体ブロックを備え、中央部には、例えばパワーＭＯＳ素子やＩＧＢＴ素子等の電力制御用半導体素子が形成され、その電力制御用半導体素子は、半導体ブロックの第１主面側に形成された第１電極と、半導体ブロックの第１主面と反対側の第２主面側に形成された第２電極と、第３電極とを有し、第３電極に印加する電圧によって第１電極と第２電極間の抵抗を変化させることによって電力制御を行う半導体装置が開発されている。
この種の半導体装置の高耐圧化を実現するためには、電力制御用半導体素子が形成されている中央部の耐圧を高めるだけでなく、半導体ブロックの中央部を取り囲む周辺部の耐圧も高めなければならない。
半導体ブロックの周辺部の高耐圧化を実現するための技術として、周辺部にガードリング群（フィールド・リミッティング・リングということもある）を形成する技術が知られている。ガードリング群は、半導体ブロックの周辺部あるいはその近傍（例えば電力制御用半導体素子がパワーＭＯＳ素子である場合は、ｐ型ボディ層とｎ型ドリフト層の間のｐｎ接合部等）における電界集中を緩和して、半導体ブロックの周辺部の高耐圧化を実現しようとするものである。
【０００３】
【発明が解決しようとする課題】
ガードリング群を単に等間隔に配置したのでは、高耐圧化の実現は困難である。高耐圧化を実現するためには、高耐圧化が実現できるように各ガードリングを最適な位置に配置する必要がある。また、ガードリング群は一般に、数十μｍ程度の深い不純物拡散によって形成しなければならない。
しかしながら、このような最適な配置位置を求める作業や深い不純物拡散を行う作業には手間がかかり、ひいては製造コストを増大させる要因となっていた。
【０００４】
本発明は、ガードリングとは異なる構成によって半導体装置（半導体ブロック）の周辺部の高耐圧化を実現することを目的とする。
【０００５】
【課題を解決するための手段および作用と効果】
本発明の半導体装置は、中央部およびその中央部を取り囲む周辺部を有する半導体ブロックを備えている。
中央部には、電力制御用半導体素子が形成され、その電力制御用半導体素子は、半導体ブロックの第１主面側に形成された第１電極と、半導体ブロックの第１主面と反対側の第２主面側に形成された第２電極と、半導体ブロックの第１主面側に形成された第３電極とを有し、第３電極に印加する電圧によって第１電極と第２電極間の抵抗が変化する。
周辺部には、半導体ブロックの第１主面側に形成された積層構造と、半導体ブロックの第２主面側に形成された繰返し構造が設けられている。積層構造は、第１電極に導通するとともに半導体ブロックのいずれかの主面に平行な方向に伸びる第１導電型の第１半導体層と、半導体ブロックのいずれかの主面に平行な方向に伸びる第２導電型の第２半導体層とが積層した構造を有している。繰返し構造は、半導体ブロックのいずれかの主面に垂直な方向に伸びるとともに第１電極に導通する第１導電型の第３半導体層と、半導体ブロックのいずれかの主面に垂直な方向に伸びるとともに第２電極に導通する第２導電型の第４半導体層とが、半導体ブロックのいずれかの主面に平行な方向に複数回繰返された構造を有している。また、第１半導体層と第３半導体層が導通しており、第２半導体層と第４半導体層が第１半導体層で分離されている。
【０００６】
この半導体装置の構成によると、半導体ブロックの第１主面側に形成された第１電極と、第１主面と反対側の第２主面側に形成された第２電極の間に逆方向電圧が印加されると、第１電極に導通する第１半導体層と、第２半導体層の積層構造の接合部に逆バイアス電圧がかけられる。この結果、その接合部から第１半導体層と第２半導体層の両方に空乏層が広げられる。このため、半導体ブロックの周辺部における電界集中を緩和することができる。
また、第１半導体層と第２半導体層は半導体ブロックのいずれかの主面に平行に伸びるように構成すればよいことから、最適な配置位置を求める作業や、深い不純物拡散を行う作業は必要とされない。
この半導体装置の構成によると、ガードリングとは異なる構成によって、半導体装置の周辺部の高耐圧化を実現することができる。
また、この半導体装置の構成によると、第１電極と第２電極間に逆方向電圧が印加されたときに、第１半導体層と第２半導体層に加えて、第３半導体層と第４半導体層にも空乏層が広げられる。このため、この半導体装置によると、周辺部の一層の高耐圧化を実現することができる（請求項１）。
【０００７】
この場合、第１半導体層と第２半導体層の積層構造が、半導体ブロックのいずれかの主面に垂直な方向に複数回繰返されていることが好ましい（請求項２）。
この半導体装置の構成によると、第１半導体層と第２半導体層のそれぞれについて、その表面と裏面の両方の接合部から空乏層を広げることが可能となる。このため、半導体装置の周辺部のさらなる高耐圧化を実現することができる。
【０００８】
この場合、第２電極と第２半導体層が導通していることが好ましい（請求項３）。
この半導体装置の構成によると、第２半導体層がフローティング状態となることを回避できるので、第１電極と第２電極間に逆方向電圧が印加されたときに第１半導体層と第２半導体層の接合部に印加される逆バイアス電圧の値が安定する。この結果、半導体装置の周辺部の耐圧特性を安定化させることができる。
【００１０】
本発明は、請求項１に記載の半導体装置の製造方法をも実現する。この製造方法は、第２導電型の第４半導体層を貫通するトレンチを形成する工程と、トレンチに第１導電型の第３半導体層を埋込んだ後に連続して第４半導体層と第３半導体層上に第１導電型の第１半導体層を堆積させる工程と、第１半導体層に接する第２導電型の第２半導体層を形成する工程とを有する（請求項４）。
この製造方法では、トレンチに第１導電型の第３半導体層を埋込んだ後に連続して第４半導体層と第３半導体層上に第１導電型の第１半導体層を堆積させるので、請求項１に記載の半導体装置を簡単な製造工程で製造することができる。
【００１１】
この場合、第１半導体層の表面に不純物を添加して第２半導体層を形成することが好ましい（請求項５）。
ここで、「第１半導体層の表面に不純物を添加して第２半導体層を形成する」方法としては、例えば熱拡散法やイオン注入法が挙げられる。
この製造方法によると、第１半導体層上に第２半導体層を堆積させる必要がないので、より簡単に請求項１に記載の半導体装置を製造することができる。
【００１２】
【発明の実施の形態】
（第１実施例） 図１に、第１実施例のパワーＭＯＳＦＥＴ（以下「パワーＭＯＳ」という）１の断面図を示す。パワーＭＯＳ１はいわゆる縦型半導体装置の一例を示すものである。パワーＭＯＳ１は、例えば自動車のモータや家庭用電気機器の電力制御（電力変換等も含む）に用いられる。
図１に示すパワーＭＯＳ１は、中央部４１と、中央部４１を取り囲む周辺部４２と、周辺部４２をさらに取り囲む外周部４３を有する半導体ブロック３７を備えている。
中央部４１には、パワーＭＯＳ素子３９が形成されている。パワーＭＯＳ素子３９は、ドレイン電極（第２電極の一例）１４と、ドレイン電極１４に接するｎ＋型ドレイン層１１と、ｎ＋型ドレイン層１１に接する横方向構造部１３の中央構造部１３ａと、ｐ型ボディ層１９と、ｐ型ボディ層１９に接するｎ＋型ソース層２１と、ｐ型ボディ層１９およびｎ＋型ソース層２１に接するソース電極（第１電極の一例）３１と、ｐ型ボディ層１９を貫通するトレンチ２３にゲート絶縁膜２７で被覆された状態で埋込まれているゲート電極（第３電極の一例）２５と、ゲート電極２５およびソース電極３１の間に形成された絶縁膜２９を有する。
ソース電極３１は、半導体ブロック３７の表面（第１主面の一例）３７ａ側に形成されている。ドレイン電極１４は、半導体ブロック３７の表面３７ａと反対側の裏面（第２主面の一例）３７ｂ側に形成されている。
【００１３】
横方向構造部１３の中央構造部１３ａは、半導体ブロック１１の表面３７ａおよび裏面３７ｂに垂直な方向（以下「図示縦方向」という）に伸びるｐ型シリコン層１５とｎ型シリコン層１７が、半導体ブロック１１の表面３７ａおよび裏面３７ｂに平行な方向（以下「図示横方向」という）に複数回繰返された構造によって形成されている。ｐ型シリコン層１５は、同じ導電型のｐ型ボディ層１９を介してソース電極３１に間接的に接続されている。即ち、ｐ型シリコン層１５はソース電極３１と導通している。ｎ型シリコン層１７は、同じ導電型のｎ＋型ドレイン層１１を介してドレイン電極１４に間接的に接続されている。即ち、ｎ型シリコン層１７はドレイン電極１４と導通している。
なお、上記した絶縁膜２９とｎ＋型ドレイン層１１とドレイン電極１４は、周辺部４２と外周部４３にまで図示横方向に伸びている。
【００１４】
周辺部４２は、横方向構造部１３の周辺構造部１３ｂと、縦方向構造部４５等を有する。横方向構造部１３の周辺構造部１３ｂは、図示縦方向に伸びるｐ型シリコン層（第３半導体層の一例）１８とｎ型シリコン層（第４半導体層の一例）２０が、上記した中央構造部１３ａと同様に、図示横方向に複数回繰返された構造によって形成されている。ｐ型シリコン層１８の幅（図示横方向の長さ）は約３μｍであり、不純物濃度は約８．０Ｅ１５ｃｍ−３である。ｎ型シリコン層２０の幅は約１μｍであり、不純物濃度は約２．８Ｅ１６ｃｍ−３である。
【００１５】
縦方向構造部４５は、図示横方向に伸びるｐ型シリコン層（第１半導体層の一例）４７とｎ型シリコン層（第２半導体層の一例）４９の積層構造によって形成されている。具体的には、ｎ型シリコン層４９の下方にｐ型シリコン層４７が配置され、両シリコン層４９、４７はｐｎ接続部４８で接している。
ｐ型シリコン層４７の厚さ（縦方向の長さ）は約２μｍであり、不純物濃度は約５．０Ｅ１５ｃｍ−３である。ｎ型シリコン層４９の厚さは約１μｍであり、不純物濃度は約２．５Ｅ１６ｃｍ−３である。
【００１６】
上記した各シリコン層１８、２０、４７、４９の幅、厚さ、不純物濃度の数値は、所望の耐圧時に各シリコン層１８、２０、４７、４９を完全空乏化できる値に選択されている。ここで、シリコン層１８、２０の幅、およびシリコン層４７、４９の厚さは５μｍ以下であることが好ましい。シリコン層１８、２０、４７、４９の不純物濃度は、１Ｅ１５ｃｍ−３以上であって、１．０Ｅ１８ｃｍ−３未満の範囲内にあることが好ましい。
ｐ型シリコン層４７は、同じ導電型のｐ型ボディ層１９を介してソース電極３１に間接的に接続されている。即ち、ｐ型シリコン層４７はソース電極３１と導通している。
【００１７】
外周部４３は、ｎ型接続層４４と、ｎ型外周層１２等を有する。周辺部４２のｎ型シリコン層４９は、ｎ型接続層４４によってｎ型外周層１２に接続されている。この結果、ｎ型シリコン層４９は、同じ導電型のｎ型接続層４４、ｎ型外周層１２、ｎ＋型ドレイン層１１を介してドレイン電極１４に間接的に接続されている。即ち、ｎ型シリコン層４９はドレイン電極１４と導通している。
【００１８】
ｎ＋型ソース層２１とｎ＋型ドレイン層１１の間の耐圧を測定するときは、ゲート電極２５とソース電極１４を接地し、ドレイン電極３１に印加する電圧を徐々に上昇させていく。すると、ｐ型シリコン層４７とｎ型シリコン層４９のｐｎ接合部４８には逆バイアス電圧がかけられる。この結果、ｐｎ接合部４８からｐ型シリコン層４７内とｎ型シリコン層４９内に空乏層が広がる。また、ｐ型シリコン層１５とｎ型シリコン層１７のｐｎ接合部１６にも逆バイアス電圧がかけられる。この結果、ｐｎ接合部１６からｐ型シリコン層１５内とｎ型シリコン層１７内に空乏層が広がる。
そして、所望の耐圧時に、各シリコン層４９、４７、１７、１５、即ち、周辺部４２が完全空乏化される。このため、周辺部４２あるいはその近傍における電界集中を緩和することができる。従って、パワーＭＯＳ１の周辺部４２の高耐圧化を実現することができる。
【００１９】
第１実施例のパワーＭＯＳ１の特性のシミュレーション結果を示す。
まず、図２にパワーＭＯＳ１のドレイン電圧ＶＤ＝２１０Ｖの時の電圧分布を示す。図２は、図１の周辺部４２と外周部４３の部分を示している。図２に示すように、周辺部４２を囲むように空乏層エッジが形成されていることから、周辺部４２は完全空乏化していることがわかる。また、等電位線がほぼ均一の間隔で分布しており、周辺部４２での電界集中が緩和されていることがわかる。
【００２０】
次に、図３にパワーＭＯＳ１のドレイン電圧ＶＤ−ドレイン電流ＩＤ特性（耐圧特性）を示す。ドレイン電圧は０〜２５０Ｖの範囲で、０．２Ｖずつ電圧を上昇させた。なお、ゲート電圧、ソース電圧、ボディ電圧は０Ｖとした。図８のグラフから分かるように、ドレイン電圧ＶＤが約２１０Ｖで、パワーＭＯＳ１はブレークダウンしており、耐圧は約２１０Ｖであることがわかる。従って、周辺部４２の高耐圧化が実現されていることがわかる。
【００２１】
図４から図８に、第１実施例のパワーＭＯＳ１の周辺部４２と外周部４３の製造工程を示す。
まず、図４に示すように、ｎ＋型シリコン層からなる半導体基板１１上に例えばエピタキシャル成長やＣＶＤ（Chemical Vapor Deposition）法によってｎ型シリコン層Ａを形成する。半導体基板（ｎ＋型シリコン層）１１は、図１のｎ＋型ドレイン層となるものである。ｎ型シリコン層Ａは、図１のｎ型シリコン層２０とｎ型外周層１２となるものである。
次に、図５に示すように、レジストをマスクにして、例えば異方性エッチング（ＲＩＥ（Reactiove Ion Etching）等）によってｎ型シリコン層Ａを貫通してｎ＋型ドレイン層１１に達するトレンチＢを形成する。この結果、ｎ型シリコン層２０群とｎ型外周層１２が形成される。
【００２２】
次に、図６に示すように、トレンチＢ（図５参照）内に例えばエピタキシャル成長やＣＶＤ法によってｐ型シリコン層１８を埋込んだ後、さらに連続してｎ型シリコン層２０とｐ型シリコン層１８とｎ型外周層１２上にｐ型シリコン層Ｃを堆積させる。ｐ型シリコン層Ｃは、図１のｎ型接続層４４、ｐ型シリコン層４７、ｎ型シリコン層４９となるものである。
次に、図７に示すように、ｐ型シリコン層Ｃの一部（図示右側）に例えば熱拡散法やイオン注入法によってリン等の不純物をｎ型外周層１２に達するまで添加する。この結果、ｎ型接続層４４が形成される。
最後に、図８に示すように、ｐ型シリコン層Ｃの図７で不純物拡散を行った部位と別の部位（図示中央から左側）に例えば熱拡散法やイオン注入法によってリン等の不純物を添加する。ただし、図８での不純物拡散は図７での不純物拡散より浅くする。
この結果、パワーＭＯＳ１の周辺部４２と外周部４３が製造される。
【００２３】
（第２実施例） 図９に第２実施例のパワーＭＯＳ２の断面図を示す。
このパワーＭＯＳ２の周辺部４２には、図示横方向に伸びるｐ型シリコン層（第１半導体層の一例）５３とｎ型シリコン層（第２半導体層の一例）５５が、図示縦方向に複数回繰返された縦方向構造部５１が形成されている。ｐ型シリコン層５３とｎ型シリコン層５５はｐｎ接合部５４で接している。一番上のｐ型シリコン層５３ａはｐ型ボディ層１９を介してソース電極３１に間接的に接続されている。他のｐ型シリコン層５３ｂ、５３ｃ、５３ｄは、横方向構造部１３のうち図示一番右側のｐ型シリコン層１５とｐ型ボディ層１９を介してソース電極３１に間接的に接続されている。即ち、各ｐ型シリコン層５３はソース電極３１と導通している。各ｎ型シリコン層５５は、ｎ型外周層１２とｎ＋型ドレイン層１１を介してドレイン電極１４に間接的に接続されている。即ち、各ｎ型シリコン層５５はドレイン電極１４と導通している。また、周辺部４２には、第１実施例（図１）の横方向構造部１３ｂのようなシリコン層が図示横方向に繰返し配置された構造部は形成されていない。これらの点で第１実施例のパワーＭＯＳ１と主に異なる。
【００２４】
第２実施例のパワーＭＯＳ２の構成によると、周辺部４２のｎ型シリコン層５５とｐ型シリコン層５３のそれぞれについて、その表面と裏面の両方のｐｎ接合部５４から空乏層を広げることが可能となる。このため、このパワーＭＯＳ２の構成によると、周辺部４２の高耐圧化を実現することができる。
【００２５】
（第３実施例） 図１０に第３実施例のパワーＭＯＳ３の断面図を示す。
このパワーＭＯＳ３の周辺部４２は、図示横方向に伸びるｐ型シリコン層（第１半導体層の一例）５９とｎ型シリコン層（第２半導体層の一例）６１が、図示縦方向に複数回繰返された構造によって形成されている。ｐ型シリコン層５９とｎ型シリコン層６１はｐｎ接合部６０で接している。各ｐ型シリコン層５９は図９の第２実施例のように分断されておらず、各ｐ型シリコン層５９は一体となっている。一体となったｐ型シリコン層５９群が、ｐ型ボディ層１９等を介してドレイン電極３１に接続されている。即ち、ｐ型シリコン層５９群はドレイン電極３１に接続されている。ｎ型シリコン層６１は、ｎ型外周部１２に接続されていない。これらの点で第２実施例のパワーＭＯＳ１と主に異なる。
第３実施例のパワーＭＯＳ３の構成によっても、周辺部４２の高耐圧化を実現することができる。
【００２６】
（第４実施例） 図１１に第４実施例のパワーＭＯＳ４の断面図を示す。
このパワーＭＯＳ４は、図示横方向に伸びるｐ型シリコン層（第１半導体層の一例）６５とｎ型シリコン層（第２半導体層の一例）６７が、図示縦方向に複数回繰返された構造が形成されている。ｐ型シリコン層６５とｎ型シリコン層６７はｐｎ接合部６６で接している。ここで、ｎ型シリコン層群６７は、それぞれ幅と厚さが異なる。具体的には、上方のｎ型シリコン層６７ほど幅が広く厚さが薄い。これらの点で第３実施例のパワーＭＯＳ３と主に異なる。
第４実施例のパワーＭＯＳ４の構成によっても、周辺部４２の高耐圧化を実現することができる。
【００２７】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【００２８】
例えば、上記実施例ではｎ型のパワーＭＯＳ１〜４について説明したが、ｐ型のパワーＭＯＳにも本発明を適用できるのはいうまでもない。また、本発明は、Ｕ溝型のパワーＭＯＳに限定されて適用されるものではなく、Ｖ溝型のパワーＭＯＳにも適用することができる。さらに、本発明は、ＭＯＳＦＥＴに限定されて適用されるものではなく、ＩＧＢＴやＭＯＳゲートサイリスタにも適用することができる。
また、図１０に示す第３実施例では、ｐ型シリコン層５９を導通させ、ｎ型シリコン層６１を導通させない構成としているが、逆に、ｎ型シリコン層６１を導通させ、ｐ型シリコン層５９は導通させない構成としてもよい。即ち、第２実施例では、請求項１等に記載の第１電極をソース電極３１、第２電極をドレイン電極１４とし、第１半導体層をｐ型シリコン層５９、第２半導体層６１をｎ型シリコン層６１としているが、逆に、第１電極をドレイン電極１４、第２電極をソース電極３１とし、第１半導体層をｎ型シリコン層６１、第２半導体層をｐ型シリコン層５９としてもよい。
【図面の簡単な説明】
【図１】 第１実施例のパワーＭＯＳの断面図を示す。
【図２】 上記パワーＭＯＳのＶＤ＝２１０Ｖのときの電圧分布を示す。
【図３】 上記パワーＭＯＳのドレイン電圧ＶＤ−ドレイン電流ＩＤ特性を示す。
【図４】 上記パワーＭＯＳの製造工程の一部を示す（１）。
【図５】 上記パワーＭＯＳの製造工程の一部を示す（２）。
【図６】 上記パワーＭＯＳの製造工程の一部を示す（３）。
【図７】 上記パワーＭＯＳの製造工程の一部を示す（４）。
【図８】 上記パワーＭＯＳの製造工程の一部を示す（５）。
【図９】 第２実施例のパワーＭＯＳの断面図を示す。
【図１０】 第３実施例のパワーＭＯＳの断面図を示す。
【図１１】 第４実施例のパワーＭＯＳの断面図を示す。
【符号の説明】
１：パワーＭＯＳ（半導体装置の一例）
１４：ドレイン電極（第２電極の一例）
２５：ゲート電極（第３電極の一例）
３１：ソース電極（第１電極の一例）
３７：半導体ブロック
３７ａ：半導体ブロックの表面（第１主面の一例）
３７ｂ：半導体ブロックの裏面（第２主面の一例）
３９：パワーＭＯＳ素子（電力制御用半導体素子の一例）
４１：中央部
４２：周辺部
４７：ｐ型シリコン層（第１半導体層の一例）
４９：ｎ型シリコン層（第２半導体層の一例）
Claims (5)
- 中央部およびその中央部を取り囲む周辺部を有する半導体ブロックを備え、
中央部には、電力制御用半導体素子が形成され、その電力制御用半導体素子は、半導体ブロックの第１主面側に形成された第１電極と、半導体ブロックの第１主面と反対側の第２主面側に形成された第２電極と、半導体ブロックの第１主面側に形成された第３電極とを有し、第３電極に印加する電圧によって第１電極と第２電極間の抵抗が変化するものであり、
周辺部には、半導体ブロックの第１主面側に形成された積層構造と、半導体ブロックの第２主面側に形成された繰返し構造が設けられており、
前記積層構造は、第１電極に導通するとともに半導体ブロックのいずれかの主面に平行な方向に伸びる第１導電型の第１半導体層と、半導体ブロックのいずれかの主面に平行な方向に伸びる第２導電型の第２半導体層とが積層した構造を有し、
前記繰返し構造は、半導体ブロックのいずれかの主面に垂直な方向に伸びるとともに第１電極に導通する第１導電型の第３半導体層と、半導体ブロックのいずれかの主面に垂直な方向に伸びるとともに第２電極に導通する第２導電型の第４半導体層とが、半導体ブロックのいずれかの主面に平行な方向に複数回繰返された構造を有しており、
第１半導体層と第３半導体層が導通しており、第２半導体層と第４半導体層が第１半導体層で分離されていることを特徴とする半導体装置。 - 第１半導体層と第２半導体層の積層構造が、半導体ブロックのいずれかの主面に垂直な方向に複数回繰返されていることを特徴とする請求項１に記載の半導体装置。
- 第２電極と第２半導体層が導通していることを特徴とする請求項１または２に記載の半導体装置。
- 請求項１に記載の半導体装置の製造方法であって、
第２導電型の第４半導体層を貫通するトレンチを形成する工程と、トレンチに第１導電型の第３半導体層を埋込んだ後に連続して第４半導体層と第３半導体層上に第１導電型の第１半導体層を堆積させる工程と、第１半導体層に接する第２導電型の第２半導体層を形成する工程とを有する請求項１に記載の半導体装置の製造方法。 - 第１半導体層の表面に不純物を添加して第２半導体層を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
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