JP5487658B2 - 半導体装置およびその製造方法 - Google Patents
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Description
図1は、実施の形態1にかかる半導体装置の構造を示す断面図である。実施の形態1にかかる半導体装置100は、n+ドレイン領域である抵抗率の低いn+基板1の第1主面の表面に、活性領域18においてはn型ドリフト領域(第1導電型第1半導体領域)2aおよびp型仕切領域(第2導電型第2半導体領域)3aからなる第1の超接合層と、非活性領域17においてはn型ドリフト領域(第1導電型第3半導体領域)2bおよびp型仕切領域(第2導電型第4半導体領域)3bからなる第2の超接合層が設けられている。また、第2の超接合層の終端部にはn型ストッパー領域19が設けられている。
つぎに、半導体装置100各部の設計条件について説明する。第2の界面31と第1の界面32とのなす角度をθ1とすると、45°≦θ1≦135°とすることが望ましい。その理由は、空乏層が第2の界面31および第1の界面32から非活性領域17に向かって広がるので、θ1を45°より小さくすると図2に示す領域Bで電界が集中しやすくなるためである。また、θ1を135°より大きくするとエッジ長さが長くなりすぎてしまうためである。なお、図1および図2には、θ1=90°の場合が図示されている。
非活性領域17において、n型ドリフト領域2bの直線部分における厚さWn(図1参照)とp型仕切領域3bの直線部分における厚さWp(図1参照)は、下記式(1)および(2)を満たすことが望ましい。ここで、第2の界面31および第1の界面32に近い順にk番目(k=1,2,3・・・)のn型ドリフト領域2bの厚さの最大値をWnmax,k[μm]とし、厚さの最小値をWnmin,k[μm]とし、平均不純物濃度をNnave,k[1/cm3]とする。同様に、p型仕切領域3bの厚さの最大値をWpmax,k[μm]とし、厚さの最小値をWpmin,k[μm]とし、平均不純物濃度をNpave,k[1/cm3]とする。また、真空中の誘電率をε0[F/cm]とし、シリコンの非誘電率をεsiとし、臨界電界強度をEcr[V/cm]とし、電気素量をq[c]とする。
つぎに、半導体装置100の製造方法について説明する。図5〜図13は、実施の形態1にかかる半導体装置の製造工程を示す説明図である。まず、図5に示すように、n+基板1の表面にn-エピタキシャル層41aを堆積する。つぎに、n-エピタキシャル層41aの表面に、n型ストッパー領域を形成するための開口部43aと、活性領域18のn型ドリフト領域を形成するための開口部43bを有するマスク42aを形成する。このマスク42aを用いてn-エピタキシャル層41aの一部にn型不純物(たとえば、リン(P))をイオン注入する。
図17は、実施の形態2にかかる半導体装置の構造を示す断面図である。実施の形態2にかかる半導体装置200では、非活性領域17の超接合層の接合面が、n型ストッパー領域19側においては第2の界面31と平行に曲がっており、非活性領域17の中央付近においては第1の界面32と平行に延びており、さらに、活性領域18側においては第3の界面33と平行になるように曲がっている。
2a n型ドリフト領域(第1導電型第1半導体領域)
2b n型ドリフト領域(第1導電型第3半導体領域)
3a p型仕切領域(第2導電型第2半導体領域)
3b p型仕切領域(第2導電型第4半導体領域)
9 p型ベース領域
15 ソース電極(第1の主電極)
16 ドレイン電極(第2の主電極)
17 非活性領域
18 活性領域
19 n型ストッパー領域
31 界面(第2の界面)
32 界面(第1の界面)
33 界面(第3の界面)
Claims (10)
- 半導体基板の表面側に選択的に形成された第2導電型ベース領域、前記半導体基板の裏面側の半導体基板層、および該半導体基板層と前記第2導電型ベース領域との間のドリフト層を備える活性領域と、
前記第2導電型ベース領域に電気的に接続される第1主電極と、
前記半導体基板の分断面に沿って形成される第1導電型ストッパー領域と、
前記活性領域を囲み、かつ前記活性領域から前記第1導電型ストッパー領域までの間にかけて形成される非活性領域と、
前記半導体基板の裏面側に電気的に接続される第2主電極と、を備え、
前記非活性領域は、第1導電型第1半導体領域と第2導電型第2半導体領域とが交互に配置されており、該第1導電型第1半導体領域と該第2導電型第2半導体領域とのpn接合は、前記半導体基板層と前記非活性領域との第1の界面に沿って延びるとともに、前記第1導電型ストッパー領域側で曲がって前記第1導電型ストッパー領域と前記非活性領域との第2の界面に沿って延びるL字型であり、
前記第1の界面および前記第2の界面に近い側からk番目(k=1,2,・・)の前記第1導電型第1半導体領域の厚さの最大値および最小値をそれぞれW nmax,k [μm]およびW nmin,k [μm]とし、当該第1導電型第1半導体領域の不純物濃度の平均値をN nave,k [1/cm 3 ]とし、前記第1の界面および前記第2の界面に近い側からk番目の前記第2導電型第2半導体領域の厚さの最大値および最小値をそれぞれW pmax,k [μm]およびW pmin,k [μm]とし、当該第2導電型第2半導体領域の不純物濃度の平均値をN pave,k [1/cm 3 ]とし、真空中の誘電率をε 0 [F/cm]とし、シリコンの非誘電率をε si とし、臨界電界強度をE cr [V/cm]とし、電気素量をq[c]とすると、
- 半導体基板の表面側に選択的に形成された第2導電型ベース領域、前記半導体基板の裏面側の半導体基板層、および該半導体基板層と前記第2導電型ベース領域との間のドリフト層を備える活性領域と、
前記第2導電型ベース領域に電気的に接続される第1主電極と、
前記半導体基板の分断面に沿って形成される第1導電型ストッパー領域と、
前記活性領域を囲み、かつ前記活性領域から前記第1導電型ストッパー領域までの間にかけて形成される非活性領域と、
前記半導体基板の裏面側に電気的に接続される第2主電極と、を備え、
前記非活性領域は、第1導電型第1半導体領域と第2導電型第2半導体領域とが交互に配置されており、該第1導電型第1半導体領域と該第2導電型第2半導体領域とのpn接合は、前記半導体基板層と前記非活性領域との第1の界面に沿って延びるとともに、前記第1導電型ストッパー領域側で曲がって前記第1導電型ストッパー領域と前記非活性領域との第2の界面に沿って延び、かつ、前記活性領域側で曲がって前記活性領域と前記非活性領域との第3の界面に沿って延びるコの字型であることを特徴とする半導体装置。 - 前記第1の界面および前記第2の界面に前記第1導電型第1半導体領域が接していることを特徴とする請求項1または2に記載の半導体装置。
- 前記第1の界面および前記第2の界面に前記第2導電型第2半導体領域が接していることを特徴とする請求項1または2に記載の半導体装置。
- 前記ドリフト層は、第1導電型第3半導体領域と第2導電型第4半導体領域とが交互に配置され、第1導電型第3半導体領域と第2導電型第4半導体領域とのpn接合が前記第2の界面と平行であることを特徴とする請求項1〜4のいずれか一つに記載の半導体装置。
- 前記第1の界面と前記第2の界面とのなす角度が45°以上135°以下であることを
特徴とする請求項1〜5のいずれか一つに記載の半導体装置。 - 請求項1または2に記載の半導体装置の製造方法であって、
半導体層を堆積する第1の工程と、
前記半導体層に不純物イオンを選択的に注入する第2の工程と、
を交互に複数回おこない、
複数回の前記第2の工程において、それぞれ、開口部が異なるマスクを用いて、前記第1導電型第1半導体領域および前記第2導電型第2半導体領域を形成し、
前記第2の工程を繰り返すごとに、前記マスクの、前記第1の界面に沿って延びる前記第1導電型第1半導体領域と前記第2導電型第2半導体領域とのpn接合を形成する前記開口部の幅を狭くすることを特徴とする半導体装置の製造方法。 - 前記第1の工程では、前記半導体層として第1導電型半導体層を堆積し、前記第2の工程では、前記第1導電型半導体層に第1導電型の不純物イオンおよび第2導電型の不純物イオンを選択的に注入することを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記第1の工程では、前記半導体層として真性半導体層を堆積し、前記第2の工程では、前記真性半導体層に第1導電型の不純物イオンおよび第2導電型の不純物イオンを選択的に注入することを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記第1の工程では、前記半導体層として第1導電型半導体層を堆積し、前記第2の工程では、前記第1導電型半導体層に第2導電型の不純物イオンを選択的に注入することを特徴とする請求項7に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009064999A JP5487658B2 (ja) | 2009-03-17 | 2009-03-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009064999A JP5487658B2 (ja) | 2009-03-17 | 2009-03-17 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010219341A JP2010219341A (ja) | 2010-09-30 |
JP5487658B2 true JP5487658B2 (ja) | 2014-05-07 |
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ID=42977851
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP5487658B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102016115758B3 (de) | 2016-08-25 | 2018-03-01 | Infineon Technologies Austria Ag | Halbleitervorrichtung, enthaltend eine Superjunction-Struktur |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19843659A1 (de) * | 1998-09-23 | 2000-04-06 | Siemens Ag | Halbleiterbauelement mit strukturiertem Halbleiterkörper |
JP4765012B2 (ja) * | 2000-02-09 | 2011-09-07 | 富士電機株式会社 | 半導体装置及びその製造方法 |
JP4116299B2 (ja) * | 2002-01-30 | 2008-07-09 | 株式会社豊田中央研究所 | 半導体装置及びその製造方法 |
KR20080060560A (ko) * | 2006-12-27 | 2008-07-02 | 동부일렉트로닉스 주식회사 | 버티칼 이미지 센서 및 그 제조 방법 |
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- 2009-03-17 JP JP2009064999A patent/JP5487658B2/ja not_active Expired - Fee Related
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---|---|
JP2010219341A (ja) | 2010-09-30 |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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