JP3701227B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に関し、特に、パワーデバイスのチャネルストップ構造及びその製造方法に関するものである。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴや絶縁ゲート型バイポーラトランジスタ等のパワーデバイスが形成されたチップの周縁領域には、半導体装置の耐圧を保持するために、主接合から延びてきた空乏層がチップの周縁領域にまで延在して形成されることを抑制するためのチャネルストップ構造が形成されている。最近の調査によって、半導体装置の耐圧の安定化を図るためには、チャネルストップ構造が重要であることが判明してきた。
【０００３】
図２６は、第１の従来のチャネルストップ構造を示す断面図である。チップのエッジ１５１付近（周縁部分）におけるＮ-形シリコン基板１５０の上面内には、リンやヒ素等の不純物が高濃度に導入されたＮ+形不純物導入領域１５２が形成されている。
【０００４】
図２７は、第２の従来のチャネルストップ構造を示す断面図である。Ｎ-形シリコン基板１５０の上面上には、チップの周縁部分を除いて、シリコン酸化膜１５３が形成されている。シリコン酸化膜１５３から露出している部分のＮ-形シリコン基板１５０の上面１５４内には、Ｎ+形不純物導入領域１５２が形成されている。Ｎ-形シリコン基板１５０の上面１５４上には、アルミニウム電極１５５が形成されている。アルミニウム電極１５５はシリコン酸化膜１５３上に延在して形成されており、フィールドプレートを構成している。このようなチャネルストップ構造は、例えば、プレーナ型のバイポーラトランジスタが形成されている半導体装置において採用されている。
【０００５】
図２８は、第３の従来のチャネルストップ構造を示す断面図である。Ｎ-形シリコン基板１５０の上面上には、チップの周縁部分を除いて、シリコン酸化膜１５６が形成されている。シリコン酸化膜１５６から露出している部分のＮ-形シリコン基板１５０の上面１５７内には、Ｎ+形不純物導入領域１５２が形成されている。Ｎ-形シリコン基板１５０の上面１５７上には、ポリシリコン膜１５８が形成されている。ポリシリコン膜１５８はシリコン酸化膜１５６上に延在して形成されており、第１のフィールドプレートを構成している。Ｎ-形シリコン基板１５０の上面１５７の一部（最周縁部分）は、ポリシリコン膜１５８から露出している。
【０００６】
また、シリコン酸化膜１５６上に形成されている部分のポリシリコン膜１５８上、及び、ポリシリコン膜１５８が形成されていない部分のシリコン酸化膜１５６上には、シリコン酸化膜１５９が形成されている。Ｎ-形シリコン基板１５０の上面１５７の最周縁部分上には、アルミニウム電極１６０が形成されている。
アルミニウム電極１６０は、ポリシリコン膜１５８にも接触しており、また、シリコン酸化膜１５９上に延在して形成されて、第２のフィールドプレートを構成している。このような２重のフィールドプレートを有するチャネルストップ構造は、例えば、ポリシリコンから成るゲート電極を有するプレーナ型のＭＯＳＦＥＴが形成されている半導体装置において採用されている。
【０００７】
図２９は、第４の従来のチャネルストップ構造を示す断面図である。Ｎ-形シリコン基板１５０の上面上には、チップの周縁部分を除いて、シリコン酸化膜１６１が形成されている。シリコン酸化膜１６１のエッジ１５１側の端部は、膜厚が薄くなっている。シリコン酸化膜１６１から露出している部分のＮ-形シリコン基板１５０の上面１６２内には、Ｎ+形不純物導入領域１５２が形成されている。Ｎ-形シリコン基板１５０の上面１６２上には、ポリシリコン膜１６３が形成されている。ポリシリコン膜１６３はシリコン酸化膜１６１上に延在して形成されており、階段状の第１のフィールドプレートを構成している。Ｎ-形シリコン基板１５０の上面１６２の最周縁部分は、ポリシリコン膜１６３から露出している。
【０００８】
また、シリコン酸化膜１６１上に形成されている部分のポリシリコン膜１６３上、及び、ポリシリコン膜１６３が形成されていない部分のシリコン酸化膜１６１上には、シリコン酸化膜１６４が形成されている。Ｎ-形シリコン基板１５０の上面１６２の最周縁部分上には、アルミニウム電極１６５が形成されている。
アルミニウム電極１６５は、ポリシリコン膜１６３にも接触しており、また、シリコン酸化膜１６４上に延在して形成されて、第２のフィールドプレートを構成している。ポリシリコンから成るゲート電極を有するプレーナ型のＭＯＳＦＥＴが形成されている半導体装置において、最近では、図２９に示した２重のフィールドプレートを有するチャネルストップ構造が採用されている。
【０００９】
図３０は、第５の従来のチャネルストップ構造を示す断面図である（特開平８−２６４７８７号公報参照）。Ｐ+形基板２００上には、Ｐ-形エピタキシャル層２０１が形成されている。Ｐ-形エピタキシャル層２０１の上面上には、チップのエッジ２０２部分を除いて、フィールド酸化膜２０５が形成されている。フィールド酸化膜２０５から露出している部分のＰ-形エピタキシャル層２０１の上面内には、Ｐ形拡散層２０７が形成されている。
【００１０】
Ｐ形拡散層２０７が形成されている部分のＰ-形エピタキシャル層２０１の上面内には、Ｐ形拡散層２０７よりも深いトレンチ２０３が形成されている。トレンチ２０３の内壁上、及びフィールド酸化膜２０５から露出している部分のＰ-形エピタキシャル層２０１の上面上には、フィールド酸化膜２０５よりも膜厚が薄い、酸化物から成る絶縁層２０４が形成されている。また、絶縁層２０４が形成されたトレンチ２０３内を充填し、かつ、フィールド酸化膜２０５上に延びてフィールドプレートを構成するように、ドープトポリシリコン膜２０８が形成されている。また、ドープトポリシリコン膜２０８及びフィールド酸化膜２０５を覆って、ＢＰＳＧ層２０６が形成されている。
【００１１】
上記公報において、かかるチャネルストップ構造は、能動部におけるＰ-形エピタキシャル層２０１の上面内に形成されたトレンチと、該トレンチの内壁上に形成されたゲート酸化膜と、トレンチ内を充填して形成されたドープトポリシリコンから成るゲート電極とを有する（即ち、トレンチ型の絶縁ゲートを有する）トランジスタが形成されている半導体装置に採用されている。
【００１２】
上記公報には、Ｐチャネル型のＭＯＳＦＥＴにおける「チャネリング」という問題について記載されている。具体的には、「チャネリングは酸化膜およびその直下の基板上面部分の中の固定の電荷の量に左右される。この種の固定電荷は酸化工程で空乏化される。しかし、この空乏化が反転（チャネリング）を可能にする。」「これは酸化工程中に基板主表面からホウ素が分離することに起因するものであり、このホウ素が原因で基板主表面のＰ型電荷が少なくなるのである。」「ホウ素をドーパントした場合にこれが問題になることが判った。」と記載されている。
【００１３】
そして、チャネリングの解決策として上記図３０に示した構造が示されており、フィールド酸化膜２０５の膜厚よりも絶縁層２０４の膜厚を薄くすることで、Ｐ-形エピタキシャル層２０１の上部から絶縁層２０４へのホウ素の空乏化が、フィールド酸化膜２０５への空乏化よりも少なくなり、これによってチャネリングが抑制される旨が記載されている。
【００１４】
【発明が解決しようとする課題】
しかしながら、上記第１〜第４の従来のチャネルストップ構造によると、主接合から延びてきた空乏層がチップの周縁領域にまで延在して形成されることを抑制する効果が不十分であり、その結果、半導体装置の耐圧を安定化する効果が不十分であるという問題があった。
【００１５】
また、上記第５の従来のチャネルストップ構造に関し、上記公報には、Ｐ-形エピタキシャル層２０１内にＰ形拡散層２０７が形成されている場合についてのみ記載されているので、Ｎ形シリコン基板（Ｎ形エピタキシャル層を含む）内にＮ形拡散層を形成した場合に、同様の効果が得られるのか否かが不明であるという問題があった。特に、Ｐ形とは異なりＮ形の場合は、酸化工程でＮ形不純物がシリコン基板表面に偏析されるので、酸化工程によるチャネリングは考えられない。
【００１６】
本発明はかかる問題を解決するために成されたものであり、トレンチ型の絶縁ゲートを有するトランジスタを備え、Ｎ形半導体基板を用いた半導体装置において、耐圧を安定化する効果に優れたチャネルストップ構造を備える半導体装置及びその製造方法を得ることを目的とするものである。
【００１７】
【課題を解決するための手段】
この発明のうち請求項１に記載の半導体装置は、Ｎ形の半導体基板と、半導体基板の主面内に形成されて半導体基板との間で主接合を構成するＰ形の第１の不純物導入領域を有するトランジスタと、半導体基板の周縁部に形成されたチャネルストップ構造とを備える半導体装置であって、チャネルストップ構造は、半導体基板の主面内に形成された第１のトレンチと、第１のトレンチが形成されている部分の半導体基板の主面内に形成されたＮ形の第２の不純物導入領域とを有することを特徴とするものである。
【００１９】
また、この発明のうち請求項２に記載の半導体装置は、請求項１に記載の半導体装置であって、チャネルストップ構造は、第１のトレンチの内壁上に形成された第１の絶縁膜と、第１のトレンチ内を充填して形成された第１の導電膜とをさらに有することを特徴とするものである。
【００２０】
また、この発明のうち請求項３に記載の半導体装置は、請求項２に記載の半導体装置であって、チャネルストップ構造は、絶縁膜を介して半導体基板の主面上に形成され、第１の導電膜及び半導体基板の主面に接触し、主接合に向かって延びる第２の導電膜をさらに有することを特徴とするものである。
【００２１】
また、この発明のうち請求項４に記載の半導体装置は、請求項２又は３に記載の半導体装置であって、第１の導電膜の材質はポリシリコンであることを特徴とするものである。
【００２２】
また、この発明のうち請求項５に記載の半導体装置は、請求項２に記載の半導体装置であって、チャネルストップ構造は、絶縁膜を介して半導体基板の主面上に形成され、第１の導電膜及び半導体基板の主面に接触し、主接合に向かって延びる第２の導電膜と、絶縁膜を介して第２の導電膜上に形成され、第１の導電膜及び半導体基板の主面に接触し、主接合に向かって延びる第３の導電膜とをさらに有することを特徴とするものである。
【００２３】
また、この発明のうち請求項６に記載の半導体装置は、請求項２〜５のいずれか一つに記載の半導体装置であって、トランジスタは、半導体基板の主面内に形成され、トランジスタのソース又はエミッタとして機能する、Ｎ形の第３の不純物導入領域と、第３の不純物導入領域が形成されている部分の半導体基板の主面内に形成された第２のトレンチと、第２のトレンチの内壁上に形成され、トランジスタのゲート絶縁膜として機能する第２の絶縁膜と、第２のトレンチ内を充填して形成され、トランジスタのゲート電極として機能する第４の導電膜とをさらに有しており、チャネルストップ構造は、第２の不純物導入領域よりも深く半導体基板の主面内に形成された、Ｐ形の第４の不純物導入領域をさらに有することを特徴とするものである。
【００２４】
また、この発明のうち請求項７に記載の半導体装置は、請求項６に記載の半導体装置であって、第１のトレンチの開孔幅と第２のトレンチの開孔幅とは互いに等しいことを特徴とするものである。
【００２５】
また、この発明のうち請求項８に記載の半導体装置は、請求項６に記載の半導体装置であって、第１の導電膜の材質と第４の導電膜の材質とは互いに等しいことを特徴とするものである。
【００２６】
また、この発明のうち請求項９に記載の半導体装置の製造方法は、（ａ）トランジスタが形成される第１領域と、チャネルストップ構造が形成される第２領域とを有する、Ｎ形の半導体基板を準備する工程と、（ｂ）半導体基板との間で主接合を構成するＰ形の第１の不純物導入領域を、第１領域における半導体基板の主面内に形成する工程と、（ｃ）Ｎ形の第２の不純物導入領域を、第２領域における半導体基板の主面内に形成する工程と、（ｄ）第２の不純物導入領域が形成されている部分の半導体基板の主面内に、第１のトレンチを形成する工程とを備えるものである。
【００２７】
また、この発明のうち請求項１０に記載の半導体装置の製造方法は、請求項９に記載の半導体装置の製造方法であって、（ｅ）第１のトレンチの内壁上に第１の絶縁膜を形成する工程と、（ｆ）工程（ｅ）よりも後に実行され、第１のトレンチ内を充填して第１の導電膜を形成する工程とさらに備えることを特徴とするものである。
【００２８】
また、この発明のうち請求項１１に記載の半導体装置の製造方法は、請求項１０に記載の半導体装置の製造方法であって、（ｇ）第１の導電膜及び半導体基板の主面に接触し、主接合に向かって延びる第２の導電膜を、絶縁膜を介して第２領域における半導体基板の主面上に形成する工程をさらに備えることを特徴とするものである。
【００２９】
また、この発明のうち請求項１２に記載の半導体装置の製造方法は、請求項１０又は１１に記載の半導体装置の製造方法であって、（ｈ）トランジスタのソース又はエミッタとして機能する、Ｎ形の第３の不純物導入領域を、第１領域における半導体基板の主面内に形成する工程と、（ｉ）第３の不純物導入領域が形成されている部分の半導体基板の主面内に、第２のトレンチを形成する工程と、（ｊ）トランジスタのゲート絶縁膜として機能する第２の絶縁膜を、第２のトレンチの内壁上に形成する工程と、（ｋ）工程（ｊ）よりも後に実行され、第２のトレンチ内を充填し、トランジスタのゲート電極として機能する第４の導電膜を形成する工程と、（ｌ）Ｐ形の第４の不純物導入領域を、第２領域における半導体基板の主面内に前記第２の不純物導入領域よりも深く形成する工程とをさらに備えることを特徴とするものである。
【００３０】
また、この発明のうち請求項１３に記載の半導体装置の製造方法は、請求項１２に記載の半導体装置の製造方法であって、工程（ｂ）と工程（ｌ）とは同一の工程によって実行されることを特徴とするものである。
【００３１】
また、この発明のうち請求項１４に記載の半導体装置の製造方法は、請求項１２又は１３に記載の半導体装置の製造方法であって、工程（ｃ）と工程（ｈ）とは同一の工程によって実行されることを特徴とするものである。
【００３２】
また、この発明のうち請求項１５に記載の半導体装置の製造方法は、請求項１２〜１４のいずれか一つに記載の半導体装置の製造方法であって、工程（ｄ）と工程（ｉ）とは同一の工程によって実行されることを特徴とするものである。
【００３３】
また、この発明のうち請求項１６に記載の半導体装置の製造方法は、請求項１２〜１５のいずれか一つに記載の半導体装置の製造方法であって、工程（ｅ）と工程（ｊ）とは同一の工程によって実行されることを特徴とするものである。
【００３４】
また、この発明のうち請求項１７に記載の半導体装置の製造方法は、請求項１２〜１６のいずれか一つに記載の半導体装置の製造方法であって、工程（ｆ）と工程（ｋ）とは同一の工程によって実行されることを特徴とするものである。
【００３５】
【発明の実施の形態】
実施の形態１．
図１は、パワーデバイスが形成されたチップ１００の構造を模式的に示す上面図である。チップ１００上の所定箇所にゲートパッド１０１が形成されており、ゲートパッド１０１はゲート配線１０２に接続されている。ゲート配線１０２は、チップ１００の周縁に沿って枠状に形成された配線１０２ａと、配線１０２ａの枠によって囲まれる領域１０３内において所定方向（紙面の上下方向）に延在し、両端が配線１０２ａに繋がる、等間隔かつ平行に配設された複数の配線１０２ｂとを備えている。配線１０２ａは、チップ１００のエッジ１０４の若干内側に形成されている。
【００３６】
図２は、図１に示した領域Ｘ、即ちチップ１００のエッジ１０４付近の構造を拡大して示す上面図である。領域ＡＲ１は、パワーデバイスが形成されている領域である。エッジ１０４側で領域ＡＲ１に隣接する領域ＡＲ２は、主接合の電界を緩和するための構造が形成されている領域である。エッジ１０４を含む領域ＡＲ３は、チャネルストップ構造が形成されている領域である。
【００３７】
図３は、図２に示した領域ＡＲ１内に形成されているパワーデバイスの構造を示す断面図である。図３には、互いに隣接する２つのパワーＭＯＳＦＥＴが示されている。また、図３では、パワーデバイスの一例としてパワーＭＯＳＦＥＴを示したが、絶縁ゲート型バイポーラトランジスタ等の他のパワーデバイスが形成されていてもよい。
【００３８】
図３に示すように、パワーＭＯＳＦＥＴは、（ａ）Ｎ-形シリコン基板１の上面に形成されてＮ-形シリコン基板１との間で主接合を構成する、ボロン等の不純物が導入されたＰ形不純物導入領域２０と、（ｂ）Ｐ形不純物導入領域２０よりも浅くＮ-形シリコン基板１の上面内に形成された、Ｎ+形のソース領域（バイポーラトランジスタの場合はエミッタ領域となる）２４と、（ｃ）ソース領域２４が形成されている部分のＮ-形シリコン基板１の上面内において、Ｐ形不純物導入領域２０よりも深く形成されたトレンチ２１と、（ｄ）トレンチ２１の内壁上に形成され、パワーＭＯＳＦＥＴのゲート絶縁膜として機能するシリコン酸化膜２２と、（ｅ）トレンチ２１内を充填して形成されたポリシリコン膜２３とを備えている。ポリシリコン膜２３は、パワーＭＯＳＦＥＴのゲート電極として機能し、図１に示した配線１０２ｂに対応する。なお、図３にはＮチャネルのパワーＭＯＳＦＥＴが示されているが、ＰチャネルのパワーＭＯＳＦＥＴが形成されていてもよい。
【００３９】
また、Ｎ-形シリコン基板１の上面上には、ポリシリコン膜２３の上面を覆ってシリコン酸化膜２５が形成されている。ソース領域２４の上面の一部は、シリコン酸化膜２５から露出している。Ｎ-形シリコン基板１の上面上には、シリコン酸化膜２５を覆って、アルミニウム電極２６が形成されている。アルミニウム電極２６は、シリコン酸化膜２５から露出している部分のソース領域２４の上面に接触している。
【００４０】
図４は、図２に示した領域ＡＲ２内に形成されている構造の第１の例として、ガードリング構造を示す断面図である。Ｎ-形シリコン基板１の上面内には、複数のＰ形不純物導入領域１１２が互いに離間して形成されている。また、Ｎ-形シリコン基板１の上面上には、複数のシリコン酸化膜１１１が互いに離間して形成されている。
【００４１】
図５は、図２に示した領域ＡＲ２内に形成されている構造の第２の例として、フィールドプレート構造を示す断面図である。Ｎ-形シリコン基板１の上面上には、シリコン酸化膜１１４が形成されている。また、シリコン酸化膜１１４から露出している部分のＮ-形シリコン基板１の上面上において、Ｐ形不純物導入領域２０上にはポリシリコン膜１１５が形成されている。ポリシリコン膜１１５はシリコン酸化膜１１４上にも延在して形成されて、フィールドプレートを構成している。Ｎ-形シリコン基板１上には、ポリシリコン膜１１５及びシリコン酸化膜１１４を覆ってシリコン酸化膜１１６が形成されている。また、シリコン酸化膜１１６から露出している部分のＮ-形シリコン基板１上には、アルミニウム電極１１７が形成されており、アルミニウム電極１１７はシリコン酸化膜１１６上にも延在している。
【００４２】
図６は、図２に示した領域ＡＲ３内に形成されている、本発明の実施の形態１に係るチャネルストップ構造を示す断面図である。Ｎ-形シリコン基板１の上面上には、チップの周縁部分を除いて、シリコン酸化膜２が形成されている。シリコン酸化膜２から露出している部分のＮ-形シリコン基板１の上面３内には、Ｎ+形不純物導入領域４が形成されている。
【００４３】
Ｎ-形シリコン基板１の上面３内には、Ｎ+形不純物導入領域４よりも深いトレンチ５が形成されている。トレンチ５の内壁（側壁及び底壁）上には、薄膜状のシリコン酸化膜６が形成されている。また、シリコン酸化膜６が形成されたトレンチ５内を充填して、ポリシリコン膜７が形成されている。Ｎ-形シリコン基板１の上面３上には、アルミニウム電極８が形成されている。アルミニウム電極８は、ポリシリコン膜７の上面及びＮ-形シリコン基板１の上面３に接触している。また、アルミニウム電極８はシリコン酸化膜２上に延在して形成されており、フィールドプレートを構成している。
【００４４】
図７〜１０は、本実施の形態１に係るチャネルストップ構造の形成方法を工程順に示す断面図である。図７を参照して、まず、Ｎ-形シリコン基板１を準備する。図８を参照して、次に、ＣＶＤ法によって、Ｎ-形シリコン基板１の上面上の全面に、シリコン酸化膜を形成する。次に、写真製版法及び異方性ドライエッチング法によって、このシリコン酸化膜をパターニングする。これにより、シリコン酸化膜２が形成されて、Ｎ-形シリコン基板１の上面３が露出する。次に、シリコン酸化膜２をエッチングマスクに用いて、イオン注入法によって、リンやヒ素等の不純物をＮ-形シリコン基板１の上面３内に注入する。次に、注入した不純物を熱拡散させることにより、Ｎ-形シリコン基板１の上面３内にＮ+形不純物導入領域４を形成する。
【００４５】
図９を参照して、次に、写真製版法及び異方性ドライエッチング法によって、Ｎ-形シリコン基板１の上面３内に、Ｎ+形不純物導入領域４よりも深いトレンチ５を形成する。図１０を参照して、次に、トレンチ５の内壁を熱酸化することにより、シリコン酸化膜６を形成する。次に、ＣＶＤ法によって、トレンチ５の内部を充填し得る膜厚で全面にポリシリコン膜を形成する。次に、Ｎ-形シリコン基板１の上面３が露出するまで、ポリシリコン膜をエッチングによって除去する。これにより、トレンチ５内に形成されていた部分のポリシリコン膜のみがエッチングされずに残り、トレンチ５内を充填するポリシリコン膜７が形成される。
【００４６】
次に、スパッタ法によってアルミニウム膜を全面に形成し、写真製版法及び異方性ドライエッチング法によってこのアルミニウム膜をパターニングする。これによりアルミニウム電極８が形成されて、図６に示した構造が得られる。
【００４７】
以下、本実施の形態１に係るチャネルストップ構造の効果について検証したシミュレーション結果について述べる。図１１〜１４は、シミュレーションに用いた構造を示す断面図である。
【００４８】
図１１に示した構造は、図２６に示した従来のチャネルストップ構造に対応する構造である。Ｎ-形シリコン基板５０の上面内には、主接合を構成するＰ形不純物導入領域５２と、Ｎ+形不純物導入領域１５２に対応するＮ+形不純物導入領域５３とが形成されている。Ｐ形不純物導入領域５２とＮ+形不純物導入領域５３とは、互いに５０μｍの距離を離して形成されている。Ｎ+形不純物導入領域５３の不純物濃度は５Ｅ１３ｃｍ-3である。Ｎ-形シリコン基板５０の上面上には、Ｐ形不純物導入領域５２に接触する電極５４と、Ｎ+形不純物導入領域５３に接触する電極５５とが形成されており、両電極間にはシリコン酸化膜５１が形成されている。また、Ｎ-形シリコン基板５０の裏面には、電極５６が形成されている。
【００４９】
図１２に示した構造は、図２７に示した従来のチャネルストップ構造に対応する構造である。図１１に示した電極５５の代わりに、シリコン酸化膜５１上に延在してフィールドプレートを構成する電極６０が形成されている。
【００５０】
図１３に示した構造は、図２９に示した従来のチャネルストップ構造に類似する構造である。図１１に示したシリコン酸化膜５１の代わりに、Ｎ+形不純物導入領域５３側の端部に薄膜部７０ａを有するシリコン酸化膜７０が形成されている。そして、図１１に示した電極５５の代わりに、シリコン酸化膜７０上に延在してフィールドプレートを構成する階段状の電極７１が形成されている。
【００５１】
図１４に示した構造は、本実施の形態１に係るチャネルストップ構造に対応する構造である。Ｎ+形不純物導入領域５３が形成されている部分のＮ-形シリコン基板５０の上面内に、図６に示したトレンチ５、シリコン酸化膜６、ポリシリコン膜７にそれぞれ対応する、トレンチ８０、シリコン酸化膜８１、ポリシリコン膜８２が形成されている。また、図１１に示した電極５５の代わりに、シリコン酸化膜５１上に延在してフィールドプレートを構成する電極６０が形成されている。
【００５２】
図１１〜１４に示した各構造について、Ｎ-形シリコン基板５０の表面の電荷量ＱSSを３段階（０，−１Ｅ１１，−１Ｅ１２）に変化させて、各状態での耐圧ＶＣＥＳをそれぞれ測定した。図１１〜１４には、シミュレーションの結果も併せて示している。
【００５３】
各図に示したシミュレーション結果から分かるように、ＱSSが０又は−１Ｅ１１の場合は、全ての構造でＶＣＥＳはほぼ同じである。これは、ＱSSが０又は−１Ｅ１１の場合は、主接合の空乏層の曲率によって耐圧が決まるからである。
【００５４】
一方、ＱSSが−１Ｅ１２の場合は、図１１に示した従来構造でＶＣＥＳが極端に低下している。これは、主接合の空乏層がＮ+形不純物導入領域５３にまで延びてＮ+形不純物導入領域５３の電界が高くなったことに起因して、耐圧が低下したためである。逆に、図１２，１３に示した従来構造に関しては、ＱSSが−１Ｅ１２の場合にＶＣＥＳが上昇している。これは、主接合の空乏層の延びがフィールドプレートによって抑制されたためである。また、階段状の電極７１が形成されている図１３に示した従来構造の方が、図１２に示した従来構造よりもＶＣＥＳの上昇の程度が大きいことも分かる。
【００５５】
図１４に示した構造に関しては、ＱSSが−１Ｅ１２の場合、図１２，１３に示した従来構造よりもＶＣＥＳが高くなっている。図１２と図１４とを比較すると分かるように、シリコン酸化膜８１及びポリシリコン膜８２が内部に形成されたトレンチ８０を追加することによって、ＶＣＥＳが７０Ｖ程度も高くなっている。即ち、このシミュレーション結果は、トレンチ５を形成することによって、主接合からの空乏層の延びが抑制されたことを示している。
【００５６】
本実施の形態１に係る半導体装置の効果をさらに詳しく検証する。図１５〜１７は、それぞれ図１２〜１４に示した構造に対応させて、ＱSS＝−１Ｅ１２、ＶＣＥＳ＝５００Ｖの時のポテンシャル分布を示す図である。図１５を参照して、図１２に示した構造では、電極６０によるフィールドプレートによって、電界が抑制されていることが分かる。図１６を参照して、図１３に示した構造では、電極７１によるフィールドプレートによって、電界が抑制されていることが分かる。しかしながら、図１２，１３に示した構造ではいずれも、表面のみで電界が抑制されている。これに対し、図１７を参照して、図１４に示した構造では、電極６０によるフィールドプレートと、トレンチ８０とによって、電界が３次元的に抑制されていることが分かる。なお、従来技術の説明で述べた特開平８−２６４７８７号公報に記載された半導体装置では、Ｐ-形エピタキシャル層２０１の上面におけるチャネリングを対象としており、チャネリングはシリコンと絶縁層との界面に沿って進行するため、本実施の形態１に係る半導体装置のような３次元的効果は開示されていない。
【００５７】
このように本実施の形態１に係る半導体装置及びその製造方法によれば、Ｎ-形シリコン基板１を用いて形成されたチャネルストップ構造は、Ｎ+形不純物導入領域４のみならず、トレンチ５を有している。そのため、主接合からチップのエッジ１０４に向かって伸びてきた空乏層をトレンチ５によって３次元的に抑制することができ、半導体装置の耐圧の安定化を図ることができる。
【００５８】
実施の形態２．
図１８は、本発明の実施の形態２に係るチャネルストップ構造を示す断面図である。Ｎ-形シリコン基板１の上面上には、チップの周縁部分を除いて、シリコン酸化膜１０が形成されている。シリコン酸化膜１０から露出している部分のＮ-形シリコン基板１の上面３内には、Ｎ+形不純物導入領域４が形成されている。
Ｎ-形シリコン基板１の上面３内には、Ｎ+形不純物導入領域４よりも深いトレンチ５が形成されている。トレンチ５の内壁上には、薄膜状のシリコン酸化膜６が形成されている。また、シリコン酸化膜６が形成されたトレンチ５内を充填して、ポリシリコン膜１１が形成されている。ポリシリコン膜１１は、Ｎ-形シリコン基板１の上面３上、及び主接合に向かってシリコン酸化膜１０上に延在して形成されており、第１のフィールドプレートを構成している。Ｎ-形シリコン基板１の上面３の一部（最周縁部分）は、ポリシリコン膜１１から露出している。
【００５９】
また、シリコン酸化膜１０上に形成されている部分のポリシリコン膜１１上、及び、ポリシリコン膜１１が形成されていない部分のシリコン酸化膜１０上には、シリコン酸化膜１２が形成されている。Ｎ-形シリコン基板１の上面３の最周縁部分上には、アルミニウム電極１３が形成されている。アルミニウム電極１３は、ポリシリコン膜１１にも接触しており、また、主接合に向かってシリコン酸化膜１２上に延在して形成されて、第２のフィールドプレートを構成している。
【００６０】
このように本実施の形態２に係る半導体装置によれば、チャネルストップ構造には、第１のフィールドプレートとして機能するポリシリコン膜１１が形成されている。そのため、上記実施の形態１に係るチャネルストップ構造と比較すると、主接合からチップのエッジ１０４に向かって伸びてきた空乏層を抑制する効果が高まり、半導体装置の耐圧のさらなる安定化を図ることができる。
【００６１】
実施の形態３．
図１９は、本発明の実施の形態３に係るチャネルストップ構造を示す断面図である。本実施の形態３に係るチャネルストップ構造は、図１８に示した上記実施の形態２に係るチャネルストップ構造に、Ｐ形不純物導入領域１５を追加したものである。Ｐ形不純物導入領域１５は、Ｎ-形シリコン基板１の上面３内において、Ｎ+形不純物導入領域４よりも深く、かつトレンチ５よりも浅く形成されている。
【００６２】
図２０〜２５は、本実施の形態３に係るチャネルストップ構造の形成方法を工程順に示す断面図である。なお、以下の説明では適宜図３を参照する。図２０を参照して、まず、Ｎ-形シリコン基板１を準備する。次に、上記実施の形態１と同様の方法により、Ｎ-形シリコン基板１の上面上にシリコン酸化膜１０を形成する。
【００６３】
次に、イオン注入法によって、リンやヒ素等の不純物をＮ-形シリコン基板１の上面３内に注入する。この時、所定の開口パターンを有するフォトレジストを、写真製版法によって領域ＡＲ１内におけるＮ-形シリコン基板１の上面上に予め形成しておくことにより、パワーＭＯＳＦＥＴのソース領域２４を形成するためのイオン注入も併せて行われる。次に、注入した不純物を熱拡散させることにより、Ｎ-形シリコン基板１の上面内に、深さが互いに等しいＮ+形不純物導入領域４及びソース領域２４を形成する。その後、フォトレジストを除去する。
【００６４】
図２１を参照して、次に、ボロン等の不純物をＮ-形シリコン基板１の上面３内に注入する。この時、所定の開口パターンを有するフォトレジストを、写真製版法によってＮ-形シリコン基板１の上面上に予め形成しておくことにより、パワーＭＯＳＦＥＴのＰ形不純物導入領域２０を形成するためのイオン注入も併せて行われる。次に、注入した不純物を熱拡散させることにより、Ｎ-形シリコン基板１の上面内に、深さが互いに等しいＰ形不純物導入領域１５，２０を形成する。その後、フォトレジストを除去する。
【００６５】
図２２を参照して、次に、写真製版法及び異方性ドライエッチング法によって、Ｎ-形シリコン基板１の上面３内に、Ｐ形不純物導入領域１５よりも深いトレンチ５を形成する。また、これとともに、領域ＡＲ１内におけるＮ-形シリコン基板１の上面内に、Ｐ形不純物導入領域２０よりも深いトレンチ２１を併せて形成する。トレンチ５の開孔幅とトレンチ２１の開孔幅とを等しくすることにより、両トレンチ５，２１の深さを互いに等しくすることができる。
【００６６】
図２３を参照して、次に、トレンチ５の内壁を熱酸化することにより、シリコン酸化膜６を形成する。また、これとともに、トレンチ２１の内壁を熱酸化することにより、シリコン酸化膜２２を併せて形成する。
【００６７】
図２４を参照して、次に、ＣＶＤ法によって、トレンチ５，２１の内部を充填し得る膜厚で全面にポリシリコン膜を形成する。次に、写真製版法及び異方性ドライエッチング法によって、このポリシリコン膜をパターニングする。これにより、領域ＡＲ３内においてポリシリコン膜１１が形成されるとともに、領域ＡＲ１内においてポリシリコン膜２３が形成される。
【００６８】
図２５を参照して、次に、ＣＶＤ法によって全面にシリコン酸化膜を形成する。次に、写真製版法及び異方性ドライエッチング法によって、このシリコン酸化膜をパターニングする。これにより、領域ＡＲ３内においてシリコン酸化膜１２が形成されるとともに、領域ＡＲ１内においてシリコン酸化膜２５が形成される。
【００６９】
次に、スパッタ法によってアルミニウム膜を全面に形成する。次に、写真製版法及び異方性ドライエッチング法によって、このアルミニウム膜をパターニングする。これにより、領域ＡＲ３内においてアルミニウム電極１３が形成されて、図１９に示した構造が得られるとともに、領域ＡＲ１内においてアルミニウム電極２６が形成されて、図３に示した構造が得られる。
【００７０】
このように本実施の形態３に係る半導体装置の製造方法によれば、図３に示したパワーＭＯＳＦＥＴを製造する一連の工程において、追加の工程を伴うことなく図１９に示したチャネルストップ構造を併せて形成することができる。そのため、パワーＭＯＳＦＥＴの製造工程とは別工程でチャネルストップ構造を形成する場合と比較すると、製造コストの低減を図ることができる。
【００７１】
【発明の効果】
この発明のうち請求項１に係るものによれば、チャネルストップ構造は、半導体基板の主面内に形成された第１のトレンチを有している。そのため、主接合から半導体基板の周縁部に向かって延びてきた空乏層を、第１のトレンチによって抑制することができ、半導体装置の耐圧の安定化を図ることができる。
【００７２】
また、この発明のうち請求項１に係るものによれば、チャネルストップ構造は、第１のトレンチのみならず、半導体基板の主面内に形成されたＮ形の第２の不純物導入領域を有している。そのため、主接合から半導体基板の周縁部に向かって延びてきた空乏層をさらに抑制することができ、半導体装置の耐圧のさらなる安定化を図ることができる。
【００７３】
また、この発明のうち請求項２に係るものによれば、第１のトレンチ内には第１の絶縁膜を介して第１の導電膜が形成されているため、主接合から延びてきた空乏層を抑制する効果が高まり、半導体装置の耐圧のさらなる安定化を図ることができる。
【００７４】
また、この発明のうち請求項３に係るものによれば、チャネルストップ構造は、フィールドプレートとして機能する第２の導電膜を有しているため、主接合から延びてきた空乏層を抑制する効果が高まり、半導体装置の耐圧のさらなる安定化を図ることができる。
【００７５】
また、この発明のうち請求項４に係るものによれば、第１の導電膜の材質がポリシリコンであるため、第１のトレンチ内を充填する導電膜を、容易に製造することができる。
【００７６】
また、この発明のうち請求項５に係るものによれば、チャネルストップ構造は、いずれもフィールドプレートとして機能する第２及び第３の導電膜を有しているため、主接合から延びてきた空乏層を抑制する効果が高まり、半導体装置の耐圧のさらなる安定化を図ることができる。
【００７７】
また、この発明のうち請求項６に係るものによれば、トランジスタの構成要素とチャネルストップ構造の構成要素とが互いに等しいため、トランジスタを製造する一連の工程において、追加の工程を伴うことなくチャネルストップ構造を併せて形成することができる。そのため、トランジスタの製造工程とは別工程でチャネルストップ構造を形成する場合と比較すると、製造コストの低減を図ることができる。
【００７８】
また、この発明のうち請求項７に係るものによれば、深さが互いに等しい第１及び第２のトレンチを、同一の工程によって形成することが可能となる。
【００７９】
また、この発明のうち請求項８に係るものによれば、第１の導電膜と第４の導電膜とを同一の工程によって形成することが可能となる。
【００８０】
また、この発明のうち請求項９に係るものによれば、チャネルストップ構造は、Ｎ形の第２の不純物導入領域のみならず、半導体基板の主面内に形成された第１のトレンチを有している。そのため、主接合から半導体基板の周縁部に向かって延びてきた空乏層を、第１のトレンチによって抑制することができ、半導体装置の耐圧の安定化を図ることができる。
【００８１】
また、この発明のうち請求項１０に係るものによれば、第１のトレンチ内には第１の絶縁膜を介して第１の導電膜が形成されているため、主接合から延びてきた空乏層を抑制する効果が高まり、半導体装置の耐圧のさらなる安定化を図ることができる。
【００８２】
また、この発明のうち請求項１１に係るものによれば、チャネルストップ構造は、フィールドプレートとして機能する第２の導電膜を有しているため、主接合から延びてきた空乏層を抑制する効果が高まり、半導体装置の耐圧のさらなる安定化を図ることができる。
【００８３】
また、この発明のうち請求項１２に係るものによれば、トランジスタの構成要素とチャネルストップ構造の構成要素とが互いに等しいため、トランジスタを製造する一連の工程において、追加の工程を伴うことなくチャネルストップ構造を併せて形成することができる。そのため、トランジスタの製造工程とは別工程でチャネルストップ構造を形成する場合と比較すると、製造コストの低減を図ることができる。
【００８４】
また、この発明のうち請求項１３に係るものによれば、工程（ｂ）と工程（ｌ）とを別工程で実行する場合と比較すると、製造コストの低減を図ることができる。
【００８５】
また、この発明のうち請求項１４に係るものによれば、工程（ｃ）と工程（ｈ）とを別工程で実行する場合と比較すると、製造コストの低減を図ることができる。
【００８６】
また、この発明のうち請求項１５に係るものによれば、工程（ｄ）と工程（ｉ）とを別工程で実行する場合と比較すると、製造コストの低減を図ることができる。
【００８７】
また、この発明のうち請求項１６に係るものによれば、工程（ｅ）と工程（ｊ）とを別工程で実行する場合と比較すると、製造コストの低減を図ることができる。
【００８８】
また、この発明のうち請求項１７に係るものによれば、工程（ｆ）と工程（ｋ）とを別工程で実行する場合と比較すると、製造コストの低減を図ることができる。
【図面の簡単な説明】
【図１】 パワーデバイスが形成されたチップの構造を模式的に示す上面図である。
【図２】 図１に示したチップのエッジ付近の構造を拡大して示す上面図である。
【図３】 図１に示したチップ内に形成されているパワーデバイスの構造を示す断面図である。
【図４】 図１に示したチップ内に形成されているガードリング構造を示す断面図である。
【図５】 図１に示したチップ内に形成されているフィールドプレート構造を示す断面図である。
【図６】 本発明の実施の形態１に係るチャネルストップ構造を示す断面図である。
【図７】 本発明の実施の形態１に係るチャネルストップ構造の形成方法を工程順に示す断面図である。
【図８】 本発明の実施の形態１に係るチャネルストップ構造の形成方法を工程順に示す断面図である。
【図９】 本発明の実施の形態１に係るチャネルストップ構造の形成方法を工程順に示す断面図である。
【図１０】 本発明の実施の形態１に係るチャネルストップ構造の形成方法を工程順に示す断面図である。
【図１１】 シミュレーションに用いた構造を示す断面図である。
【図１２】 シミュレーションに用いた構造を示す断面図である。
【図１３】 シミュレーションに用いた構造を示す断面図である。
【図１４】 シミュレーションに用いた構造を示す断面図である。
【図１５】 図１２に示した構造に対応させて、ＱSS＝−１Ｅ１２、ＶＣＥＳ＝５００Ｖの時のポテンシャル分布を示す図である。
【図１６】 図１３に示した構造に対応させて、ＱSS＝−１Ｅ１２、ＶＣＥＳ＝５００Ｖの時のポテンシャル分布を示す図である。
【図１７】 図１４に示した構造に対応させて、ＱSS＝−１Ｅ１２、ＶＣＥＳ＝５００Ｖの時のポテンシャル分布を示す図である。
【図１８】 本発明の実施の形態２に係るチャネルストップ構造を示す断面図である。
【図１９】 本発明の実施の形態３に係るチャネルストップ構造を示す断面図である。
【図２０】 本発明の実施の形態３に係るチャネルストップ構造の形成方法を工程順に示す断面図である。
【図２１】 本発明の実施の形態３に係るチャネルストップ構造の形成方法を工程順に示す断面図である。
【図２２】 本発明の実施の形態３に係るチャネルストップ構造の形成方法を工程順に示す断面図である。
【図２３】 本発明の実施の形態３に係るチャネルストップ構造の形成方法を工程順に示す断面図である。
【図２４】 本発明の実施の形態３に係るチャネルストップ構造の形成方法を工程順に示す断面図である。
【図２５】 本発明の実施の形態３に係るチャネルストップ構造の形成方法を工程順に示す断面図である。
【図２６】 第１の従来のチャネルストップ構造を示す断面図である。
【図２７】 第２の従来のチャネルストップ構造を示す断面図である。
【図２８】 第３の従来のチャネルストップ構造を示す断面図である。
【図２９】 第４の従来のチャネルストップ構造を示す断面図である。
【図３０】 第５の従来のチャネルストップ構造を示す断面図である。
【符号の説明】
１ Ｎ-形シリコン基板、２，６，１０，１２，２２，２５ シリコン酸化膜、４ Ｎ+形不純物導入領域、５，２１ トレンチ、７，１１，２３ ポリシリコン膜、８，１３，２６ アルミニウム電極、１５，２０ Ｐ形不純物導入領域、２４ ソース領域。
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に関し、特に、パワーデバイスのチャネルストップ構造及びその製造方法に関するものである。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴや絶縁ゲート型バイポーラトランジスタ等のパワーデバイスが形成されたチップの周縁領域には、半導体装置の耐圧を保持するために、主接合から延びてきた空乏層がチップの周縁領域にまで延在して形成されることを抑制するためのチャネルストップ構造が形成されている。最近の調査によって、半導体装置の耐圧の安定化を図るためには、チャネルストップ構造が重要であることが判明してきた。
【０００３】
図２６は、第１の従来のチャネルストップ構造を示す断面図である。チップのエッジ１５１付近（周縁部分）におけるＮ-形シリコン基板１５０の上面内には、リンやヒ素等の不純物が高濃度に導入されたＮ+形不純物導入領域１５２が形成されている。
【０００４】
図２７は、第２の従来のチャネルストップ構造を示す断面図である。Ｎ-形シリコン基板１５０の上面上には、チップの周縁部分を除いて、シリコン酸化膜１５３が形成されている。シリコン酸化膜１５３から露出している部分のＮ-形シリコン基板１５０の上面１５４内には、Ｎ+形不純物導入領域１５２が形成されている。Ｎ-形シリコン基板１５０の上面１５４上には、アルミニウム電極１５５が形成されている。アルミニウム電極１５５はシリコン酸化膜１５３上に延在して形成されており、フィールドプレートを構成している。このようなチャネルストップ構造は、例えば、プレーナ型のバイポーラトランジスタが形成されている半導体装置において採用されている。
【０００５】
図２８は、第３の従来のチャネルストップ構造を示す断面図である。Ｎ-形シリコン基板１５０の上面上には、チップの周縁部分を除いて、シリコン酸化膜１５６が形成されている。シリコン酸化膜１５６から露出している部分のＮ-形シリコン基板１５０の上面１５７内には、Ｎ+形不純物導入領域１５２が形成されている。Ｎ-形シリコン基板１５０の上面１５７上には、ポリシリコン膜１５８が形成されている。ポリシリコン膜１５８はシリコン酸化膜１５６上に延在して形成されており、第１のフィールドプレートを構成している。Ｎ-形シリコン基板１５０の上面１５７の一部（最周縁部分）は、ポリシリコン膜１５８から露出している。
【０００６】
また、シリコン酸化膜１５６上に形成されている部分のポリシリコン膜１５８上、及び、ポリシリコン膜１５８が形成されていない部分のシリコン酸化膜１５６上には、シリコン酸化膜１５９が形成されている。Ｎ-形シリコン基板１５０の上面１５７の最周縁部分上には、アルミニウム電極１６０が形成されている。
アルミニウム電極１６０は、ポリシリコン膜１５８にも接触しており、また、シリコン酸化膜１５９上に延在して形成されて、第２のフィールドプレートを構成している。このような２重のフィールドプレートを有するチャネルストップ構造は、例えば、ポリシリコンから成るゲート電極を有するプレーナ型のＭＯＳＦＥＴが形成されている半導体装置において採用されている。
【０００７】
図２９は、第４の従来のチャネルストップ構造を示す断面図である。Ｎ-形シリコン基板１５０の上面上には、チップの周縁部分を除いて、シリコン酸化膜１６１が形成されている。シリコン酸化膜１６１のエッジ１５１側の端部は、膜厚が薄くなっている。シリコン酸化膜１６１から露出している部分のＮ-形シリコン基板１５０の上面１６２内には、Ｎ+形不純物導入領域１５２が形成されている。Ｎ-形シリコン基板１５０の上面１６２上には、ポリシリコン膜１６３が形成されている。ポリシリコン膜１６３はシリコン酸化膜１６１上に延在して形成されており、階段状の第１のフィールドプレートを構成している。Ｎ-形シリコン基板１５０の上面１６２の最周縁部分は、ポリシリコン膜１６３から露出している。
【０００８】
また、シリコン酸化膜１６１上に形成されている部分のポリシリコン膜１６３上、及び、ポリシリコン膜１６３が形成されていない部分のシリコン酸化膜１６１上には、シリコン酸化膜１６４が形成されている。Ｎ-形シリコン基板１５０の上面１６２の最周縁部分上には、アルミニウム電極１６５が形成されている。
アルミニウム電極１６５は、ポリシリコン膜１６３にも接触しており、また、シリコン酸化膜１６４上に延在して形成されて、第２のフィールドプレートを構成している。ポリシリコンから成るゲート電極を有するプレーナ型のＭＯＳＦＥＴが形成されている半導体装置において、最近では、図２９に示した２重のフィールドプレートを有するチャネルストップ構造が採用されている。
【０００９】
図３０は、第５の従来のチャネルストップ構造を示す断面図である（特開平８−２６４７８７号公報参照）。Ｐ+形基板２００上には、Ｐ-形エピタキシャル層２０１が形成されている。Ｐ-形エピタキシャル層２０１の上面上には、チップのエッジ２０２部分を除いて、フィールド酸化膜２０５が形成されている。フィールド酸化膜２０５から露出している部分のＰ-形エピタキシャル層２０１の上面内には、Ｐ形拡散層２０７が形成されている。
【００１０】
Ｐ形拡散層２０７が形成されている部分のＰ-形エピタキシャル層２０１の上面内には、Ｐ形拡散層２０７よりも深いトレンチ２０３が形成されている。トレンチ２０３の内壁上、及びフィールド酸化膜２０５から露出している部分のＰ-形エピタキシャル層２０１の上面上には、フィールド酸化膜２０５よりも膜厚が薄い、酸化物から成る絶縁層２０４が形成されている。また、絶縁層２０４が形成されたトレンチ２０３内を充填し、かつ、フィールド酸化膜２０５上に延びてフィールドプレートを構成するように、ドープトポリシリコン膜２０８が形成されている。また、ドープトポリシリコン膜２０８及びフィールド酸化膜２０５を覆って、ＢＰＳＧ層２０６が形成されている。
【００１１】
上記公報において、かかるチャネルストップ構造は、能動部におけるＰ-形エピタキシャル層２０１の上面内に形成されたトレンチと、該トレンチの内壁上に形成されたゲート酸化膜と、トレンチ内を充填して形成されたドープトポリシリコンから成るゲート電極とを有する（即ち、トレンチ型の絶縁ゲートを有する）トランジスタが形成されている半導体装置に採用されている。
【００１２】
上記公報には、Ｐチャネル型のＭＯＳＦＥＴにおける「チャネリング」という問題について記載されている。具体的には、「チャネリングは酸化膜およびその直下の基板上面部分の中の固定の電荷の量に左右される。この種の固定電荷は酸化工程で空乏化される。しかし、この空乏化が反転（チャネリング）を可能にする。」「これは酸化工程中に基板主表面からホウ素が分離することに起因するものであり、このホウ素が原因で基板主表面のＰ型電荷が少なくなるのである。」「ホウ素をドーパントした場合にこれが問題になることが判った。」と記載されている。
【００１３】
そして、チャネリングの解決策として上記図３０に示した構造が示されており、フィールド酸化膜２０５の膜厚よりも絶縁層２０４の膜厚を薄くすることで、Ｐ-形エピタキシャル層２０１の上部から絶縁層２０４へのホウ素の空乏化が、フィールド酸化膜２０５への空乏化よりも少なくなり、これによってチャネリングが抑制される旨が記載されている。
【００１４】
【発明が解決しようとする課題】
しかしながら、上記第１〜第４の従来のチャネルストップ構造によると、主接合から延びてきた空乏層がチップの周縁領域にまで延在して形成されることを抑制する効果が不十分であり、その結果、半導体装置の耐圧を安定化する効果が不十分であるという問題があった。
【００１５】
また、上記第５の従来のチャネルストップ構造に関し、上記公報には、Ｐ-形エピタキシャル層２０１内にＰ形拡散層２０７が形成されている場合についてのみ記載されているので、Ｎ形シリコン基板（Ｎ形エピタキシャル層を含む）内にＮ形拡散層を形成した場合に、同様の効果が得られるのか否かが不明であるという問題があった。特に、Ｐ形とは異なりＮ形の場合は、酸化工程でＮ形不純物がシリコン基板表面に偏析されるので、酸化工程によるチャネリングは考えられない。
【００１６】
本発明はかかる問題を解決するために成されたものであり、トレンチ型の絶縁ゲートを有するトランジスタを備え、Ｎ形半導体基板を用いた半導体装置において、耐圧を安定化する効果に優れたチャネルストップ構造を備える半導体装置及びその製造方法を得ることを目的とするものである。
【００１７】
【課題を解決するための手段】
この発明のうち請求項１に記載の半導体装置は、Ｎ形の半導体基板と、半導体基板の主面内に形成されて半導体基板との間で主接合を構成するＰ形の第１の不純物導入領域を有するトランジスタと、半導体基板の周縁部に形成されたチャネルストップ構造とを備える半導体装置であって、チャネルストップ構造は、半導体基板の主面内に形成された第１のトレンチと、第１のトレンチが形成されている部分の半導体基板の主面内に形成されたＮ形の第２の不純物導入領域とを有することを特徴とするものである。
【００１９】
また、この発明のうち請求項２に記載の半導体装置は、請求項１に記載の半導体装置であって、チャネルストップ構造は、第１のトレンチの内壁上に形成された第１の絶縁膜と、第１のトレンチ内を充填して形成された第１の導電膜とをさらに有することを特徴とするものである。
【００２０】
また、この発明のうち請求項３に記載の半導体装置は、請求項２に記載の半導体装置であって、チャネルストップ構造は、絶縁膜を介して半導体基板の主面上に形成され、第１の導電膜及び半導体基板の主面に接触し、主接合に向かって延びる第２の導電膜をさらに有することを特徴とするものである。
【００２１】
また、この発明のうち請求項４に記載の半導体装置は、請求項２又は３に記載の半導体装置であって、第１の導電膜の材質はポリシリコンであることを特徴とするものである。
【００２２】
また、この発明のうち請求項５に記載の半導体装置は、請求項２に記載の半導体装置であって、チャネルストップ構造は、絶縁膜を介して半導体基板の主面上に形成され、第１の導電膜及び半導体基板の主面に接触し、主接合に向かって延びる第２の導電膜と、絶縁膜を介して第２の導電膜上に形成され、第１の導電膜及び半導体基板の主面に接触し、主接合に向かって延びる第３の導電膜とをさらに有することを特徴とするものである。
【００２３】
また、この発明のうち請求項６に記載の半導体装置は、請求項２〜５のいずれか一つに記載の半導体装置であって、トランジスタは、半導体基板の主面内に形成され、トランジスタのソース又はエミッタとして機能する、Ｎ形の第３の不純物導入領域と、第３の不純物導入領域が形成されている部分の半導体基板の主面内に形成された第２のトレンチと、第２のトレンチの内壁上に形成され、トランジスタのゲート絶縁膜として機能する第２の絶縁膜と、第２のトレンチ内を充填して形成され、トランジスタのゲート電極として機能する第４の導電膜とをさらに有しており、チャネルストップ構造は、第２の不純物導入領域よりも深く半導体基板の主面内に形成された、Ｐ形の第４の不純物導入領域をさらに有することを特徴とするものである。
【００２４】
また、この発明のうち請求項７に記載の半導体装置は、請求項６に記載の半導体装置であって、第１のトレンチの開孔幅と第２のトレンチの開孔幅とは互いに等しいことを特徴とするものである。
【００２５】
また、この発明のうち請求項８に記載の半導体装置は、請求項６に記載の半導体装置であって、第１の導電膜の材質と第４の導電膜の材質とは互いに等しいことを特徴とするものである。
【００２６】
また、この発明のうち請求項９に記載の半導体装置の製造方法は、（ａ）トランジスタが形成される第１領域と、チャネルストップ構造が形成される第２領域とを有する、Ｎ形の半導体基板を準備する工程と、（ｂ）半導体基板との間で主接合を構成するＰ形の第１の不純物導入領域を、第１領域における半導体基板の主面内に形成する工程と、（ｃ）Ｎ形の第２の不純物導入領域を、第２領域における半導体基板の主面内に形成する工程と、（ｄ）第２の不純物導入領域が形成されている部分の半導体基板の主面内に、第１のトレンチを形成する工程とを備えるものである。
【００２７】
また、この発明のうち請求項１０に記載の半導体装置の製造方法は、請求項９に記載の半導体装置の製造方法であって、（ｅ）第１のトレンチの内壁上に第１の絶縁膜を形成する工程と、（ｆ）工程（ｅ）よりも後に実行され、第１のトレンチ内を充填して第１の導電膜を形成する工程とさらに備えることを特徴とするものである。
【００２８】
また、この発明のうち請求項１１に記載の半導体装置の製造方法は、請求項１０に記載の半導体装置の製造方法であって、（ｇ）第１の導電膜及び半導体基板の主面に接触し、主接合に向かって延びる第２の導電膜を、絶縁膜を介して第２領域における半導体基板の主面上に形成する工程をさらに備えることを特徴とするものである。
【００２９】
また、この発明のうち請求項１２に記載の半導体装置の製造方法は、請求項１０又は１１に記載の半導体装置の製造方法であって、（ｈ）トランジスタのソース又はエミッタとして機能する、Ｎ形の第３の不純物導入領域を、第１領域における半導体基板の主面内に形成する工程と、（ｉ）第３の不純物導入領域が形成されている部分の半導体基板の主面内に、第２のトレンチを形成する工程と、（ｊ）トランジスタのゲート絶縁膜として機能する第２の絶縁膜を、第２のトレンチの内壁上に形成する工程と、（ｋ）工程（ｊ）よりも後に実行され、第２のトレンチ内を充填し、トランジスタのゲート電極として機能する第４の導電膜を形成する工程と、（ｌ）Ｐ形の第４の不純物導入領域を、第２領域における半導体基板の主面内に前記第２の不純物導入領域よりも深く形成する工程とをさらに備えることを特徴とするものである。
【００３０】
また、この発明のうち請求項１３に記載の半導体装置の製造方法は、請求項１２に記載の半導体装置の製造方法であって、工程（ｂ）と工程（ｌ）とは同一の工程によって実行されることを特徴とするものである。
【００３１】
また、この発明のうち請求項１４に記載の半導体装置の製造方法は、請求項１２又は１３に記載の半導体装置の製造方法であって、工程（ｃ）と工程（ｈ）とは同一の工程によって実行されることを特徴とするものである。
【００３２】
また、この発明のうち請求項１５に記載の半導体装置の製造方法は、請求項１２〜１４のいずれか一つに記載の半導体装置の製造方法であって、工程（ｄ）と工程（ｉ）とは同一の工程によって実行されることを特徴とするものである。
【００３３】
また、この発明のうち請求項１６に記載の半導体装置の製造方法は、請求項１２〜１５のいずれか一つに記載の半導体装置の製造方法であって、工程（ｅ）と工程（ｊ）とは同一の工程によって実行されることを特徴とするものである。
【００３４】
また、この発明のうち請求項１７に記載の半導体装置の製造方法は、請求項１２〜１６のいずれか一つに記載の半導体装置の製造方法であって、工程（ｆ）と工程（ｋ）とは同一の工程によって実行されることを特徴とするものである。
【００３５】
【発明の実施の形態】
実施の形態１．
図１は、パワーデバイスが形成されたチップ１００の構造を模式的に示す上面図である。チップ１００上の所定箇所にゲートパッド１０１が形成されており、ゲートパッド１０１はゲート配線１０２に接続されている。ゲート配線１０２は、チップ１００の周縁に沿って枠状に形成された配線１０２ａと、配線１０２ａの枠によって囲まれる領域１０３内において所定方向（紙面の上下方向）に延在し、両端が配線１０２ａに繋がる、等間隔かつ平行に配設された複数の配線１０２ｂとを備えている。配線１０２ａは、チップ１００のエッジ１０４の若干内側に形成されている。
【００３６】
図２は、図１に示した領域Ｘ、即ちチップ１００のエッジ１０４付近の構造を拡大して示す上面図である。領域ＡＲ１は、パワーデバイスが形成されている領域である。エッジ１０４側で領域ＡＲ１に隣接する領域ＡＲ２は、主接合の電界を緩和するための構造が形成されている領域である。エッジ１０４を含む領域ＡＲ３は、チャネルストップ構造が形成されている領域である。
【００３７】
図３は、図２に示した領域ＡＲ１内に形成されているパワーデバイスの構造を示す断面図である。図３には、互いに隣接する２つのパワーＭＯＳＦＥＴが示されている。また、図３では、パワーデバイスの一例としてパワーＭＯＳＦＥＴを示したが、絶縁ゲート型バイポーラトランジスタ等の他のパワーデバイスが形成されていてもよい。
【００３８】
図３に示すように、パワーＭＯＳＦＥＴは、（ａ）Ｎ-形シリコン基板１の上面に形成されてＮ-形シリコン基板１との間で主接合を構成する、ボロン等の不純物が導入されたＰ形不純物導入領域２０と、（ｂ）Ｐ形不純物導入領域２０よりも浅くＮ-形シリコン基板１の上面内に形成された、Ｎ+形のソース領域（バイポーラトランジスタの場合はエミッタ領域となる）２４と、（ｃ）ソース領域２４が形成されている部分のＮ-形シリコン基板１の上面内において、Ｐ形不純物導入領域２０よりも深く形成されたトレンチ２１と、（ｄ）トレンチ２１の内壁上に形成され、パワーＭＯＳＦＥＴのゲート絶縁膜として機能するシリコン酸化膜２２と、（ｅ）トレンチ２１内を充填して形成されたポリシリコン膜２３とを備えている。ポリシリコン膜２３は、パワーＭＯＳＦＥＴのゲート電極として機能し、図１に示した配線１０２ｂに対応する。なお、図３にはＮチャネルのパワーＭＯＳＦＥＴが示されているが、ＰチャネルのパワーＭＯＳＦＥＴが形成されていてもよい。
【００３９】
また、Ｎ-形シリコン基板１の上面上には、ポリシリコン膜２３の上面を覆ってシリコン酸化膜２５が形成されている。ソース領域２４の上面の一部は、シリコン酸化膜２５から露出している。Ｎ-形シリコン基板１の上面上には、シリコン酸化膜２５を覆って、アルミニウム電極２６が形成されている。アルミニウム電極２６は、シリコン酸化膜２５から露出している部分のソース領域２４の上面に接触している。
【００４０】
図４は、図２に示した領域ＡＲ２内に形成されている構造の第１の例として、ガードリング構造を示す断面図である。Ｎ-形シリコン基板１の上面内には、複数のＰ形不純物導入領域１１２が互いに離間して形成されている。また、Ｎ-形シリコン基板１の上面上には、複数のシリコン酸化膜１１１が互いに離間して形成されている。
【００４１】
図５は、図２に示した領域ＡＲ２内に形成されている構造の第２の例として、フィールドプレート構造を示す断面図である。Ｎ-形シリコン基板１の上面上には、シリコン酸化膜１１４が形成されている。また、シリコン酸化膜１１４から露出している部分のＮ-形シリコン基板１の上面上において、Ｐ形不純物導入領域２０上にはポリシリコン膜１１５が形成されている。ポリシリコン膜１１５はシリコン酸化膜１１４上にも延在して形成されて、フィールドプレートを構成している。Ｎ-形シリコン基板１上には、ポリシリコン膜１１５及びシリコン酸化膜１１４を覆ってシリコン酸化膜１１６が形成されている。また、シリコン酸化膜１１６から露出している部分のＮ-形シリコン基板１上には、アルミニウム電極１１７が形成されており、アルミニウム電極１１７はシリコン酸化膜１１６上にも延在している。
【００４２】
図６は、図２に示した領域ＡＲ３内に形成されている、本発明の実施の形態１に係るチャネルストップ構造を示す断面図である。Ｎ-形シリコン基板１の上面上には、チップの周縁部分を除いて、シリコン酸化膜２が形成されている。シリコン酸化膜２から露出している部分のＮ-形シリコン基板１の上面３内には、Ｎ+形不純物導入領域４が形成されている。
【００４３】
Ｎ-形シリコン基板１の上面３内には、Ｎ+形不純物導入領域４よりも深いトレンチ５が形成されている。トレンチ５の内壁（側壁及び底壁）上には、薄膜状のシリコン酸化膜６が形成されている。また、シリコン酸化膜６が形成されたトレンチ５内を充填して、ポリシリコン膜７が形成されている。Ｎ-形シリコン基板１の上面３上には、アルミニウム電極８が形成されている。アルミニウム電極８は、ポリシリコン膜７の上面及びＮ-形シリコン基板１の上面３に接触している。また、アルミニウム電極８はシリコン酸化膜２上に延在して形成されており、フィールドプレートを構成している。
【００４４】
図７〜１０は、本実施の形態１に係るチャネルストップ構造の形成方法を工程順に示す断面図である。図７を参照して、まず、Ｎ-形シリコン基板１を準備する。図８を参照して、次に、ＣＶＤ法によって、Ｎ-形シリコン基板１の上面上の全面に、シリコン酸化膜を形成する。次に、写真製版法及び異方性ドライエッチング法によって、このシリコン酸化膜をパターニングする。これにより、シリコン酸化膜２が形成されて、Ｎ-形シリコン基板１の上面３が露出する。次に、シリコン酸化膜２をエッチングマスクに用いて、イオン注入法によって、リンやヒ素等の不純物をＮ-形シリコン基板１の上面３内に注入する。次に、注入した不純物を熱拡散させることにより、Ｎ-形シリコン基板１の上面３内にＮ+形不純物導入領域４を形成する。
【００４５】
図９を参照して、次に、写真製版法及び異方性ドライエッチング法によって、Ｎ-形シリコン基板１の上面３内に、Ｎ+形不純物導入領域４よりも深いトレンチ５を形成する。図１０を参照して、次に、トレンチ５の内壁を熱酸化することにより、シリコン酸化膜６を形成する。次に、ＣＶＤ法によって、トレンチ５の内部を充填し得る膜厚で全面にポリシリコン膜を形成する。次に、Ｎ-形シリコン基板１の上面３が露出するまで、ポリシリコン膜をエッチングによって除去する。これにより、トレンチ５内に形成されていた部分のポリシリコン膜のみがエッチングされずに残り、トレンチ５内を充填するポリシリコン膜７が形成される。
【００４６】
次に、スパッタ法によってアルミニウム膜を全面に形成し、写真製版法及び異方性ドライエッチング法によってこのアルミニウム膜をパターニングする。これによりアルミニウム電極８が形成されて、図６に示した構造が得られる。
【００４７】
以下、本実施の形態１に係るチャネルストップ構造の効果について検証したシミュレーション結果について述べる。図１１〜１４は、シミュレーションに用いた構造を示す断面図である。
【００４８】
図１１に示した構造は、図２６に示した従来のチャネルストップ構造に対応する構造である。Ｎ-形シリコン基板５０の上面内には、主接合を構成するＰ形不純物導入領域５２と、Ｎ+形不純物導入領域１５２に対応するＮ+形不純物導入領域５３とが形成されている。Ｐ形不純物導入領域５２とＮ+形不純物導入領域５３とは、互いに５０μｍの距離を離して形成されている。Ｎ+形不純物導入領域５３の不純物濃度は５Ｅ１３ｃｍ-3である。Ｎ-形シリコン基板５０の上面上には、Ｐ形不純物導入領域５２に接触する電極５４と、Ｎ+形不純物導入領域５３に接触する電極５５とが形成されており、両電極間にはシリコン酸化膜５１が形成されている。また、Ｎ-形シリコン基板５０の裏面には、電極５６が形成されている。
【００４９】
図１２に示した構造は、図２７に示した従来のチャネルストップ構造に対応する構造である。図１１に示した電極５５の代わりに、シリコン酸化膜５１上に延在してフィールドプレートを構成する電極６０が形成されている。
【００５０】
図１３に示した構造は、図２９に示した従来のチャネルストップ構造に類似する構造である。図１１に示したシリコン酸化膜５１の代わりに、Ｎ+形不純物導入領域５３側の端部に薄膜部７０ａを有するシリコン酸化膜７０が形成されている。そして、図１１に示した電極５５の代わりに、シリコン酸化膜７０上に延在してフィールドプレートを構成する階段状の電極７１が形成されている。
【００５１】
図１４に示した構造は、本実施の形態１に係るチャネルストップ構造に対応する構造である。Ｎ+形不純物導入領域５３が形成されている部分のＮ-形シリコン基板５０の上面内に、図６に示したトレンチ５、シリコン酸化膜６、ポリシリコン膜７にそれぞれ対応する、トレンチ８０、シリコン酸化膜８１、ポリシリコン膜８２が形成されている。また、図１１に示した電極５５の代わりに、シリコン酸化膜５１上に延在してフィールドプレートを構成する電極６０が形成されている。
【００５２】
図１１〜１４に示した各構造について、Ｎ-形シリコン基板５０の表面の電荷量ＱSSを３段階（０，−１Ｅ１１，−１Ｅ１２）に変化させて、各状態での耐圧ＶＣＥＳをそれぞれ測定した。図１１〜１４には、シミュレーションの結果も併せて示している。
【００５３】
各図に示したシミュレーション結果から分かるように、ＱSSが０又は−１Ｅ１１の場合は、全ての構造でＶＣＥＳはほぼ同じである。これは、ＱSSが０又は−１Ｅ１１の場合は、主接合の空乏層の曲率によって耐圧が決まるからである。
【００５４】
一方、ＱSSが−１Ｅ１２の場合は、図１１に示した従来構造でＶＣＥＳが極端に低下している。これは、主接合の空乏層がＮ+形不純物導入領域５３にまで延びてＮ+形不純物導入領域５３の電界が高くなったことに起因して、耐圧が低下したためである。逆に、図１２，１３に示した従来構造に関しては、ＱSSが−１Ｅ１２の場合にＶＣＥＳが上昇している。これは、主接合の空乏層の延びがフィールドプレートによって抑制されたためである。また、階段状の電極７１が形成されている図１３に示した従来構造の方が、図１２に示した従来構造よりもＶＣＥＳの上昇の程度が大きいことも分かる。
【００５５】
図１４に示した構造に関しては、ＱSSが−１Ｅ１２の場合、図１２，１３に示した従来構造よりもＶＣＥＳが高くなっている。図１２と図１４とを比較すると分かるように、シリコン酸化膜８１及びポリシリコン膜８２が内部に形成されたトレンチ８０を追加することによって、ＶＣＥＳが７０Ｖ程度も高くなっている。即ち、このシミュレーション結果は、トレンチ５を形成することによって、主接合からの空乏層の延びが抑制されたことを示している。
【００５６】
本実施の形態１に係る半導体装置の効果をさらに詳しく検証する。図１５〜１７は、それぞれ図１２〜１４に示した構造に対応させて、ＱSS＝−１Ｅ１２、ＶＣＥＳ＝５００Ｖの時のポテンシャル分布を示す図である。図１５を参照して、図１２に示した構造では、電極６０によるフィールドプレートによって、電界が抑制されていることが分かる。図１６を参照して、図１３に示した構造では、電極７１によるフィールドプレートによって、電界が抑制されていることが分かる。しかしながら、図１２，１３に示した構造ではいずれも、表面のみで電界が抑制されている。これに対し、図１７を参照して、図１４に示した構造では、電極６０によるフィールドプレートと、トレンチ８０とによって、電界が３次元的に抑制されていることが分かる。なお、従来技術の説明で述べた特開平８−２６４７８７号公報に記載された半導体装置では、Ｐ-形エピタキシャル層２０１の上面におけるチャネリングを対象としており、チャネリングはシリコンと絶縁層との界面に沿って進行するため、本実施の形態１に係る半導体装置のような３次元的効果は開示されていない。
【００５７】
このように本実施の形態１に係る半導体装置及びその製造方法によれば、Ｎ-形シリコン基板１を用いて形成されたチャネルストップ構造は、Ｎ+形不純物導入領域４のみならず、トレンチ５を有している。そのため、主接合からチップのエッジ１０４に向かって伸びてきた空乏層をトレンチ５によって３次元的に抑制することができ、半導体装置の耐圧の安定化を図ることができる。
【００５８】
実施の形態２．
図１８は、本発明の実施の形態２に係るチャネルストップ構造を示す断面図である。Ｎ-形シリコン基板１の上面上には、チップの周縁部分を除いて、シリコン酸化膜１０が形成されている。シリコン酸化膜１０から露出している部分のＮ-形シリコン基板１の上面３内には、Ｎ+形不純物導入領域４が形成されている。
Ｎ-形シリコン基板１の上面３内には、Ｎ+形不純物導入領域４よりも深いトレンチ５が形成されている。トレンチ５の内壁上には、薄膜状のシリコン酸化膜６が形成されている。また、シリコン酸化膜６が形成されたトレンチ５内を充填して、ポリシリコン膜１１が形成されている。ポリシリコン膜１１は、Ｎ-形シリコン基板１の上面３上、及び主接合に向かってシリコン酸化膜１０上に延在して形成されており、第１のフィールドプレートを構成している。Ｎ-形シリコン基板１の上面３の一部（最周縁部分）は、ポリシリコン膜１１から露出している。
【００５９】
また、シリコン酸化膜１０上に形成されている部分のポリシリコン膜１１上、及び、ポリシリコン膜１１が形成されていない部分のシリコン酸化膜１０上には、シリコン酸化膜１２が形成されている。Ｎ-形シリコン基板１の上面３の最周縁部分上には、アルミニウム電極１３が形成されている。アルミニウム電極１３は、ポリシリコン膜１１にも接触しており、また、主接合に向かってシリコン酸化膜１２上に延在して形成されて、第２のフィールドプレートを構成している。
【００６０】
このように本実施の形態２に係る半導体装置によれば、チャネルストップ構造には、第１のフィールドプレートとして機能するポリシリコン膜１１が形成されている。そのため、上記実施の形態１に係るチャネルストップ構造と比較すると、主接合からチップのエッジ１０４に向かって伸びてきた空乏層を抑制する効果が高まり、半導体装置の耐圧のさらなる安定化を図ることができる。
【００６１】
実施の形態３．
図１９は、本発明の実施の形態３に係るチャネルストップ構造を示す断面図である。本実施の形態３に係るチャネルストップ構造は、図１８に示した上記実施の形態２に係るチャネルストップ構造に、Ｐ形不純物導入領域１５を追加したものである。Ｐ形不純物導入領域１５は、Ｎ-形シリコン基板１の上面３内において、Ｎ+形不純物導入領域４よりも深く、かつトレンチ５よりも浅く形成されている。
【００６２】
図２０〜２５は、本実施の形態３に係るチャネルストップ構造の形成方法を工程順に示す断面図である。なお、以下の説明では適宜図３を参照する。図２０を参照して、まず、Ｎ-形シリコン基板１を準備する。次に、上記実施の形態１と同様の方法により、Ｎ-形シリコン基板１の上面上にシリコン酸化膜１０を形成する。
【００６３】
次に、イオン注入法によって、リンやヒ素等の不純物をＮ-形シリコン基板１の上面３内に注入する。この時、所定の開口パターンを有するフォトレジストを、写真製版法によって領域ＡＲ１内におけるＮ-形シリコン基板１の上面上に予め形成しておくことにより、パワーＭＯＳＦＥＴのソース領域２４を形成するためのイオン注入も併せて行われる。次に、注入した不純物を熱拡散させることにより、Ｎ-形シリコン基板１の上面内に、深さが互いに等しいＮ+形不純物導入領域４及びソース領域２４を形成する。その後、フォトレジストを除去する。
【００６４】
図２１を参照して、次に、ボロン等の不純物をＮ-形シリコン基板１の上面３内に注入する。この時、所定の開口パターンを有するフォトレジストを、写真製版法によってＮ-形シリコン基板１の上面上に予め形成しておくことにより、パワーＭＯＳＦＥＴのＰ形不純物導入領域２０を形成するためのイオン注入も併せて行われる。次に、注入した不純物を熱拡散させることにより、Ｎ-形シリコン基板１の上面内に、深さが互いに等しいＰ形不純物導入領域１５，２０を形成する。その後、フォトレジストを除去する。
【００６５】
図２２を参照して、次に、写真製版法及び異方性ドライエッチング法によって、Ｎ-形シリコン基板１の上面３内に、Ｐ形不純物導入領域１５よりも深いトレンチ５を形成する。また、これとともに、領域ＡＲ１内におけるＮ-形シリコン基板１の上面内に、Ｐ形不純物導入領域２０よりも深いトレンチ２１を併せて形成する。トレンチ５の開孔幅とトレンチ２１の開孔幅とを等しくすることにより、両トレンチ５，２１の深さを互いに等しくすることができる。
【００６６】
図２３を参照して、次に、トレンチ５の内壁を熱酸化することにより、シリコン酸化膜６を形成する。また、これとともに、トレンチ２１の内壁を熱酸化することにより、シリコン酸化膜２２を併せて形成する。
【００６７】
図２４を参照して、次に、ＣＶＤ法によって、トレンチ５，２１の内部を充填し得る膜厚で全面にポリシリコン膜を形成する。次に、写真製版法及び異方性ドライエッチング法によって、このポリシリコン膜をパターニングする。これにより、領域ＡＲ３内においてポリシリコン膜１１が形成されるとともに、領域ＡＲ１内においてポリシリコン膜２３が形成される。
【００６８】
図２５を参照して、次に、ＣＶＤ法によって全面にシリコン酸化膜を形成する。次に、写真製版法及び異方性ドライエッチング法によって、このシリコン酸化膜をパターニングする。これにより、領域ＡＲ３内においてシリコン酸化膜１２が形成されるとともに、領域ＡＲ１内においてシリコン酸化膜２５が形成される。
【００６９】
次に、スパッタ法によってアルミニウム膜を全面に形成する。次に、写真製版法及び異方性ドライエッチング法によって、このアルミニウム膜をパターニングする。これにより、領域ＡＲ３内においてアルミニウム電極１３が形成されて、図１９に示した構造が得られるとともに、領域ＡＲ１内においてアルミニウム電極２６が形成されて、図３に示した構造が得られる。
【００７０】
このように本実施の形態３に係る半導体装置の製造方法によれば、図３に示したパワーＭＯＳＦＥＴを製造する一連の工程において、追加の工程を伴うことなく図１９に示したチャネルストップ構造を併せて形成することができる。そのため、パワーＭＯＳＦＥＴの製造工程とは別工程でチャネルストップ構造を形成する場合と比較すると、製造コストの低減を図ることができる。
【００７１】
【発明の効果】
この発明のうち請求項１に係るものによれば、チャネルストップ構造は、半導体基板の主面内に形成された第１のトレンチを有している。そのため、主接合から半導体基板の周縁部に向かって延びてきた空乏層を、第１のトレンチによって抑制することができ、半導体装置の耐圧の安定化を図ることができる。
【００７２】
また、この発明のうち請求項１に係るものによれば、チャネルストップ構造は、第１のトレンチのみならず、半導体基板の主面内に形成されたＮ形の第２の不純物導入領域を有している。そのため、主接合から半導体基板の周縁部に向かって延びてきた空乏層をさらに抑制することができ、半導体装置の耐圧のさらなる安定化を図ることができる。
【００７３】
また、この発明のうち請求項２に係るものによれば、第１のトレンチ内には第１の絶縁膜を介して第１の導電膜が形成されているため、主接合から延びてきた空乏層を抑制する効果が高まり、半導体装置の耐圧のさらなる安定化を図ることができる。
【００７４】
また、この発明のうち請求項３に係るものによれば、チャネルストップ構造は、フィールドプレートとして機能する第２の導電膜を有しているため、主接合から延びてきた空乏層を抑制する効果が高まり、半導体装置の耐圧のさらなる安定化を図ることができる。
【００７５】
また、この発明のうち請求項４に係るものによれば、第１の導電膜の材質がポリシリコンであるため、第１のトレンチ内を充填する導電膜を、容易に製造することができる。
【００７６】
また、この発明のうち請求項５に係るものによれば、チャネルストップ構造は、いずれもフィールドプレートとして機能する第２及び第３の導電膜を有しているため、主接合から延びてきた空乏層を抑制する効果が高まり、半導体装置の耐圧のさらなる安定化を図ることができる。
【００７７】
また、この発明のうち請求項６に係るものによれば、トランジスタの構成要素とチャネルストップ構造の構成要素とが互いに等しいため、トランジスタを製造する一連の工程において、追加の工程を伴うことなくチャネルストップ構造を併せて形成することができる。そのため、トランジスタの製造工程とは別工程でチャネルストップ構造を形成する場合と比較すると、製造コストの低減を図ることができる。
【００７８】
また、この発明のうち請求項７に係るものによれば、深さが互いに等しい第１及び第２のトレンチを、同一の工程によって形成することが可能となる。
【００７９】
また、この発明のうち請求項８に係るものによれば、第１の導電膜と第４の導電膜とを同一の工程によって形成することが可能となる。
【００８０】
また、この発明のうち請求項９に係るものによれば、チャネルストップ構造は、Ｎ形の第２の不純物導入領域のみならず、半導体基板の主面内に形成された第１のトレンチを有している。そのため、主接合から半導体基板の周縁部に向かって延びてきた空乏層を、第１のトレンチによって抑制することができ、半導体装置の耐圧の安定化を図ることができる。
【００８１】
また、この発明のうち請求項１０に係るものによれば、第１のトレンチ内には第１の絶縁膜を介して第１の導電膜が形成されているため、主接合から延びてきた空乏層を抑制する効果が高まり、半導体装置の耐圧のさらなる安定化を図ることができる。
【００８２】
また、この発明のうち請求項１１に係るものによれば、チャネルストップ構造は、フィールドプレートとして機能する第２の導電膜を有しているため、主接合から延びてきた空乏層を抑制する効果が高まり、半導体装置の耐圧のさらなる安定化を図ることができる。
【００８３】
また、この発明のうち請求項１２に係るものによれば、トランジスタの構成要素とチャネルストップ構造の構成要素とが互いに等しいため、トランジスタを製造する一連の工程において、追加の工程を伴うことなくチャネルストップ構造を併せて形成することができる。そのため、トランジスタの製造工程とは別工程でチャネルストップ構造を形成する場合と比較すると、製造コストの低減を図ることができる。
【００８４】
また、この発明のうち請求項１３に係るものによれば、工程（ｂ）と工程（ｌ）とを別工程で実行する場合と比較すると、製造コストの低減を図ることができる。
【００８５】
また、この発明のうち請求項１４に係るものによれば、工程（ｃ）と工程（ｈ）とを別工程で実行する場合と比較すると、製造コストの低減を図ることができる。
【００８６】
また、この発明のうち請求項１５に係るものによれば、工程（ｄ）と工程（ｉ）とを別工程で実行する場合と比較すると、製造コストの低減を図ることができる。
【００８７】
また、この発明のうち請求項１６に係るものによれば、工程（ｅ）と工程（ｊ）とを別工程で実行する場合と比較すると、製造コストの低減を図ることができる。
【００８８】
また、この発明のうち請求項１７に係るものによれば、工程（ｆ）と工程（ｋ）とを別工程で実行する場合と比較すると、製造コストの低減を図ることができる。
【図面の簡単な説明】
【図１】 パワーデバイスが形成されたチップの構造を模式的に示す上面図である。
【図２】 図１に示したチップのエッジ付近の構造を拡大して示す上面図である。
【図３】 図１に示したチップ内に形成されているパワーデバイスの構造を示す断面図である。
【図４】 図１に示したチップ内に形成されているガードリング構造を示す断面図である。
【図５】 図１に示したチップ内に形成されているフィールドプレート構造を示す断面図である。
【図６】 本発明の実施の形態１に係るチャネルストップ構造を示す断面図である。
【図７】 本発明の実施の形態１に係るチャネルストップ構造の形成方法を工程順に示す断面図である。
【図８】 本発明の実施の形態１に係るチャネルストップ構造の形成方法を工程順に示す断面図である。
【図９】 本発明の実施の形態１に係るチャネルストップ構造の形成方法を工程順に示す断面図である。
【図１０】 本発明の実施の形態１に係るチャネルストップ構造の形成方法を工程順に示す断面図である。
【図１１】 シミュレーションに用いた構造を示す断面図である。
【図１２】 シミュレーションに用いた構造を示す断面図である。
【図１３】 シミュレーションに用いた構造を示す断面図である。
【図１４】 シミュレーションに用いた構造を示す断面図である。
【図１５】 図１２に示した構造に対応させて、ＱSS＝−１Ｅ１２、ＶＣＥＳ＝５００Ｖの時のポテンシャル分布を示す図である。
【図１６】 図１３に示した構造に対応させて、ＱSS＝−１Ｅ１２、ＶＣＥＳ＝５００Ｖの時のポテンシャル分布を示す図である。
【図１７】 図１４に示した構造に対応させて、ＱSS＝−１Ｅ１２、ＶＣＥＳ＝５００Ｖの時のポテンシャル分布を示す図である。
【図１８】 本発明の実施の形態２に係るチャネルストップ構造を示す断面図である。
【図１９】 本発明の実施の形態３に係るチャネルストップ構造を示す断面図である。
【図２０】 本発明の実施の形態３に係るチャネルストップ構造の形成方法を工程順に示す断面図である。
【図２１】 本発明の実施の形態３に係るチャネルストップ構造の形成方法を工程順に示す断面図である。
【図２２】 本発明の実施の形態３に係るチャネルストップ構造の形成方法を工程順に示す断面図である。
【図２３】 本発明の実施の形態３に係るチャネルストップ構造の形成方法を工程順に示す断面図である。
【図２４】 本発明の実施の形態３に係るチャネルストップ構造の形成方法を工程順に示す断面図である。
【図２５】 本発明の実施の形態３に係るチャネルストップ構造の形成方法を工程順に示す断面図である。
【図２６】 第１の従来のチャネルストップ構造を示す断面図である。
【図２７】 第２の従来のチャネルストップ構造を示す断面図である。
【図２８】 第３の従来のチャネルストップ構造を示す断面図である。
【図２９】 第４の従来のチャネルストップ構造を示す断面図である。
【図３０】 第５の従来のチャネルストップ構造を示す断面図である。
【符号の説明】
１ Ｎ-形シリコン基板、２，６，１０，１２，２２，２５ シリコン酸化膜、４ Ｎ+形不純物導入領域、５，２１ トレンチ、７，１１，２３ ポリシリコン膜、８，１３，２６ アルミニウム電極、１５，２０ Ｐ形不純物導入領域、２４ ソース領域。
Claims (17)
- Ｎ形の半導体基板と、
前記半導体基板の主面内に形成されて前記半導体基板との間で主接合を構成するＰ形の第１の不純物導入領域を有するトランジスタと、
前記半導体基板の周縁部に形成されたチャネルストップ構造と
を備える半導体装置であって、
前記チャネルストップ構造は、
前記半導体基板の前記主面内に形成された第１のトレンチと、
前記第１のトレンチが形成されている部分の前記半導体基板の前記主面内に形成されたＮ形の第２の不純物導入領域と
を有する半導体装置。 - 前記チャネルストップ構造は、
前記第１のトレンチの内壁上に形成された第１の絶縁膜と、
前記第１のトレンチ内を充填して形成された第１の導電膜と
をさらに有する、請求項１に記載の半導体装置。 - 前記チャネルストップ構造は、
絶縁膜を介して前記半導体基板の前記主面上に形成され、前記第１の導電膜及び前記半導体基板の前記主面に接触し、前記主接合に向かって延びる第２の導電膜
をさらに有する、請求項２に記載の半導体装置。 - 前記第１の導電膜の材質はポリシリコンである、請求項２又は３に記載の半導体装置。
- 前記チャネルストップ構造は、
絶縁膜を介して前記半導体基板の前記主面上に形成され、前記第１の導電膜及び前記半導体基板の前記主面に接触し、前記主接合に向かって延びる第２の導電膜と、
絶縁膜を介して前記第２の導電膜上に形成され、前記第１の導電膜及び前記半導体基板の前記主面に接触し、前記主接合に向かって延びる第３の導電膜と
をさらに有する、請求項２に記載の半導体装置。 - 前記トランジスタは、
前記半導体基板の前記主面内に形成され、前記トランジスタのソース又はエミッタとして機能する、Ｎ形の第３の不純物導入領域と、
前記第３の不純物導入領域が形成されている部分の前記半導体基板の前記主面内に形成された第２のトレンチと、
前記第２のトレンチの内壁上に形成され、前記トランジスタのゲート絶縁膜として機能する第２の絶縁膜と、
前記第２のトレンチ内を充填して形成され、前記トランジスタのゲート電極として機能する第４の導電膜と
をさらに有しており、
前記チャネルストップ構造は、
前記第２の不純物導入領域よりも深く前記半導体基板の前記主面内に形成された、Ｐ形の第４の不純物導入領域
をさらに有する、請求項２〜５のいずれか一つに記載の半導体装置。 - 前記第１のトレンチの開孔幅と前記第２のトレンチの開孔幅とは互いに等しい、請求項６に記載の半導体装置。
- 前記第１の導電膜の材質と前記第４の導電膜の材質とは互いに等しい、請求項６に記載の半導体装置。
- （ａ）トランジスタが形成される第１領域と、チャネルストップ構造が形成される第２領域とを有する、Ｎ形の半導体基板を準備する工程と、
（ｂ）前記半導体基板との間で主接合を構成するＰ形の第１の不純物導入領域を、前記第１領域における前記半導体基板の主面内に形成する工程と、
（ｃ）Ｎ形の第２の不純物導入領域を、前記第２領域における前記半導体基板の前記主 面内に形成する工程と、
（ｄ）前記第２の不純物導入領域が形成されている部分の前記半導体基板の前記主面内に、第１のトレンチを形成する工程と
を備える、半導体装置の製造方法。 - （ｅ）前記第１のトレンチの内壁上に第１の絶縁膜を形成する工程と、
（ｆ）前記工程（ｅ）よりも後に実行され、前記第１のトレンチ内を充填して第１の導電膜を形成する工程と
さらに備える、請求項９に記載の半導体装置の製造方法。 - （ｇ）前記第１の導電膜及び前記半導体基板の前記主面に接触し、前記主接合に向かって延びる第２の導電膜を、絶縁膜を介して前記第２領域における前記半導体基板の前記主面上に形成する工程
をさらに備える、請求項１０に記載の半導体装置の製造方法。 - （ｈ）前記トランジスタのソース又はエミッタとして機能する、Ｎ形の第３の不純物導入領域を、前記第１領域における前記半導体基板の前記主面内に形成する工程と、
（ｉ）前記第３の不純物導入領域が形成されている部分の前記半導体基板の前記主面内に、第２のトレンチを形成する工程と、
（ｊ）前記トランジスタのゲート絶縁膜として機能する第２の絶縁膜を、前記第２のトレンチの内壁上に形成する工程と、
（ｋ）前記工程（ｊ）よりも後に実行され、前記第２のトレンチ内を充填し、前記トランジスタのゲート電極として機能する第４の導電膜を形成する工程と、
（ｌ）Ｐ形の第４の不純物導入領域を、前記第２領域における前記半導体基板の前記主面内に前記第２の不純物導入領域よりも深く形成する工程と
をさらに備える、請求項１０又は１１に記載の半導体装置の製造方法。 - 前記工程（ｂ）と前記工程（ｌ）とは同一の工程によって実行される、請求項１２に記載の半導体装置の製造方法。
- 前記工程（ｃ）と前記工程（ｈ）とは同一の工程によって実行される、請求項１２又は１３に記載の半導体装置の製造方法。
- 前記工程（ｄ）と前記工程（ｉ）とは同一の工程によって実行される、請求項１２〜１４のいずれか一つに記載の半導体装置の製造方法。
- 前記工程（ｅ）と前記工程（ｊ）とは同一の工程によって実行される、請求項１２〜１５のいずれか一つに記載の半導体装置の製造方法。
- 前記工程（ｆ）と前記工程（ｋ）とは同一の工程によって実行される、請求項１２〜１６のいずれか一つに記載の半導体装置の製造方法。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9123800B2 (en) | 2013-12-30 | 2015-09-01 | Hyundai Motor Company | Semiconductor device and method of manufacturing the same |
| US11322581B2 (en) | 2020-03-04 | 2022-05-03 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US11563094B2 (en) | 2019-09-17 | 2023-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device having thermally conductive electrodes |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7638841B2 (en) | 2003-05-20 | 2009-12-29 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| JP2005101334A (ja) * | 2003-09-25 | 2005-04-14 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP5135663B2 (ja) * | 2004-10-21 | 2013-02-06 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP4825424B2 (ja) * | 2005-01-18 | 2011-11-30 | 株式会社東芝 | 電力用半導体装置 |
| JP2008546216A (ja) | 2005-06-10 | 2008-12-18 | フェアチャイルド・セミコンダクター・コーポレーション | 電荷平衡電界効果トランジスタ |
| US7560787B2 (en) * | 2005-12-22 | 2009-07-14 | Fairchild Semiconductor Corporation | Trench field plate termination for power devices |
| JP5182376B2 (ja) | 2008-12-10 | 2013-04-17 | トヨタ自動車株式会社 | 半導体装置 |
| JP5601863B2 (ja) * | 2010-03-29 | 2014-10-08 | 三菱電機株式会社 | 電力半導体装置 |
| US8264047B2 (en) * | 2010-05-10 | 2012-09-11 | Infineon Technologies Austria Ag | Semiconductor component with a trench edge termination |
| JP2013055347A (ja) * | 2012-11-08 | 2013-03-21 | Sanken Electric Co Ltd | 半導体装置 |
| CN108133966A (zh) * | 2018-01-22 | 2018-06-08 | 北京世纪金光半导体有限公司 | 一种集成了周边RCsnubber结构的碳化硅SBD器件元胞结构 |
| JP7334678B2 (ja) | 2020-06-04 | 2023-08-29 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168331A (en) * | 1991-01-31 | 1992-12-01 | Siliconix Incorporated | Power metal-oxide-semiconductor field effect transistor |
| JPH04328860A (ja) * | 1991-04-30 | 1992-11-17 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| US5233215A (en) * | 1992-06-08 | 1993-08-03 | North Carolina State University At Raleigh | Silicon carbide power MOSFET with floating field ring and floating field plate |
| US5316959A (en) * | 1992-08-12 | 1994-05-31 | Siliconix, Incorporated | Trenched DMOS transistor fabrication using six masks |
| JP3275536B2 (ja) * | 1994-05-31 | 2002-04-15 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JP3424635B2 (ja) | 1994-09-20 | 2003-07-07 | 株式会社日立製作所 | 半導体装置及びそれを使った電力変換装置 |
| JP3111827B2 (ja) * | 1994-09-20 | 2000-11-27 | 株式会社日立製作所 | 半導体装置及びそれを使った電力変換装置 |
| US5597765A (en) * | 1995-01-10 | 1997-01-28 | Siliconix Incorporated | Method for making termination structure for power MOSFET |
| JPH09283754A (ja) | 1996-04-16 | 1997-10-31 | Toshiba Corp | 高耐圧半導体装置 |
| US5877528A (en) * | 1997-03-03 | 1999-03-02 | Megamos Corporation | Structure to provide effective channel-stop in termination areas for trenched power transistors |
| US6100572A (en) * | 1997-03-20 | 2000-08-08 | International Rectifier Corp. | Amorphous silicon combined with resurf region for termination for MOSgated device |
| US5907776A (en) * | 1997-07-11 | 1999-05-25 | Magepower Semiconductor Corp. | Method of forming a semiconductor structure having reduced threshold voltage and high punch-through tolerance |
| US6031265A (en) * | 1997-10-16 | 2000-02-29 | Magepower Semiconductor Corp. | Enhancing DMOS device ruggedness by reducing transistor parasitic resistance and by inducing breakdown near gate runners and termination area |
| JP2000012350A (ja) * | 1998-06-22 | 2000-01-14 | Koito Mfg Co Ltd | 変圧器 |
| US5998833A (en) | 1998-10-26 | 1999-12-07 | North Carolina State University | Power semiconductor devices having improved high frequency switching and breakdown characteristics |
| JP3923256B2 (ja) * | 1999-01-07 | 2007-05-30 | インフィネオン テクノロジース アクチエンゲゼルシャフト | ドーピングされた領域を分離するためのトレンチを備えた半導体装置 |
| KR100415490B1 (ko) * | 1999-01-11 | 2004-01-24 | 프라운호퍼-게젤샤프트 츄어 푀르더룽 데어 안게반텐 포르슝에.파우. | 파워 모스 소자 및 그 제조 방법 |
| US6413822B2 (en) * | 1999-04-22 | 2002-07-02 | Advanced Analogic Technologies, Inc. | Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer |
| CN1171318C (zh) * | 1999-06-03 | 2004-10-13 | 通用半导体公司 | 具有低导通电阻的高压功率金属氧化物半导体场效应晶体管 |
| JP2001102572A (ja) | 1999-09-29 | 2001-04-13 | Toyota Autom Loom Works Ltd | トレンチゲートを有するパワーｍｏｓトランジスタ |
| KR100343151B1 (ko) * | 1999-10-28 | 2002-07-05 | 김덕중 | Ｓｉｐｏｓ를 이용한 고전압 반도체소자 및 그 제조방법 |
| US6580123B2 (en) * | 2000-04-04 | 2003-06-17 | International Rectifier Corporation | Low voltage power MOSFET device and process for its manufacture |
| US6555895B1 (en) * | 2000-07-17 | 2003-04-29 | General Semiconductor, Inc. | Devices and methods for addressing optical edge effects in connection with etched trenches |
| JP2002270844A (ja) * | 2001-03-07 | 2002-09-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6683363B2 (en) * | 2001-07-03 | 2004-01-27 | Fairchild Semiconductor Corporation | Trench structure for semiconductor devices |
| JP3906052B2 (ja) * | 2001-10-15 | 2007-04-18 | 株式会社東芝 | 絶縁ゲート型半導体装置 |
| JP3825688B2 (ja) * | 2001-12-25 | 2006-09-27 | 株式会社東芝 | 半導体装置の製造方法 |
| US6849529B2 (en) * | 2002-10-25 | 2005-02-01 | Promos Technologies Inc. | Deep-trench capacitor with hemispherical grain silicon surface and method for making the same |
| US6908833B1 (en) * | 2003-02-14 | 2005-06-21 | National Semiconductor Corporation | Shallow self isolated doped implanted silicon process |
-
2001
- 2001-10-30 JP JP2001332172A patent/JP3701227B2/ja not_active Expired - Lifetime
-
2002
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- 2002-05-29 DE DE10224003A patent/DE10224003B4/de not_active Expired - Lifetime
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-
2005
- 2005-05-06 US US11/123,192 patent/US7189620B2/en not_active Expired - Lifetime
- 2005-06-03 US US11/143,734 patent/US20050233542A1/en not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9123800B2 (en) | 2013-12-30 | 2015-09-01 | Hyundai Motor Company | Semiconductor device and method of manufacturing the same |
| US11563094B2 (en) | 2019-09-17 | 2023-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device having thermally conductive electrodes |
| US11855157B2 (en) | 2019-09-17 | 2023-12-26 | Kabushiki Kaisha Toshiba | Semiconductor device having thermally conductive electrodes |
| US11322581B2 (en) | 2020-03-04 | 2022-05-03 | Kabushiki Kaisha Toshiba | Semiconductor device |
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