DE10224003A1 - Halbleitervorrichtung und Verfahren für ihre Herstellung - Google Patents

Halbleitervorrichtung und Verfahren für ihre Herstellung

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Abstract

Eine Aufgabe der Erfindung besteht in der Schaffung einer Halbleitervorrichtung mit einer Kanalsperrstruktur, die eine ausgezeichnete Wirkung bei der Stabilisierung einer Durchbruchspannung erzielt, und eines Verfahrens für die Herstellung einer solchen Halbleitervorrichtung. Auf einer Oberseite eines N·-·-Siliciumsubstrats (1) ist ein Siliciumoxidfilm (2) ausgebildet. An einer Oberseite (3) des N·-·-Siliciumsubstrats (1) ist in einem von dem Siliciumoxidfilm (2) freien Abschnitt ein N·+·-Störstellenimplantationsgebiet (4) ausgebildet. An der Oberseite (3) des N·-·-Siliciumsubstrats (1) ist ein Graben (5) ausgebildet, der tiefer als das N·+·-Störstellenimplantationsgebiet (4) ist. An einer Innenwand des Grabens (5) ist ein Siliciumoxidfilm (6) ausgebildet. Der Graben (5) ist mit einem Polysiliciumfilm (7) ausgefüllt. Auf der Oberseite (3) des N·-·-Siliciumsubstrats (1) ist eine Aluminiumelektrode (8) ausgebildet. Die Aluminiumelektrode (8) ist mit einer Oberseite des Polysiliciumfilms (7) und mit einer Oberseite (3) des N·-·-Siliciumsubstrats (1) in Kontakt. Die Aluminiumelektrode (8) verläuft über dem Siliciumoxidfilm (2) und bildet eine Feldplatte.

Description

  • Die Erfindung betrifft das Gebiet der Halbleitervorrichtungen und der Verfahren für ihre Herstellung und insbesondere eine Kanalsperrstruktur einer Leistungsvorrichtung und ein Verfahren zu deren Herstellung.
  • In einem Umfangsgebiet eines Chips, in dem eine Leistungsvorrichtung wie etwa ein Leistungs-MOSFET oder ein Isolierschicht-Bipolartransistor ausgebildet ist, ist eine Kanalsperrstruktur ausgebildet, um zu verhindern, daß eine von einem Hauptübergang ausgehende Verarmungsschicht über dem Umfangsgebiet des Chips vorhanden ist, und um somit eine Durchbruchspannung einer Halbleitervorrichtung aufrechtzuerhalten. Jüngere Untersuchungen haben gezeigt, daß die Kanalsperrstruktur wichtig zur Stabilisierung der Durchbruchspannung der Halbleitervorrichtung ist.
  • Fig. 26 ist eine Schnittansicht einer ersten herkömmlichen Kanalsperrstruktur. An einer Oberseite eines N--Siliciumsubstrats 150 ist in der Umgebung eines Randes 151 (eines Umfangsabschnitts) eines Chips ein N+ -Störstellenimplantationsgebiet 152 ausgebildet, in dem Störstellen wie etwa Phosphor oder Arsen mit hoher Konzentration implantiert sind.
  • Fig. 27 ist eine Schnittansicht einer zweiten herkömmlichen Kanalsperrstruktur. Auf einer Oberseite eines N- -Siliciumsubstrats 150 ist mit Ausnahme eines Umfangsabschnitts eines Chips ein Siliciumoxidfilm 153 ausgebildet. An einer Oberseite 154 des N--Siliciumsubstrats 150 ist in einem von dem Siliciumoxidfilm 153 freien Abschnitt ein N+ -Störstellenimplantationsgebiet 152 ausgebildet. Auf der Oberseite 154 des N--Siliciumsubstrats 150 ist eine Aluminiumelektrode 155 ausgebildet. Die Aluminiumelektrode 155 verläuft über dem Siliciumoxidfilm 153 und bildet eine Feldplatte. Eine solche Kanalsperrstruktur wird beispielsweise in einer Halbleitervorrichtung verwendet, in der ein planarer Bipolartransistor ausgebildet ist.
  • Fig. 28 ist eine Schnittansicht einer dritten herkömmlichen Kanalsperrstruktur. Auf einer Oberseite eines N- -Siliciumsubstrats 150 ist mit Ausnahme eines Umfangsabschnitts eines Chips ein Siliciumoxidfilm 156 ausgebildet. An einer Oberseite 157 des N--Siliciumsubstrats 150 ist in einem von dem Siliciumoxidfilm 156 freien Abschnitt ein N+ -Störstellenimplantationsgebiet 152 ausgebildet. Auf der Oberseite 157 des N--Siliciumsubstrats 150 ist ein Polysiliciumfilm 158 ausgebildet. Der Polysiliciumfilm 158 verläuft über dem Siliciumoxidfilm 156 und bildet eine erste Feldplatte. Ein Teil (der größte Teil des Umfangsabschnitts) der Oberseite 157 des N--Siliciumsubstrats 150 ist von dem Polysiliciumfilm 158 frei.
  • Außerdem ist in einem auf dem Siliciumoxidfilm 156 ausgebildeten Abschnitt auf dem Polysiliciumfilm 158 und in einem Abschnitt, in dem der Polysiliciumfilm 158 nicht ausgebildet ist, auf dem Siliciumoxidfilm 156 ein Siliciumoxidfilm 159 vorgesehen. Auf dem größten Teil des Umfangsabschnitts der Oberseite 157 des N--Siliciumsubstrats 150 ist eine Aluminiumelektrode 160 ausgebildet. Die Aluminiumelektrode 160 ist ebenfalls in Kontakt mit dem Polysiliciumfilm 158 und verläuft außerdem über dem Siliciumoxidfilm 159, wobei sie eine zweite Feldplatte bildet. Eine Kanalsperrstruktur mit einer doppelten Feldplatte wird beispielsweise in einer Halbleitervorrichtung verwendet, in der ein planarer MOSFET mit einer Gate-Elektrode aus Polysilicium vorgesehen ist.
  • Fig. 29 ist eine Schnittansicht einer vierten herkömmlichen Kanalsperrstruktur. Auf einer Oberseite eines N- -Siliciumsubstrats 150 ist mit Ausnahme eines Umfangsabschnitts eines Chips ein Siliciumoxidfilm 161 ausgebildet. Ein Ende an der Seite des Randes 151 des Siliciumoxidfilms 161 besitzt eine kleine Dicke. An einer Oberseite 162 des N--Siliciumsubstrats 150 ist in einem von dem Siliciumoxidfilm 161 freien Abschnitt ein N+-Störstellenimplantationsgebiet 152 ausgebildet. Auf der Oberseite 162 des N--Siliciumsubstrats 150 ist ein Polysiliciumfilm 163 ausgebildet. Der Polysiliciumfilm 163 verläuft über dem Siliciumoxidfilm 161 und bildet eine erste abgestufte Feldplatte. Der größte Teil des Umfangsabschnitts der Oberseite 162 des N--Siliciumsubstrats 150 ist von dem Polysiliciumfilm 163 frei.
  • Außerdem ist in einem auf dem Siliciumoxidfilm 161 ausgebildeten Abschnitt auf dem Polysiliciumfilm 163 und in einem Abschnitt, in dem der Polysiliciumfilm 163 nicht ausgebildet ist, auf dem Siliciumoxidfilm 161 ein Siliciumoxidfilm 164 ausgebildet. Auf dem größten Teil des Umfangsabschnitts der Oberseite 162 des N--Siliciumsubstrats 150 ist eine Aluminiumelektrode 165 ausgebildet. Die Aluminiumelektrode 165 ist außerdem in Kontakt mit dem Polysiliciumfilm 163 und verläuft außerdem über dem Siliciumoxidfilm 164, wobei sie eine zweite Feldplatte bildet. Eine Kanalsperrstruktur mit der in Fig. 29 gezeigten doppelten Feldplatte wird jüngst in einer Halbleitervorrichtung verwendet, in der ein planarer MOSFET mit einer aus Polysilicium ausgebildeten Gate-Elektrode vorgesehen ist.
  • Fig. 30 ist eine Schnittansicht einer fünften herkömmlichen Kanalsperrstruktur (siehe JP 8-264787-A (1996)). Auf einem P+-Substrat 200 ist eine P--Epitaxieschicht 201 ausgebildet. Auf einer Oberseite der P--Epitaxieschicht 201 ist mit Ausnahme eines Abschnitts am Rand 202 eines Chips ein Feldoxidfilm 205 ausgebildet. An der Oberseite der P--Epitaxieschicht 201 ist in einem von dem Feldoxidfilm 205 freien Abschnitt eine P-Diffusionsschicht 207 ausgebildet.
  • An der Oberseite der P--Epitaxieschicht 201 ist in einem Abschnitt, in dem die P-Diffusionsschicht 207 vorgesehen ist, ein Graben 203 ausgebildet, der eine größeren Tiefe als der der P-Diffusionsschicht 207 besitzt. An einer Innenwand des Grabens 203 und auf einer Oberseite der P--Epitaxieschicht 201 ist in einem von dem Feldoxidfilm 205 freien Abschnitt eine Isolierschicht 204 aus Oxid mit einer kleineren Dicke als der des Feldoxidfilms 205 vorgesehen. Außerdem ist ein dotierter Polysiliciumfilm 208 ausgebildet, der den mit der Isolierschicht 204 versehenen Graben 203 ausfüllt und über dem Feldoxidfilm 205 verläuft und eine Feldplatte bildet. Außerdem ist eine BPSG-Schicht 206 ausgebildet, die den dotierten Polysiliciumfilm 208 und den Feldoxidfilm 205 bedeckt.
  • In der obenbeschriebenen Veröffentlichung wird eine solche Kanalsperrstruktur für eine Halbleitervorrichtung verwendet, die mit einem Transistor mit einem an der Oberseite der 9- Epitaxieschicht 201 in einem aktiven Abschnitt ausgebildeten Graben, einem an einer Innenwand des Grabens ausgebildeten Gate-Oxidfilm und einer Gate-Elektrode aus dotiertem Polysilicium, die den Graben ausfüllt (d. h. ein Grabenisolations- Gate bildet), versehen ist.
  • In der obenerwähnten Veröffentlichung ist ein Problem der "Kanalbildung" in einem P-Kanal-MOSFET beschrieben. Genauer ist beschrieben worden, daß: "eine Kanalbildung von einer Menge fester elektrischer Ladungen in einem Oxidfilm und in einem Oberseitenabschnitt eines darunter vorgesehenen Substrats abhängt. Die festen elektrischen Ladungen dieser Art werden in einem Oxidationsschritt entleert. Allerdings ermöglicht die Entleerung, daß eine Inversion (Kanalbildung) ausgeführt wird". Weiter heißt es: "Dies wird durch die Trennung von Bor von einer Hauptoberfläche des Substrats in dem Oxidationsschritt verursacht, wobei die elektrischen P-Ladungen an der Hauptoberfläche des Substrats wegen des Bors verringert werden". Und: "Es ist festgestellt werden, daß das Bor als Dotierungsmittel zu einem Problem wird".
  • Als Lösung der Kanalbildung ist die Struktur aus Fig. 30 gezeigt worden. Es ist beschrieben worden, daß eine Dicke der Isolierschicht 204 kleiner als die des Feldoxidfilms 205 gemacht wird, wobei die Entleerung des Bors aus einem oberen Abschnitt der P--Epitaxieschicht 201 in die Isolierschicht 204 dadurch niedriger als die Entleerung in den Feldoxidfilm 205 gemacht wird, was zu einer Unterdrückung der Kanalbildung führt.
  • Allerdings verhindert die erste bis vierte Kanalsperrstruktur nur unzureichend die Ausbildung der von dem Hauptübergang ausgehenden Verarmungsschicht über dem Umfangsgebiet des Chips. Im Ergebnis gibt es ein Problem, daß Durchbruchspannung der Halbleitervorrichtung unzureichend stabilisiert wird.
  • Mit Bezug auf die fünfte herkömmliche Kanalsperrstruktur ist in der obenerwähnten Veröffentlichung außerdem lediglich der Fall beschrieben, daß in der P--Epitaxieschicht 201 die P-Diffusionsschicht 207 ausgebildet ist. Somit gibt es ein Problem, daß nicht bekannt ist, ob die gleichen Wirkungen erhalten werden können, wenn in einem N-Siliciumsubstrat (das eine N-Epitaxieschicht enthält) eine N-Diffusionsschicht ausgebildet wird. Anders als bei P-Störstellen werden im Fall von N-Störstellen insbesondere N-Störstellen in dem Oxidationsschritt in eine Oberfläche eines Siliciumsubstrats abgesondert.
  • Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleitervorrichtung zu schaffen, die einen Transistor mit einem Grabenisolations-Gate enthält, der ein N-Halbleitersubstrat verwendet und eine Kanalsperrstruktur besitzt, die eine ausgezeichnete Wirkung zur Stabilisierung einer Durchbruchspannung erzielt, und ein Verfahren zur Herstellung der Halbleitervorrichtung zu schaffen.
  • Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleitervorrichtung nach Anspruch 1 bzw. durch ein Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 10. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Gemäß einem ersten Aspekt der Erfindung enthält die Halbleitervorrichtung ein N-Störstellensubstrat, einen Transistor und eine Kanalsperrstruktur. Der Transistor besitzt ein erstes P-Störstelleneinführungsgebiet, das an einer Hauptoberfläche des Halbleitersubstrats ausgebildet ist und gemeinsam mit dem Halbleitersubstrat einen Hauptübergang bildet. Die Kanalsperrstruktur ist in einem Umfangsgebiet des Halbleitersubstrats ausgebildet und besitzt einen ersten Graben, der an der Hauptoberfläche des Halbleitersubstrats ausgebildet ist.
  • Die Kanalsperrstruktur in der Halbleitervorrichtung besitzt den ersten Graben, der an der Hauptoberfläche des Halbleitersubstrats ausgebildet ist. Folglich kann eine Verarmungsschicht, die von dem Hauptübergang zum Umfangsabschnitt des Halbleitersubstrats verläuft, durch den ersten Graben unterdrückt werden, so daß eine Durchbruchspannung der Halbleitervorrichtung stabilisiert werden kann.
  • Vorzugsweise besitzt die Kanalsperrstruktur in der Halbleitervorrichtung ferner ein zweites N-Störstelleneinführungsgebiet, das an der Hauptoberfläche des Halbleitersubstrats in einem Abschnitt ausgebildet ist, in dem der erste Graben ausgebildet ist.
  • Die Kanalsperrstruktur in der Halbleitervorrichtung besitzt das an der Hauptoberfläche des Halbleitersubstrats ausgebildete zweite N-Störstelleneinführungsgebiet sowie den ersten Graben. Folglich kann die von dem Hauptübergang zum Umfangsabschnitt des Halbleitersubstrats verlaufende Verarmungsschicht weiter unterdrückt werden, so daß die Durchbruchspannung der Halbleitervorrichtung weiter stabilisiert werden kann.
  • Vorzugsweise besitzt die Kanalsperrstruktur in der Halbleitervorrichtung ferner einen ersten Isolierfilm und einen ersten leitenden Film. Der erste Isolierfilm ist an einer Innenwand des ersten Grabens ausgebildet. Der erste leitende Film füllt den ersten Graben aus.
  • Der erste leitende Film ist in der Halbleitervorrichtung in dem ersten Graben über dem ersten Isolierfilm ausgebildet. Somit kann die Wirkung der Unterdrückung der von dem Hauptübergang ausgehenden Verarmungsschicht erhöht werden, so daß die Durchbruchspannung der Halbleitervorrichtung weiter stabilisiert werden kann.
  • Gemäß einem zweiten Aspekt der Erfindung umfaßt das Verfahren zur Herstellung einer Halbleitervorrichtung die folgenden Schritte (a)-(d). Der Schritt (a) besteht im Vorbereiten eines N-Halbleitersubstrats mit einem ersten Gebiet, in dem ein Transistor auszubilden ist, und mit einem zweiten Gebiet, in dem eine Kanalsperrschicht auszubilden ist. Der Schritt (b) besteht im Ausbilden eines ersten P-Störstelleneinführungsgebiets, das gemeinsam mit dem Halbleitersubstrat in dem ersten Gebiet an einer Hauptoberfläche des Halbleitersubstrats einen Hauptübergang bildet. Der Schritt (c) besteht im Ausbilden eines ersten Grabens in dem zweiten Gebiet an der Hauptoberfläche des Halbleitersubstrats.
  • In Übereinstimmung mit dem Verfahren zur Herstellung einer Halbleitervorrichtung besitzt die Kanalsperrstruktur den an der Hauptoberfläche des Halbleitersubstrats ausgebildeten ersten Graben. Folglich kann durch den ersten Graben eine von dem Hauptübergang zum Umfangsabschnitt des Halbleitersubstrats verlaufende Verarmungsschicht unterdrückt werden, so daß eine Durchbruchspannung der Halbleitervorrichtung stabilisiert werden kann.
  • Vorzugsweise umfaßt das Verfahren zur Herstellung einer Halbleitervorrichtung ferner den Schritt (d) des Ausbildens eines zweiten N-Störstelleneinführungsgebiets in dem zweiten Gebiet an der Hauptoberfläche des Halbleitersubstrats.
  • In Übereinstimmung mit dem Verfahren zur Herstellung einer Halbleitervorrichtung besitzt die Kanalsperrstruktur den an der Hauptoberfläche des Halbleitersubstrats ausgebildeten ersten Graben sowie das zweite N-Störstelleneinführungsgebiet. Folglich kann durch den ersten Graben die von dem Hauptübergang zum Umfangsabschnitt des Halbleitersubstrats verlaufende Verarmungsschicht unterdrückt werden, so daß die Durchbruchspannung der Halbleitervorrichtung stabilisiert werden kann.
  • Vorzugsweise umfaßt das Verfahren zur Herstellung einer Halbleitervorrichtung ferner die folgenden Schritte (e) und (f). Der Schritt (e) besteht im Ausbilden einer ersten Isolation an der Innenwand des ersten Grabens. Der Schritt (f) besteht im Ausbilden eines ersten leitenden Films, der den ersten Graben ausfüllt, nach dem Schritt (e).
  • In Übereinstimmung mit dem Verfahren zur Herstellung einer Halbleitervorrichtung ist der erste leitende Film in dem ersten Graben über dem ersten Isolierfilm ausgebildet. Somit kann die Wirkung der Unterdrückung der von dem Hauptübergang ausgehenden Verarmungsschicht verbessert werden, so daß die Durchbruchspannung der Halbleitervorrichtung weiter stabilisiert werden kann.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
  • Fig. 1 eine typische Draufsicht einer Struktur eines Chips, in dem eine Leistungsvorrichtung ausgebildet ist;
  • Fig. 2 eine Draufsicht einer vergrößerten Struktur in der Umgebung eines Randes des in Fig. 1 gezeigten Chips;
  • Fig. 3 eine Schnittansicht einer Struktur der in dem in Fig. 1 gezeigten Chip ausgebildeten Leistungsvorrichtung;
  • Fig. 4 eine Schnittansicht einer in dem in Fig. 1 gezeigten Chip ausgebildeten Schutzringstruktur;
  • Fig. 5 eine Schnittansicht einer in dem in Fig. 1 gezeigten Chip ausgebildeten Feldplattenstruktur;
  • Fig. 6 eine Schnittansicht einer Kanalsperrstruktur gemäß einer ersten Ausführungsform der Erfindung;
  • Fig. 7-10 Schnittansichten eines Verfahrens zur Ausbildung der Kanalsperrstruktur gemäß der ersten Ausführungsform der Erfindung in der Reihenfolge der Schritte;
  • Fig. 11-14 Schnittansichten einer in einer Simulation verwendeten Struktur;
  • Fig. 15 ein Diagramm einer Potentialverteilung mit Qss = -1.1012 und VCES = 500 V entsprechend der in Fig. 12 gezeigten Struktur;
  • Fig. 16 ein Diagramm einer Potentialverteilung mit Qss = -1.1012 und VCES = 500 V entsprechend der in Fig. 13 gezeigten Struktur;
  • Fig. 17 ein Diagramm einer Potentialverteilung mit Qss = -1.1012 und VCES = 500 V entsprechend der in Fig. 14 gezeigten Struktur;
  • Fig. 18 eine Schnittansicht einer Kanalsperrstruktur gemäß einer zweiten Ausführungsform der Erfindung;
  • Fig. 19 eine Schnittansicht einer Kanalsperrstruktur gemäß einer dritten Ausführungsform der Erfindung;
  • Fig. 20-25 Schnittansichten eines Verfahrens zum Ausbilden der Kanalsperrstruktur gemäß der dritten Ausführungsform der Erfindung in der Reihenfolge der Schritte;
  • Fig. 26 die bereits erwähnte Schnittansicht einer ersten herkömmlichen Kanalsperrstruktur;
  • Fig. 27 die bereits erwähnte Schnittansicht einer zweiten herkömmlichen Kanalsperrstruktur;
  • Fig. 28 die bereits erwähnte Schnittansicht einer dritten herkömmlichen Kanalsperrstruktur;
  • Fig. 29 die bereits erwähnte Schnittansicht einer vierten herkömmlichen Kanalsperrstruktur; und
  • Fig. 30 die bereits erwähnte Schnittansicht einer fünften herkömmlichen Kanalsperrstruktur.
    • Erste Ausführungsform
  • Fig. 1 ist eine typische Draufsicht einer Struktur eines Chips 100, in dem eine Leistungsvorrichtung ausgebildet ist. In einem vorgegebenen Abschnitt ist auf dem Chip 100 eine Gate-Anschlußfläche 101 ausgebildet, die mit einer Gate-Verdrahtung 102 verbunden ist. Die Gate-Verdrahtung 102 enthält eine Verdrahtung 102a, die wie ein Rahmen entlang eines Umfangs des Chips 100 ausgebildet ist, sowie mehrere Verdrahtungen 102b, die in einer vorgegebenen Richtung (in vertikaler Richtung in der Zeichnung) in einem Gebiet 103 verlaufen, das von dem Rahmen der Verdrahtung 102a umgeben ist, wobei die beiden Enden der Verdrahtungen 102b mit der Verdrahtung 102a verbunden sind und wobei sie in regelmäßigen Abständen parallel zueinander vorgesehen sind. Die Verdrahtung 102a ist etwas innerhalb eines Randes 104 des Chips 100 ausgebildet.
  • Fig. 2 ist eine Draufsicht einer vergrößerten Struktur eines in Fig. 1 gezeigten Gebietes X, d. h. der Umgebung des Randes 104 des Chips 100. Ein Gebiet AR1 ist mit der Leistungsvorrichtung versehen. Ein Gebiet AR2, das an das Gebiet AR1 an der Seite des Randes 104 angrenzt, besitzt eine Struktur, die ein elektrisches Feld eines Hauptübergangs dämpft. Ein Gebiet AR3, das den Rand 104 enthält, enthält eine Kanalsperrstruktur.
  • Fig. 3 ist eine Schnittansicht einer Struktur der Leistungsvorrichtung, die in dem in Fig. 2 gezeigten Gebiet AR1 ausgebildet ist. Fig. 3 zeigt zwei aneinandergrenzende Leistungs- MOSFETs. Obgleich in Fig. 3 der Leistungs-MOSFET als ein Beispiel der Leistungsvorrichtung gezeigt ist, kann außerdem eine weitere Leistungsvorrichtung wie etwa ein Isolierschicht-Bipolartransistor ausgebildet sein.
  • Wie in Fig. 3 gezeigt ist, umfaßt der Leistungs-MOSFET (a) ein P-Störstellenimplantationsgebiet 20, in das Störstellen wie etwa Bor implantiert sind, das an einer Oberseite eines N--Siliciumsubstrats 1 ausgebildet ist und gemeinsam mit dem N--Siliciumsubstrats 1 einen Hauptübergang bildet, (b) ein N+-Source-Gebiet (in einem Bipolartransistor ein Emitter-Gebiet) 24, das flacher als das P-Störstellenimplantationsgebiet 20 ist und das an der Oberseite des N--Siliciumsubstrats 1 ausgebildet ist, (c) einen Graben 21, der an der Oberseite des N--Siliciumsubstrats 1 in einem Abschnitt, in dem das Source- Gebiet 24 ausgebildet ist, tiefer als das P-Störstellenimplantationsgebiet 20 ausgebildet ist, (d) ein Siliciumoxidfilm 22, der an einer Innenwand des Grabens 21 ausgebildet ist und als Gate-Isolierfilm des Leistungs-MOSFETs wirkt, und (e) einen Polysiliciumfilm 23, der den Graben 21 ausfüllt. Der Polysiliciumfilm 23 wirkt als Gate-Elektrode des Leistungs-MOSFETs und entspricht der in Fig. 1 gezeigten Verdrahtung 102b. Obgleich in Fig. 3 der N-Kanal-Leistungs-MOSFET gezeigt ist, kann ein P-Kanal-Leistungs-MOSFET ausgebildet sein.
  • Außerdem ist auf der Oberseite des N--Siliciumsubstrats 1 ein Siliciumoxidfilm 25 ausgebildet, der eine Oberseite des Polysiliciumfilms 23 bedeckt. Ein Teil einer Oberseite des Source-Gebiets 24 ist von dem Siliciumoxidfilm 25 frei. Auf der Oberseite des N--Siliciumsubstrats 1 ist eine Aluminiumelektrode 26 ausgebildet, die den Siliciumoxidfilm 25 bedeckt. Die Aluminiumelektrode 26 ist in dem von dem Siliciumoxidfilm 25 freien Abschnitt in Kontakt mit der Oberseite des Source-Gebiets 24.
  • Fig. 4 ist eine Schnittansicht einer Schutzringstruktur als erstes Beispiel der in dem in Fig. 2 gezeigten Gebiet AR2 ausgebildeten Struktur. An der Oberseite des N- -Siliciumsubstrats 1 sind voneinander getrennt mehrere P-Störstellenimplantationsgebiete 112 ausgebildet. Außerdem sind auf der Oberseite des N--Siliciumsubstrats 1 getrennt voneinander mehrere Siliciumoxidfilme 111 ausgebildet.
  • Fig. 5 ist eine Schnittansicht einer Feldplattenstruktur als zweites Beispiel einer, in dem in Fig. 2 gezeigten Gebiet AR2 ausgebildeten Struktur. Auf der Oberseite des N- -Siliciumsubstrats 1 ist ein Siliciumoxidfilm 114 ausgebildet. Außerdem ist in einem von dem Siliciumoxidfilm 114 freien Abschnitt über der Oberseite des N--Siliciumsubstrats 1 auf dem P-Störstellenimplantationsgebiet 20 ein Polysiliciumfilm 115 ausgebildet. Der Polysiliciumfilm 115 verläuft außerdem über dem Siliciumoxidfilm 114 und bildet eine Feldplatte. Auf dem N--Siliciumsubstrat 1 ist ein Siliciumoxidfilm 116 ausgebildet, der den Polysiliciumfilm 115 und den Siliciumoxidfilm 114 bedeckt. Außerdem ist auf dem N--Siliciumsubstrat 1 in einem von dem Siliciumoxidfilm 116 freien Abschnitt eine Aluminiumelektrode 117 ausgebildet, die außerdem über dem Siliciumoxidfilm 116 verläuft.
  • Fig. 6 ist eine Schnittansicht der Kanalsperrstruktur gemäß einer ersten Ausführungsform der Erfindung, die in dem in Fig. 2 gezeigten Gebiet AR3 ausgebildet ist. Auf der Oberseite des N--Siliciumsubstrats 1 ist mit Ausnahme des Umfangsabschnitts des Chips ein Siliciumoxidfilm 2 ausgebildet. An einer Oberseite 3 des N--Siliciumsubstrats 1 ist in einem von dem Siliciumoxidfilm 2 freien Abschnitt ein N+ -Störstellenimplantationsgebiet 4 ausgebildet.
  • An der Oberseite 3 des N--Siliciumsubstrats 1 ist ein Graben 5 ausgebildet, der tiefer als das N+ -Störstellenimplantationsgebiet 4 ist. An einer Innenwand (einer Seitenwand und einer Unterwand) des Grabens 5 ist ein dünner Siliciumoxidfilm 6 ausgebildet. Außerdem ist ein Polysiliciumfilm 7 ausgebildet, der den Graben 5 mit dem darin vorgesehenen Siliciumoxidfilm 6 ausfüllt. Auf der Oberseite 3 des N- -Siliciumsubstrats 1 ist eine Aluminiumelektrode 8 ausgebildet. Die Aluminiumelektrode 8 ist in Kontakt mit einer Oberseite des Polysiliciumfilms 7 und mit der Oberseite 3 des N- -Siliciumsubstrats 1. Außerdem verläuft die Aluminiumelektrode 8 über dem Siliciumoxidfilm 2 und bildet eine Feldplatte.
  • Die Fig. 7 bis 10 sind Schnittansichten, die ein Verfahren zum Ausbilden einer Kanalsperrstruktur gemäß der ersten Ausführungsform der Erfindung in der Reihenfolge der Schritte zeigen. Mit Bezug auf Fig. 7 wird zuallererst das N- -Siliciumsubstrat 1 vorbereitet. Mit Bezug auf Fig. 8 wird nachfolgend mit einem CVD-Verfahren über der gesamten Oberseite des N--Siliciumsubstrats 1 ein Siliciumoxidfilm ausgebildet. Daraufhin wird der Siliciumoxidfilm einer Strukturierung durch Photolithographie und anisotropes Trockenätzen ausgesetzt.
  • Folglich wird der Siliciumoxidfilm 2 ausgebildet und die Oberseite 3 des N--Siliciumsubstrats 1 freigelegt. Anschließend werden durch Ionenimplantation unter Verwendung des Siliciumoxidfilms 2 als Ätzmaske Störstellen wie etwa Phosphor oder Arsen in die Oberseite 3 des N--Siliciumsubstrats 1 implantiert. Nachfolgend werden die implantierten Störstellen thermisch in die Oberseite 3 des N--Siliciumsubstrats 1 diffundierengelassen, um das N+-Störstellenimplantationsgebiet 4 auszubilden.
  • Mit Bezug auf Fig. 9 wird nachfolgend durch Photolithographie und anisotropes Trockenätzen an der Oberseite 3 des N- -Siliciumsubstrats 1 der Graben 5 ausgebildet, der tiefer als das N+-Störstellenimplantationsgebiet 4 ist. Mit Bezug auf Fig. 10 wird nachfolgend die Innenwand des Grabens 5 thermisch oxidiert, um den Siliciumoxidfilm 6 auszubilden. Anschließend wird mit dem CVD-Verfahren über der gesamten Oberfläche ein Polysiliciumfilm mit einer solchen Dicke ausgebildet, daß er den Graben 5 ausfüllt. Nachfolgend wird der Polysiliciumfilm durch Ätzen entfernt, bis die Oberseite 3 des N--Siliciumsubstrats 1 freiliegt. Folglich wird lediglich der Polysiliciumfilm in dem in dem Graben 5 ausgebildeten Abschnitt nicht geätzt, sondern verbleibt, so daß der Polysiliciumfilm 7 ausgebildet wird, der den Graben 5 ausfüllt.
  • Nachfolgend wird durch Zerstäuben über der gesamten Oberfläche ein Aluminiumfilm ausgebildet, der der Strukturierung durch Photolithographie und anisotropes Trockenätzen ausgesetzt wird. Folglich wird die Aluminiumelektrode 8 ausgebildet, so daß die in Fig. 6 gezeigte Struktur erhalten wird.
  • Es wird nun das Ergebnis einer Simulation beschrieben, die zum Nachweis der Wirkung der Kanalsperrstruktur gemäß der ersten Ausführungsform erhalten wird. Die Fig. 11 bis 14 sind Schnittansichten von in der Simulation verwendeten Strukturen.
  • Die in Fig. 11 gezeigte Struktur entspricht der in Fig. 26 gezeigten herkömmlichen Kanalsperrstruktur. An der Oberseite des N-Siliciumsubstrats 50 sind ein P-Störstellenimplantationsgebiet 52, das einen Hauptübergang bildet, und ein N+-Störstellenimplantationsgebiet 53, das dem N+ -Störstellenimplantationsgebiet 152 entspricht, ausgebildet. Das P-Störstellenimplantationsgebiet 52 und das N+ -Störstellenimplantationsgebiet 53 sind durch einen Abstand von 50 µm voneinander beabstandet. Das N+-Störstellenimplantationsgebiet 53 besitzt eine Implantationskonzentration von 5.1013 cm-3. Über der Oberseite des N--Siliciumsubstrats 50 sind eine Elektrode 54 bzw. eine Elektrode 55 in Kontakt mit dem P-Störstellenimplantationsgebiet 52 und dem N+ -Störstellenimplantationsgebiet 53, wobei zwischen beiden Elektroden ein Siliciumoxidfilm 51 ausgebildet ist. Außerdem ist auf einer Rückseite des N--Siliciumsubstrats 50 eine Elektrode 56 ausgebildet.
  • Die in Fig. 12 gezeigte Struktur entspricht der in Fig. 27 gezeigten herkömmlichen Kanalsperrstruktur. Anstelle der in Fig. 11 gezeigten Elektrode 55 verläuft über dem Siliciumoxidfilm 51 eine Elektrode 60, die eine Feldplatte bildet.
  • Die in Fig. 13 gezeigte Struktur ist ähnlich der in Fig. 29 gezeigten herkömmlichen Kanalsperrstruktur. Anstelle des in Fig. 11 gezeigten Siliciumoxidfilms 51 ist an einem Ende auf der Seite des N+-Störstellengebiets 53 ein Siliciumoxidfilm 70 mit einem Dünnfilmabschnitt 70a ausgebildet. Anstelle der in Fig. 11 gezeigten Elektrode 55 verläuft über dem Siliciumoxidfilm 70 eine abgestufte Elektrode 71, die eine Feldplatte bildet.
  • Die in Fig. 14 gezeigte Struktur entspricht der Kanalsperrstruktur gemäß der ersten Ausführungsform. Entsprechend dem Graben 5, dem Siliciumoxidfilm 6 und dem Polysiliciumfilm 7, die in Fig. 6 gezeigt sind, sind an der Oberseite des N- -Siliciumsubstrats 50 in einen Abschnitt, in dem das N+ -Störstellenimplantationsgebiet 53 ausgebildet ist, jeweils ein Graben 80, ein Siliciumoxidfilm 81 und ein Polysiliciumfilm 82 ausgebildet. Anstelle der in Fig. 11 gezeigten Elektrode 55 verläuft über dem Siliciumoxidfilm 51 außerdem die Elektrode 60, die eine Feldplatte bildet.
  • Mit Bezug auf jede der in den Fig. 11 bis 14 gezeigten Strukturen wird eine elektrische Ladungsmenge Qss in der Oberfläche des N--Siliciumsubstrats 50 in drei Stufen (0, -1.1011, -1.1012) geändert und in jeder Stufe eine Durchbruchspannung VCES gemessen. Die Fig. 11 bis 14 zeigen zusammen die Ergebnisse der Simulation.
  • Wie aus dem Ergebnis der in den einzelnen Zeichnungen gezeigten Simulation hervorgeht, ist VCES in allen Strukturen etwa gleich, wenn Qss gleich 0 oder -1.1011 ist. Das liegt daran, daß eine Durchbruchspannung durch eine Krümmung der Verarmungsschicht des Hauptübergangs bestimmt ist, wenn Qss gleich 0 oder -1.1011 ist.
  • Wenn Qss -1.1012 ist, ist VCES dagegen in der in Fig. 11 gezeigten herkömmlichen Struktur sehr stark verringert. Das liegt daran, daß die Verarmungsschicht des Hauptübergangs zu dem N+-Störstellenimplantationsgebiet 53 verläuft, wodurch ein elektrisches Feld des N+-Störstellenimplantationsgebiets 53 steigt, was zu einem Abfall der Durchbruchspannung führt. Demgegenüber ist VCES mit Bezug auf die in den Fig. 12 und 13 gezeigten herkömmlichen Strukturen erhöht, wenn Qss gleich -1.1012 ist. Das liegt daran, daß die Erweiterung der Verarmungsschicht des Hauptabschnitts durch die Feldplatte unterdrückt wird. Außerdem ist offensichtlich, daß der Umfang eines Anstiegs in VCES in der in Fig. 13 gezeigten herkömmlichen Struktur, in der die abgestufte Elektrode 71 ausgebildet ist, höher als in der in Fig. 12 gezeigten herkömmlichen Struktur ist.
  • Mit Bezug auf die in Fig. 14 gezeigte Struktur ist VCES für Qss gleich -1.1012 höher als in jeder der in den Fig. 12 und 13 gezeigten herkömmlichen Strukturen. Wie aus einem Vergleich der Fig. 12 und 14 hervorgeht, ist der Graben 80 hinzugefügt, in dem der Siliciumoxidfilm 81 und der Polysiliciumfilm 82 ausgebildet sind, so daß VCES um etwa 70 V erhöht wird. Genauer zeigt das Ergebnis der Simulation, daß die Ausbildung des Grabens 5 die Ausdehnung der Verarmungsschicht von dem Hauptübergang unterdrückt.
  • Die Wirkung der Halbleitervorrichtung gemäß der ersten Ausführungsform wird ausführlicher überprüft. Die Fig. 15 bis 17 sind Diagramm einer Potentialverteilung mit Qss = -1.1012 und VCES = 500 V, die den in den jeweils in den Fig. 12 bis 14 gezeigten Strukturen entsprechen. Mit Bezug auf Fig. 15 ist in der in Fig. 12 gezeigten Struktur offensichtlich, daß durch die von der Elektrode 60 gebildete Feldplatte ein elektrisches Feld unterdrückt wird. Mit Bezug auf Fig. 16 ist in der in Fig. 13 gezeigten Struktur offensichtlich, daß durch die von der Elektrode 71 gebildete Feldplatte ein elektrisches Feld unterdrückt wird. In den beiden in den Fig. 12 und 13 gezeigten Strukturen wird das elektrische Feld aber lediglich durch eine Oberfläche unterdrückt. Andererseits ist mit Bezug auf Fig. 17 offensichtlich, daß das elektrische Feld durch die von der Elektrode 60 und dem Graben 80 gebildete Feldplatte in der in Fig. 14 gezeigten Struktur dreidimensional unterdrückt wird. In der in JP 8-264787-A (1996) beschriebenen Halbleitervorrichtung des Standes der Technik ist die Kanalbildung an der Oberseite der P--Epitaxieschicht 201 ein Gegenstand. Die Kanalbildung schreitet entlang einer Grenzfläche des Siliciums und einer Isolierschicht fort. Somit ist die dreidimensionale Wirkung in der Halbleitervorrichtung gemäß der ersten Ausführungsform nicht offenbart worden.
  • Gemäß der Halbleitervorrichtung und dem Verfahren zur Herstellung der Halbleitervorrichtung in Übereinstimmung mit der ersten Ausführungsform enthält somit die unter Verwendung des N--Siliciumsubstrats 1 ausgebildete Kanalsperrstruktur den Graben 5 sowie das N+-Störstellenimplantationsgebiet 4. Folglich kann die von dem Hauptübergang zum Rand 104 des Chips verlaufende Verarmungsschicht durch den Graben 5 dreidimensional unterdrückt werden. Somit kann die Durchbruchspannung der Halbleitervorrichtung stabilisiert werden.
    • Zweite Ausführungsform
  • Fig. 18 ist eine Schnittansicht einer Kanalsperrstruktur gemäß einer zweiten Ausführungsform der Erfindung. Auf einer Oberseite eines N--Siliciumsubstrats 1 ist mit Ausnahme eines Umfangsabschnitts eines Chips ein Siliciumoxidfilm 10 ausgebildet. An einer Oberseite 3 des N--Siliciumsubstrats 1 ist in einem von dem Siliciumoxidfilm 10 freien Abschnitt ein N+-Störstellenimplantationsgebiet 4 ausgebildet. An der Oberseite 3 des N-Siliciumsubstrats 1 ist ein Graben 5 ausgebildet, der tiefer als das N+-Störstellenimplantationsgebiet 4 ist. An einer Innenwand des Grabens 5 ist ein dünner Siliciumoxidfilm 6 ausgebildet. Außerdem ist ein Polysiliciumfilm 11 ausgebildet, der den mit dem Siliciumoxidfilm 6 versehenen Graben 5 ausfüllt. Der Polysiliciumfilm 11 verläuft über der Oberseite 3 des N--Siliciumsubstrats 1 und über dem Siliciumoxidfilm 10 zu einem Hauptübergang und bildet somit eine erste Feldplatte. Ein Teil (der größte Teil des Umfangsabschnitts) der Oberseite 3 des N- -Siliciumsubstrats 1 ist von dem Polysiliciumfilm 11 frei.
  • Außerdem ist in einem auf dem Siliciumoxidfilm 10 ausgebildeten Abschnitt auf dem Polysiliciumfilm 11 und in einem Abschnitt, in dem der Polysiliciumfilm 11 nicht ausgebildet ist, auf dem Siliciumoxidfilm 10 ein Siliciumoxidfilm 12 vorgesehen. Auf dem größten Teil des Umfangsabschnitts der Oberseite 3 des N--Siliciumsubstrats 1 ist eine Aluminiumelektrode 13 ausgebildet. Die Aluminiumelektrode 13 ist außerdem in Kontakt mit dem Polysiliciumfilm 11 und verläuft außerdem über dem Siliciumoxidfilm 12 zu dem Hauptabschnitt, wodurch sie eine zweite Feldplatte bildet.
  • Somit ist gemäß der Halbleitervorrichtung in Übereinstimmung mit der zweiten Ausführungsform in der Kanalsperrstruktur der Polysiliciumfilm 11 ausgebildet, der als erste Feldplatte wirkt. Im Vergleich zu der Kanalsperrstruktur gemäß der ersten Ausführungsform kann somit die Wirkung der Unterdrückung einer von dem Hauptübergang zu einem Rand 104 des Chips verlaufenden Verarmungsschicht verbessert werden. Somit kann eine Durchbruchspannung der Halbleitervorrichtung weiter stabilisiert werden.
    • Dritte Ausführungsform
  • Fig. 19 ist eine Schnittansicht einer Kanalsperrstruktur gemäß einer dritten Ausführungsform der Erfindung. Die Kanalsperrstruktur gemäß der dritten Ausführungsform wird dadurch erhalten, daß zu der in Fig. 18 gezeigten Kanalsperrstruktur gemäß der zweiten Ausführungsform ein P-Störstellenimplantationsgebiet 15 hinzugefügt wird. Das P-Störstellenimplantationsgebiet 15 ist an einer Oberseite 3 eines N- -Siliciumsubstrats 1 tiefer als ein N+-Störstellenimplantationsgebiet 4 und flacher als ein Graben 5 ausgebildet.
  • Die Fig. 20 bis 25 sind Schnittansichten, die ein Verfahren zum Ausbilden der Kanalsperrstruktur gemäß der dritten Ausführungsform in der Reihenfolge der Schritte zeigen. Mit Bezug auf Fig. 3 wird eine genaue Beschreibung gegeben. Mit Bezug auf Fig. 20 wird zuallererst das N--Siliciumsubstrat 1 vorbereitet. Nachfolgend wird mit dem gleichen Verfahren wie in der ersten Ausführungsform auf der Oberseite des N- -Siliciumsubstrats 1 ein Siliciumoxidfilm 10 ausgebildet.
  • Nachfolgend werden durch Ionenimplantation in die Oberseite 3 des N--Siliciumsubstrats 1 Störstellen wie etwa Phosphor oder Arsen implantiert. Zu diesem Zeitpunkt ist zuvor durch Photolithographie auf der Oberseite des N--Siliciumsubstrats 1 in einem Gebiet AR1 zunächst ein Photoresist mit einem vorgegebenen Öffnungsmuster ausgebildet worden, so daß die Ionenimplantation zum Ausbilden eines Source-Gebiets 24 eines Leistungs-MOSFETs ebenfalls in demselben Schritt ausgeführt wird. Nachfolgend werden durch thermische Diffusion der implantierten Störstellen an der Oberseite des N- -Siliciumsubstrats 1 das N+-Störstellenimplantationsgebiet 4 und das Source-Gebiet 24 mit der gleichen Tiefe ausgebildet. Daraufhin wird der Photoresist entfernt.
  • Mit Bezug auf Fig. 21 werden nachfolgend in die Oberseite 3 des N--Siliciumsubstrats 1 Störstellen wie etwa Bor implantiert. Zu diesem Zeitpunkt ist durch Photolithographie auf der Oberseite des N--Siliciumsubstrats 1 zunächst ein Photoresist mit einem vorgegebenen Öffnungsmuster ausgebildet worden, so daß im selben Schritt auch eine Ionenimplantation zum Ausbilden eines P-Störstellenimplantationsgebiets 20 des Leistungs-MOSFETs ausgeführt wird. Durch thermische Diffusion der implantierten Störstellen werden nachfolgend an der Oberfläche des N--Siliciumsubstrats 1 die P-Störstellenimplantationsgebiete 15 und 20 mit gleichen Tiefen ausgebildet. Daraufhin wird der Photoresist entfernt.
  • Mit Bezug auf Fig. 22 wird nachfolgend durch Photolithographie und anisotropes Trockenätzen an der Oberseite 3 des N--Siliciumsubstrats 1 der Graben 5 ausgebildet, der tiefer als das P-Störstellenimplantationsgebiet 15 ist. Außerdem wird im selben Schritt an der Oberseite des N--Siliciumsubstrats 1 in dem Gebiet AR1 ein Graben 21 ausgebildet, der tiefer als das P-Störstellenimplantationsgebiet 20 ist. Durch Einstellen einer Öffnungsbreite des Grabens 5 gleich der des Grabens 21 können die Tiefen der Gräben 5 und 21 gleich eingestellt werden.
  • Mit Bezug auf Fig. 23 wird daraufhin eine Innenwand des Grabens 5 thermisch oxidiert, um einen Siliciumoxidfilm 6 auszubilden. Außerdem wird im selben Schritt eine Innenwand des Grabens 21 thermisch oxidiert, wodurch ein Siliciumoxidfilm 22 ausgebildet wird.
  • Mit Bezug auf Fig. 24 wird nachfolgend mit einem CVD-Verfahren über der gesamten Oberfläche ein Polysiliciumfilm mit einer solchen Dicke ausgebildet, daß er die Gräben 5 und 21 ausfüllt. Nachfolgend wird der Polysiliciumfilm der Strukturierung durch Photolithographie und anisotropes Trockenätzen ausgesetzt. Folglich wird in einem Gebiet AR3 ein Polysiliciumfilm 11 und in dem Gebiet AR1 ein Polysiliciumfilm 23 ausgebildet.
  • Mit Bezug auf Fig. 25 wird nachfolgend mit dem CVD-Verfahren über der gesamten Oberfläche ein Siliciumoxidfilm ausgebildet. Nachfolgend wird der Siliciumoxidfilm der Strukturierung durch Photolithographie und anisotropes Trockenätzen ausgesetzt. Folglich wird in dem Gebiet AR3 ein Siliciumoxidfilm 12 und in dem Gebiet AR1 ein Siliciumoxidfilm 25 ausgebildet.
  • Nachfolgend wird durch Zerstäuben über der gesamten Oberfläche ein Aluminiumfilm ausgebildet. Daraufhin wird der Aluminiumfilm der Strukturierung durch Photolithographie und anisotropes Trockenätzen ausgesetzt. Folglich wird in dem Gebiet AR3 eine Aluminiumelektrode 13 ausgebildet, so daß die in Fig. 19 gezeigte Struktur erhalten wird. Außerdem wird in dem Gebiet AR1 eine Aluminiumelektrode 26 ausgebildet, so daß die in Fig. 3 gezeigte Struktur erhalten wird.
  • Gemäß dem Verfahren zur Herstellung einer Halbleitervorrichtung in Übereinstimmung mit der dritten Ausführungsform kann somit in einer Reihe von Schritten zur Herstellung des in Fig. 3 gezeigten Leistungs-MOSFETs die in Fig. 19 gezeigte Kanalsperrstruktur ohne einen zusätzlichen Schritt gleichzeitig hergestellt werden. Folglich können die Herstellungskosten im Vergleich zu dem Fall, daß die Kanalsperrstruktur in einem von den Schritten zur Herstellung des Leistungs-MOSFETs getrennten Schritt hergestellt wird, gesenkt werden.
  • Obgleich die Erfindung ausführlich gezeigt und beschrieben wurde, ist die vorstehende Beschreibung in sämtlichen Aspekten erläuternd und nicht einschränkend. Somit können selbstverständlich zahlreiche Abwandlungen und Änderungen ersonnen werden, ohne vom Umfang der Erfindung abzuweichen.

Claims (19)

1. Halbleitervorrichtung, mit:
einem N-Halbleitersubstrat (1);
einem Transistor mit einem ersten P-Störstelleneinführungsgebiet (20), das an einer Hauptoberfläche des Halbleitersubstrats (1) ausgebildet ist und zusammen mit dem Halbleitersubstrat (1) einen Hauptübergang bildet; und
einer Kanalsperrstruktur, die in einem Umfangsabschnitt des Halbleitersubstrats (1) ausgebildet ist,
wobei die Kanalsperrstruktur einen ersten Graben (5) enthält, der an der Hauptoberfläche des Halbleitersubstrats (1) ausgebildet ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Kanalsperrstruktur ein zweites N-Störstelleneinführungsgebiet (4) enthält, das in der Hauptoberfläche des Halbleitersubstrats (1) in einem Abschnitt ausgebildet ist, in dem der erste Graben (5) ausgebildet ist.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Kanalsperrstruktur enthält:
einen ersten Isolierfilm (6), der an einer Innenwand des ersten Grabens (5) ausgebildet ist; und
einen ersten leitenden Film (7), der den ersten Graben (5) ausfüllt.
4. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Kanalsperrstruktur einen zweiten leitenden Film (8) enthält, der auf der Hauptoberfläche des Halbleitersubstrats (1) über einem Isolierfilm (2) ausgebildet ist, der mit dem ersten leitenden Film (7) und mit der Hauptoberfläche des Halbleitersubstrats (1) in Kontakt ist und zu dem Hauptübergang verläuft.
5. Halbleitervorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß ein Material des ersten leitenden Films (7) Polysilicium ist.
6. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Kanalsperrschicht enthält:
einen zweiten leitenden Film (11), der auf der Hauptoberfläche des Halbleitersubstrats (1) über einem Isolierfilm (10) ausgebildet ist, der mit dem ersten leitenden Film (7) und der Hauptoberfläche des Halbleitersubstrats (1) in Kontakt ist und zu dem Hauptübergang verläuft; und
einen dritten leitenden Film (13), der auf dem zweiten leitenden Film (11) über einem Isolierfilm (12) ausgebildet ist, der mit dem ersten leitenden Film (7) und mit der Hauptoberfläche des Halbleitersubstrats (1) in Kontakt ist und zu dem Hauptübergang verläuft.
7. Halbleitervorrichtung nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß der Transistor enthält:
ein drittes N-Störstelleneinführungsgebiet (24), das in der Hauptoberfläche des Halbleitersubstrats (1) ausgebildet ist und als Source oder Emitter des Transistors wirkt;
einen zweiten Graben (21), der in der Hauptoberfläche des Halbleitersubstrats (1) in einem Abschnitt ausgebildet ist, in dem das dritte Störstelleneinführungsgebiet (24) ausgebildet ist;
einen zweiten Isolierfilm (22), der an einer Innenwand des zweiten Grabens (21) ausgebildet ist und als Gate-Isolierfilm des Transistors wirkt; und
einen vierten leitenden Film (23), der den zweiten Graben (21) ausfüllt und als Gate-Elektrode des Transistors wirkt, wobei
die Kanalsperrstruktur ferner ein viertes P-Störstelleneinführungsgebiet (15) enthält, das an der Hauptoberfläche des Halbleitersubstrats (1) ausgebildet ist.
8. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß eine Öffnungsbreite des ersten Grabens (5) gleich der des zweiten Grabens (21) ist.
9. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß ein Material des ersten leitenden Films (7) gleich dem des vierten leitenden Films (23) ist.
10. Verfahren für die Herstellung einer Halbleitervorrichtung, das die folgenden Schritte umfaßt:
a) Vorbereiten eines N-Halbleitersubstrats (1) mit einem ersten Gebiet, in dem ein Transistor auszubilden ist, und mit einem zweiten Gebiet, in dem eine Kanalsperrstruktur auszubilden ist;
b) Ausbilden eines ersten P-Störstelleneinführungsgebiets (20), das gemeinsam mit dem Halbleitersubstrat (1) in einer Hauptoberfläche des Halbleitersubstrats (1) in dem ersten Gebiet einen Hauptübergang bildet; und
c) Ausbilden eines ersten Grabens (5) in der Hauptoberfläche des Halbleitersubstrats (1) in dem zweiten Gebiet.
11. Verfahren für die Herstellung einer Halbleitervorrichtung nach Anspruch 10, gekennzeichnet durch den weiteren Schritt:
a) Ausbilden eines zweiten N-Störstelleneinführungsgebiets (4) in der Hauptoberfläche des Halbleitersubstrats (1) in dem zweiten Gebiet.
12. Verfahren für die Herstellung einer Halbleitervorrichtung nach Anspruch 10 oder 11, gekennzeichnet durch die weiteren Schritte:
a) Ausbilden eines ersten Isolierfilms (6) an einer Innenwand des ersten Grabens (5); und
b) Ausbilden eines ersten leitenden Films (7), der den ersten Graben (5) ausfüllt, nach dem Schritt (e).
13. Verfahren für die Herstellung einer Halbleitervorrichtung nach Anspruch 12, gekennzeichnet durch den weiteren Schritt:
a) Ausbilden eines zweiten leitenden Films (8), der mit dem ersten leitenden Film (7) und mit der Hauptoberfläche des Halbleitersubstrats (1) in Kontakt ist und der in dem zweiten Gebiet über einem Isolierfilm (2) zu dem Hauptübergang auf der Hauptoberfläche des Halbleitersubstrats (1) verläuft.
14. Verfahren für die Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 12 oder 13, gekennzeichnet durch die weiteren Schritte:
a) Ausbilden eines dritten N-Störstelleneinführungsgebiets (24), das als Source oder Emitter des Transistors in der Hauptoberfläche des Halbleitersubstrats (1) in dem ersten Gebiet wirkt;
b) Abtragen eines Teils der Hauptoberfläche des Halbleitersubstrats (1) in einem Abschnitt, in dem das dritte Störstelleneinführungsgebiet (24) vorgesehen ist, und dadurch Ausbilden eines zweiten Grabens (21);
c) Ausbilden eines zweiten Isolierfilms (22), der als Gate-Isolierfilm des Transistors wirkt, an einer Innenwand des zweiten Grabens (21);
d) Ausbilden eines vierten leitenden Films (23), der den zweiten Graben (21) ausfüllt und als Gate-Elektrode des Transistors wirkt, nach dem Schritt (j); und
e) Ausbilden eines vierten P-Störstelleneinführungsgebiets (15) in der Hauptoberfläche des Halbleitersubstrats (1) in dem zweiten Gebiet.
15. Verfahren für die Herstellung einer Halbleitervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die Schritte (b) und (l) im selben Schritt ausgeführt werden.
16. Verfahren für die Herstellung einer Halbleitervorrichtung nach Anspruch 14 oder 15, dadurch gekennzeichnet, daß die Schritte (d) und (h) im selben Schritt ausgeführt werden.
17. Verfahren für die Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, daß die Schritte (c) und (i) im selben Schritt ausgeführt werden.
18. Verfahren für die Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, daß die Schritte (e) und (j) im selben Schritt ausgeführt werden.
19. Verfahren für die Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet, daß die Schritte (f) und (k) in demselben Schritt ausgeführt werden.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011075601B4 (de) * 2010-05-10 2016-08-04 Infineon Technologies Austria Ag Halbleiterbauelement mit einem graben-randabschluss
DE102011006220B4 (de) * 2010-03-29 2021-03-25 Mitsubishi Electric Corp. Leistungshalbleitervorrichtung

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP2005101334A (ja) * 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP5135663B2 (ja) * 2004-10-21 2013-02-06 富士電機株式会社 半導体装置およびその製造方法
JP4825424B2 (ja) * 2005-01-18 2011-11-30 株式会社東芝 電力用半導体装置
WO2006135746A2 (en) 2005-06-10 2006-12-21 Fairchild Semiconductor Corporation Charge balance field effect transistor
US7560787B2 (en) * 2005-12-22 2009-07-14 Fairchild Semiconductor Corporation Trench field plate termination for power devices
CN102177587B (zh) * 2008-12-10 2013-08-14 丰田自动车株式会社 半导体装置
JP2013055347A (ja) * 2012-11-08 2013-03-21 Sanken Electric Co Ltd 半導体装置
KR20150078449A (ko) 2013-12-30 2015-07-08 현대자동차주식회사 반도체 소자 및 그 제조 방법
CN108133966B (zh) * 2018-01-22 2024-07-05 芯合半导体(合肥)有限公司 一种集成了周边RC snubber结构的碳化硅SBD器件元胞结构
JP7337619B2 (ja) 2019-09-17 2023-09-04 株式会社東芝 半導体装置
JP7280213B2 (ja) 2020-03-04 2023-05-23 株式会社東芝 半導体装置
JP7334678B2 (ja) * 2020-06-04 2023-08-29 三菱電機株式会社 半導体装置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5168331A (en) * 1991-01-31 1992-12-01 Siliconix Incorporated Power metal-oxide-semiconductor field effect transistor
JPH04328860A (ja) * 1991-04-30 1992-11-17 Hitachi Ltd 半導体集積回路装置及びその製造方法
US5233215A (en) * 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
US5316959A (en) * 1992-08-12 1994-05-31 Siliconix, Incorporated Trenched DMOS transistor fabrication using six masks
JP3275536B2 (ja) 1994-05-31 2002-04-15 三菱電機株式会社 半導体装置及びその製造方法
JP3111827B2 (ja) 1994-09-20 2000-11-27 株式会社日立製作所 半導体装置及びそれを使った電力変換装置
JP3424635B2 (ja) 1994-09-20 2003-07-07 株式会社日立製作所 半導体装置及びそれを使った電力変換装置
US5597765A (en) 1995-01-10 1997-01-28 Siliconix Incorporated Method for making termination structure for power MOSFET
JPH09283754A (ja) 1996-04-16 1997-10-31 Toshiba Corp 高耐圧半導体装置
US5877528A (en) * 1997-03-03 1999-03-02 Megamos Corporation Structure to provide effective channel-stop in termination areas for trenched power transistors
US6100572A (en) * 1997-03-20 2000-08-08 International Rectifier Corp. Amorphous silicon combined with resurf region for termination for MOSgated device
US5907776A (en) * 1997-07-11 1999-05-25 Magepower Semiconductor Corp. Method of forming a semiconductor structure having reduced threshold voltage and high punch-through tolerance
US6031265A (en) * 1997-10-16 2000-02-29 Magepower Semiconductor Corp. Enhancing DMOS device ruggedness by reducing transistor parasitic resistance and by inducing breakdown near gate runners and termination area
JP2000012350A (ja) 1998-06-22 2000-01-14 Koito Mfg Co Ltd 変圧器
US5998833A (en) 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
EP1078402B1 (de) * 1999-01-07 2006-08-30 Infineon Technologies AG Halbleiteranordnung mit gräben zur trennung von dotierten gebieten
JP3851776B2 (ja) * 1999-01-11 2006-11-29 フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン パワーｍｏｓ素子及びｍｏｓ素子の製造方法
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
CN1171318C (zh) * 1999-06-03 2004-10-13 通用半导体公司 具有低导通电阻的高压功率金属氧化物半导体场效应晶体管
JP2001102572A (ja) 1999-09-29 2001-04-13 Toyota Autom Loom Works Ltd トレンチゲートを有するパワーｍｏｓトランジスタ
KR100343151B1 (ko) * 1999-10-28 2002-07-05 김덕중 Ｓｉｐｏｓ를 이용한 고전압 반도체소자 및 그 제조방법
US6580123B2 (en) * 2000-04-04 2003-06-17 International Rectifier Corporation Low voltage power MOSFET device and process for its manufacture
US6555895B1 (en) * 2000-07-17 2003-04-29 General Semiconductor, Inc. Devices and methods for addressing optical edge effects in connection with etched trenches
JP2002270844A (ja) * 2001-03-07 2002-09-20 Toshiba Corp 半導体装置及びその製造方法
US6683363B2 (en) * 2001-07-03 2004-01-27 Fairchild Semiconductor Corporation Trench structure for semiconductor devices
JP3906052B2 (ja) * 2001-10-15 2007-04-18 株式会社東芝 絶縁ゲート型半導体装置
JP3825688B2 (ja) * 2001-12-25 2006-09-27 株式会社東芝 半導体装置の製造方法
US6849529B2 (en) * 2002-10-25 2005-02-01 Promos Technologies Inc. Deep-trench capacitor with hemispherical grain silicon surface and method for making the same
US6908833B1 (en) * 2003-02-14 2005-06-21 National Semiconductor Corporation Shallow self isolated doped implanted silicon process

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011006220B4 (de) * 2010-03-29 2021-03-25 Mitsubishi Electric Corp. Leistungshalbleitervorrichtung
DE102011075601B4 (de) * 2010-05-10 2016-08-04 Infineon Technologies Austria Ag Halbleiterbauelement mit einem graben-randabschluss

Also Published As

Publication number Publication date
US7189620B2 (en) 2007-03-13
KR100500096B1 (ko) 2005-07-11
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