JP2001102572A - トレンチゲートを有するパワーmosトランジスタ - Google Patents
トレンチゲートを有するパワーmosトランジスタInfo
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 9
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 21
- 239000000758 substrate Substances 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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Abstract
(57)【要約】
【課題】 ゲート耐圧が良好なトレンチゲートを有する
パワーMOSトランジスタを提供する。 【解決手段】 ゲート電極配線層18をゲートバスライ
ンに引き出す周端部のパワーMOSトランジスタにおい
て、前記ゲート電極配線層18を形成するトレンチ16
aをフィールド絶縁膜14に接するように形成してゲー
ト絶縁膜17が前記フィールド絶縁膜14と連続するよ
うにしている。
パワーMOSトランジスタを提供する。 【解決手段】 ゲート電極配線層18をゲートバスライ
ンに引き出す周端部のパワーMOSトランジスタにおい
て、前記ゲート電極配線層18を形成するトレンチ16
aをフィールド絶縁膜14に接するように形成してゲー
ト絶縁膜17が前記フィールド絶縁膜14と連続するよ
うにしている。
Description
【0001】
【産業上の利用分野】本発明は、トレンチゲートを有す
るパワーMOSトランジスタに関し、特に、埋め込みポ
リシリコンゲート電極をゲートバスラインに引き出す周
端部におけるトレンチゲートを有するパワーMOSトラ
ンジスタに関するものである。
るパワーMOSトランジスタに関し、特に、埋め込みポ
リシリコンゲート電極をゲートバスラインに引き出す周
端部におけるトレンチゲートを有するパワーMOSトラ
ンジスタに関するものである。
【0002】
【従来の技術】ゲートを共通に接続して互いに並列接続
された多数のトレンチゲートを有する縦型パワーMOS
トランジスタを一つの角型チップに構成することが行わ
れている。
された多数のトレンチゲートを有する縦型パワーMOS
トランジスタを一つの角型チップに構成することが行わ
れている。
【0003】図2は前記したチップ30の平面図を模式
的に示し、図3は図2の一部断面図を示している。図2
に示すように、前記チップ30の中央部31には前記パ
ワーMOSトランジスタ32が設けられ、前記チップ3
0を構成する半導体基体上には前記中央部31を囲むよ
うにフィールド絶縁膜33が形成されている。前記フィ
ールド絶縁膜33上には前記中央部31を囲むように前
記パワーMOSトランジスタ32のゲート電極配線層が
接続されるゲートバスライン(図示しない)が設けら
れ、また、前記半導体基体となるN+型半導体基板上に
形成されたN−型エピタキシャル層中には、前記チップ
30の外周に沿って前記パワーMOSトランジスタのド
レインDに接続されるN+型領域34が形成され、図示
しないが必要に応じて前記中央部31を順次取り囲むよ
うに、P型ウエル、P型フィールドリミットリング等が
設けられている。
的に示し、図3は図2の一部断面図を示している。図2
に示すように、前記チップ30の中央部31には前記パ
ワーMOSトランジスタ32が設けられ、前記チップ3
0を構成する半導体基体上には前記中央部31を囲むよ
うにフィールド絶縁膜33が形成されている。前記フィ
ールド絶縁膜33上には前記中央部31を囲むように前
記パワーMOSトランジスタ32のゲート電極配線層が
接続されるゲートバスライン(図示しない)が設けら
れ、また、前記半導体基体となるN+型半導体基板上に
形成されたN−型エピタキシャル層中には、前記チップ
30の外周に沿って前記パワーMOSトランジスタのド
レインDに接続されるN+型領域34が形成され、図示
しないが必要に応じて前記中央部31を順次取り囲むよ
うに、P型ウエル、P型フィールドリミットリング等が
設けられている。
【0004】図3は図2のA−A断面図、即ち、前記中
央部31の周端部において前記フィールド絶縁膜33に
隣接する前記パワーMOSトランジスタ32の断面図を
示し、前記チップ30を構成するN+型半導体基板41
に形成されたN−型エピタキシャル層42にはチャンネ
ルを形成するP型領域43が設けられ、前記P型層43
中にLOCOS技術による前記したフィールド絶縁膜3
3が設けられている。また、前記P型層43には前記各
パワーMOSトランジスタ32のN+型ソース領域44
が形成されている。
央部31の周端部において前記フィールド絶縁膜33に
隣接する前記パワーMOSトランジスタ32の断面図を
示し、前記チップ30を構成するN+型半導体基板41
に形成されたN−型エピタキシャル層42にはチャンネ
ルを形成するP型領域43が設けられ、前記P型層43
中にLOCOS技術による前記したフィールド絶縁膜3
3が設けられている。また、前記P型層43には前記各
パワーMOSトランジスタ32のN+型ソース領域44
が形成されている。
【0005】前記各パワーMOSトランジスタ32のゲ
ートを形成するため、前記N+型ソース領域44に隣接
して基板表面から前記N−型エピタキシャル層42に達
するトレンチ45が形成され、露出した表面にゲート絶
縁膜46が形成される。さらに、前記トレンチ45に埋
め込まれて前記フィールド絶縁膜33上に延在しポリシ
リコンからなるゲート電極配線層47が前記ゲート絶縁
膜46を介して設けられると共に、層間絶縁膜48を介
してソース電極配線層49が形成されている。また、前
記N+型半導体基板41の裏面には前記パワーMOSト
ランジスタのドレインDとなるドレイン電極50が形成
されている。
ートを形成するため、前記N+型ソース領域44に隣接
して基板表面から前記N−型エピタキシャル層42に達
するトレンチ45が形成され、露出した表面にゲート絶
縁膜46が形成される。さらに、前記トレンチ45に埋
め込まれて前記フィールド絶縁膜33上に延在しポリシ
リコンからなるゲート電極配線層47が前記ゲート絶縁
膜46を介して設けられると共に、層間絶縁膜48を介
してソース電極配線層49が形成されている。また、前
記N+型半導体基板41の裏面には前記パワーMOSト
ランジスタのドレインDとなるドレイン電極50が形成
されている。
【0006】しかして、特に前記中央部31の周端部で
前記フィールド絶縁膜33に隣接するトレンチ45にお
いて、そのトレンチコーナーから前記フィールド絶縁膜
33の端部まで前記ゲート絶縁膜46の一部46aが延
在し、前記ゲート電極配線層47は前記ゲート絶縁膜4
6a上をとおり前記したゲートバスラインに接続されて
いる。それ故、前記ゲート絶縁膜46が薄いこととあい
まって、前記ゲート絶縁膜46が薄いために、前記ゲー
ト絶縁膜46a上の前記ゲート電極配線層47に印加さ
れる電圧の影響を受けてゲート耐圧が低下するという問
題が生じる。
前記フィールド絶縁膜33に隣接するトレンチ45にお
いて、そのトレンチコーナーから前記フィールド絶縁膜
33の端部まで前記ゲート絶縁膜46の一部46aが延
在し、前記ゲート電極配線層47は前記ゲート絶縁膜4
6a上をとおり前記したゲートバスラインに接続されて
いる。それ故、前記ゲート絶縁膜46が薄いこととあい
まって、前記ゲート絶縁膜46が薄いために、前記ゲー
ト絶縁膜46a上の前記ゲート電極配線層47に印加さ
れる電圧の影響を受けてゲート耐圧が低下するという問
題が生じる。
【0007】
【発明が解決しようとする課題】それ故、本発明の目的
は、前記した問題点を解消したゲート耐圧が良好なトレ
ンチゲートを有するパワーMOSトランジスタを提供す
ることにある。
は、前記した問題点を解消したゲート耐圧が良好なトレ
ンチゲートを有するパワーMOSトランジスタを提供す
ることにある。
【0008】
【課題を解決するための手段】本発明においては、ゲー
ト電極配線層をゲートバスラインに引き出す周端部のト
レンチをフィールド絶縁膜に接するように形成してい
る。
ト電極配線層をゲートバスラインに引き出す周端部のト
レンチをフィールド絶縁膜に接するように形成してい
る。
【0009】
【発明の実施の形態】ゲート電極配線層をゲートバスラ
インに引き出す周端部のトレンチをフィールド絶縁膜に
接するように形成してゲート絶縁膜が前記フィールド絶
縁膜と連続するようにしている。
インに引き出す周端部のトレンチをフィールド絶縁膜に
接するように形成してゲート絶縁膜が前記フィールド絶
縁膜と連続するようにしている。
【0010】
【実施例】図1は本発明の実施例によるトレンチゲート
を有する縦型NチャンネルパワーMOSトランジスタ1
0の断面図の一部を模式的に示し、その平面図は図2と
同様である。
を有する縦型NチャンネルパワーMOSトランジスタ1
0の断面図の一部を模式的に示し、その平面図は図2と
同様である。
【0011】図1に示すように、半導体基体となるN+
型半導体基板11に形成されたN−型エピタキシャル層
12にはチャンネルを形成するP型領域13が設けら
れ、前記P型層13中にLOCOS技術によるフィール
ド絶縁膜14が設けられている。また、前記P型層13
には前記パワーMOSトランジスタ10のN+型ソース
領域15が形成されている。
型半導体基板11に形成されたN−型エピタキシャル層
12にはチャンネルを形成するP型領域13が設けら
れ、前記P型層13中にLOCOS技術によるフィール
ド絶縁膜14が設けられている。また、前記P型層13
には前記パワーMOSトランジスタ10のN+型ソース
領域15が形成されている。
【0012】前記パワーMOSトランジスタ10のゲー
トを形成するため、前記N+型ソース領域15に隣接し
て基板表面から前記N−型エピタキシャル層12に達す
るトレンチ16a、16bが形成されるが、本発明にお
いては、多数の前記パワーMOSトランジスタ10が形
成される前記半導体基体の中央部の周端部において前記
フィールド絶縁膜14に隣接する前記トレンチ16aは
前記フィールド絶縁膜14に接するように形成されてい
る。
トを形成するため、前記N+型ソース領域15に隣接し
て基板表面から前記N−型エピタキシャル層12に達す
るトレンチ16a、16bが形成されるが、本発明にお
いては、多数の前記パワーMOSトランジスタ10が形
成される前記半導体基体の中央部の周端部において前記
フィールド絶縁膜14に隣接する前記トレンチ16aは
前記フィールド絶縁膜14に接するように形成されてい
る。
【0013】露出したトレンチ表面及び前記N+型ソー
ス領域15の一部を覆うようにゲート絶縁膜17を形成
した後、前記トレンチ16a、16bに埋め込まれて前
記フィールド絶縁膜14上に延在しポリシリコンからな
るゲート電極配線層18が設けられて前記フィールド絶
縁膜14上に設けられたゲートバスラインに接続され、
層間絶縁膜19を介して前記N+型ソース領域15に対
するソース電極配線層20が形成されている。それ故、
前記ゲート絶縁膜17は前記トレンチ16aのコーナー
において前記フィールド絶縁膜14と連続するように形
成されている。
ス領域15の一部を覆うようにゲート絶縁膜17を形成
した後、前記トレンチ16a、16bに埋め込まれて前
記フィールド絶縁膜14上に延在しポリシリコンからな
るゲート電極配線層18が設けられて前記フィールド絶
縁膜14上に設けられたゲートバスラインに接続され、
層間絶縁膜19を介して前記N+型ソース領域15に対
するソース電極配線層20が形成されている。それ故、
前記ゲート絶縁膜17は前記トレンチ16aのコーナー
において前記フィールド絶縁膜14と連続するように形
成されている。
【0014】また、前記N+型半導体基板11の裏面に
は前記パワーMOSトランジスタ10のドレインDとな
るドレイン電極21が設けられている。
は前記パワーMOSトランジスタ10のドレインDとな
るドレイン電極21が設けられている。
【0015】前記実施例において縦型Nチャンネルパワ
ーMOSトランジスタについて説明したが、同様に、縦
型PチャンネルパワーMOSトランジスタにも適用でき
ることは当業者には明らかである。
ーMOSトランジスタについて説明したが、同様に、縦
型PチャンネルパワーMOSトランジスタにも適用でき
ることは当業者には明らかである。
【0016】
【発明の効果】本発明によれば、前記埋め込みゲート電
極配線層18を前記ゲートバスラインに引き出し、周端
部の前記パワーMOSトランジスタ10の前記トレンチ
16aをLOCOS技術による前記フィールド絶縁膜1
4に接するように形成しているので、前記ゲート絶縁膜
17の不要な延長部分が除去されゲート耐圧が向上す
る。
極配線層18を前記ゲートバスラインに引き出し、周端
部の前記パワーMOSトランジスタ10の前記トレンチ
16aをLOCOS技術による前記フィールド絶縁膜1
4に接するように形成しているので、前記ゲート絶縁膜
17の不要な延長部分が除去されゲート耐圧が向上す
る。
【図1】本発明の実施例によるトレンチゲートを有する
縦型NチャンネルパワーMOSトランジスタの断面図の
一部を模式的に示す図である。
縦型NチャンネルパワーMOSトランジスタの断面図の
一部を模式的に示す図である。
【図2】従来のゲートを共通に接続して互いに並列接続
された多数のトレンチゲートを有する縦型パワーMOS
トランジスタのチップを模式的に示す平面図である。
された多数のトレンチゲートを有する縦型パワーMOS
トランジスタのチップを模式的に示す平面図である。
【図3】図2のA−A断面図を示す図である。
10…トレンチゲートを有する縦型Nチャンネルパワー
MOSトランジスタ、11…N+型半導体基板、12…
N−型エピタキシャル層、13…P型領域、14…フィ
ールド絶縁膜、15…N+型ソース領域、16a、16
b…トレンチ、17…ゲート絶縁膜、18…ゲート電極
配線層、19…層間絶縁膜、20…ソース電極配線層、
21…ドレイン電極
MOSトランジスタ、11…N+型半導体基板、12…
N−型エピタキシャル層、13…P型領域、14…フィ
ールド絶縁膜、15…N+型ソース領域、16a、16
b…トレンチ、17…ゲート絶縁膜、18…ゲート電極
配線層、19…層間絶縁膜、20…ソース電極配線層、
21…ドレイン電極
Claims (2)
- 【請求項1】 ゲート電極配線層をゲートバスラインに
引き出す周端部のトレンチをフィールド絶縁膜に接する
ように形成することを特徴とするトレンチゲートを有す
るパワーMOSトランジスタ。 - 【請求項2】 ゲート絶縁膜は前記フィールド絶縁膜と
連続していることを特徴とする請求項1記載のトレンチ
ゲートを有するパワーMOSトランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27612999A JP2001102572A (ja) | 1999-09-29 | 1999-09-29 | トレンチゲートを有するパワーmosトランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27612999A JP2001102572A (ja) | 1999-09-29 | 1999-09-29 | トレンチゲートを有するパワーmosトランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001102572A true JP2001102572A (ja) | 2001-04-13 |
Family
ID=17565202
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27612999A Pending JP2001102572A (ja) | 1999-09-29 | 1999-09-29 | トレンチゲートを有するパワーmosトランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001102572A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6909142B2 (en) | 2001-10-30 | 2005-06-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a channel stop structure and method of manufacturing the same |
-
1999
- 1999-09-29 JP JP27612999A patent/JP2001102572A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6909142B2 (en) | 2001-10-30 | 2005-06-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a channel stop structure and method of manufacturing the same |
KR100500096B1 (ko) * | 2001-10-30 | 2005-07-11 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 및 그 제조방법 |
US7189620B2 (en) | 2001-10-30 | 2007-03-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a channel stop structure and method of manufacturing the same |
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