JP2001102572A - トレンチゲートを有するパワーｍｏｓトランジスタ - Google Patents
トレンチゲートを有するパワーｍｏｓトランジスタInfo
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- 230000015556 catabolic process Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 21
- 239000000758 substrate Substances 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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Abstract
(57)【要約】
【課題】 ゲート耐圧が良好なトレンチゲートを有する
パワーＭＯＳトランジスタを提供する。 【解決手段】 ゲート電極配線層１８をゲートバスライ
ンに引き出す周端部のパワーＭＯＳトランジスタにおい
て、前記ゲート電極配線層１８を形成するトレンチ１６
ａをフィールド絶縁膜１４に接するように形成してゲー
ト絶縁膜１７が前記フィールド絶縁膜１４と連続するよ
うにしている。
パワーＭＯＳトランジスタを提供する。 【解決手段】 ゲート電極配線層１８をゲートバスライ
ンに引き出す周端部のパワーＭＯＳトランジスタにおい
て、前記ゲート電極配線層１８を形成するトレンチ１６
ａをフィールド絶縁膜１４に接するように形成してゲー
ト絶縁膜１７が前記フィールド絶縁膜１４と連続するよ
うにしている。
Description
【０００１】
【産業上の利用分野】本発明は、トレンチゲートを有す
るパワーＭＯＳトランジスタに関し、特に、埋め込みポ
リシリコンゲート電極をゲートバスラインに引き出す周
端部におけるトレンチゲートを有するパワーＭＯＳトラ
ンジスタに関するものである。
るパワーＭＯＳトランジスタに関し、特に、埋め込みポ
リシリコンゲート電極をゲートバスラインに引き出す周
端部におけるトレンチゲートを有するパワーＭＯＳトラ
ンジスタに関するものである。
【０００２】
【従来の技術】ゲートを共通に接続して互いに並列接続
された多数のトレンチゲートを有する縦型パワーＭＯＳ
トランジスタを一つの角型チップに構成することが行わ
れている。
された多数のトレンチゲートを有する縦型パワーＭＯＳ
トランジスタを一つの角型チップに構成することが行わ
れている。
【０００３】図２は前記したチップ３０の平面図を模式
的に示し、図３は図２の一部断面図を示している。図２
に示すように、前記チップ３０の中央部３１には前記パ
ワーＭＯＳトランジスタ３２が設けられ、前記チップ３
０を構成する半導体基体上には前記中央部３１を囲むよ
うにフィールド絶縁膜３３が形成されている。前記フィ
ールド絶縁膜３３上には前記中央部３１を囲むように前
記パワーＭＯＳトランジスタ３２のゲート電極配線層が
接続されるゲートバスライン（図示しない）が設けら
れ、また、前記半導体基体となるＮ＋型半導体基板上に
形成されたＮ−型エピタキシャル層中には、前記チップ
３０の外周に沿って前記パワーＭＯＳトランジスタのド
レインＤに接続されるＮ＋型領域３４が形成され、図示
しないが必要に応じて前記中央部３１を順次取り囲むよ
うに、Ｐ型ウエル、Ｐ型フィールドリミットリング等が
設けられている。
的に示し、図３は図２の一部断面図を示している。図２
に示すように、前記チップ３０の中央部３１には前記パ
ワーＭＯＳトランジスタ３２が設けられ、前記チップ３
０を構成する半導体基体上には前記中央部３１を囲むよ
うにフィールド絶縁膜３３が形成されている。前記フィ
ールド絶縁膜３３上には前記中央部３１を囲むように前
記パワーＭＯＳトランジスタ３２のゲート電極配線層が
接続されるゲートバスライン（図示しない）が設けら
れ、また、前記半導体基体となるＮ＋型半導体基板上に
形成されたＮ−型エピタキシャル層中には、前記チップ
３０の外周に沿って前記パワーＭＯＳトランジスタのド
レインＤに接続されるＮ＋型領域３４が形成され、図示
しないが必要に応じて前記中央部３１を順次取り囲むよ
うに、Ｐ型ウエル、Ｐ型フィールドリミットリング等が
設けられている。
【０００４】図３は図２のＡ−Ａ断面図、即ち、前記中
央部３１の周端部において前記フィールド絶縁膜３３に
隣接する前記パワーＭＯＳトランジスタ３２の断面図を
示し、前記チップ３０を構成するＮ＋型半導体基板４１
に形成されたＮ−型エピタキシャル層４２にはチャンネ
ルを形成するＰ型領域４３が設けられ、前記Ｐ型層４３
中にＬＯＣＯＳ技術による前記したフィールド絶縁膜３
３が設けられている。また、前記Ｐ型層４３には前記各
パワーＭＯＳトランジスタ３２のＮ＋型ソース領域４４
が形成されている。
央部３１の周端部において前記フィールド絶縁膜３３に
隣接する前記パワーＭＯＳトランジスタ３２の断面図を
示し、前記チップ３０を構成するＮ＋型半導体基板４１
に形成されたＮ−型エピタキシャル層４２にはチャンネ
ルを形成するＰ型領域４３が設けられ、前記Ｐ型層４３
中にＬＯＣＯＳ技術による前記したフィールド絶縁膜３
３が設けられている。また、前記Ｐ型層４３には前記各
パワーＭＯＳトランジスタ３２のＮ＋型ソース領域４４
が形成されている。
【０００５】前記各パワーＭＯＳトランジスタ３２のゲ
ートを形成するため、前記Ｎ＋型ソース領域４４に隣接
して基板表面から前記Ｎ−型エピタキシャル層４２に達
するトレンチ４５が形成され、露出した表面にゲート絶
縁膜４６が形成される。さらに、前記トレンチ４５に埋
め込まれて前記フィールド絶縁膜３３上に延在しポリシ
リコンからなるゲート電極配線層４７が前記ゲート絶縁
膜４６を介して設けられると共に、層間絶縁膜４８を介
してソース電極配線層４９が形成されている。また、前
記Ｎ＋型半導体基板４１の裏面には前記パワーＭＯＳト
ランジスタのドレインＤとなるドレイン電極５０が形成
されている。
ートを形成するため、前記Ｎ＋型ソース領域４４に隣接
して基板表面から前記Ｎ−型エピタキシャル層４２に達
するトレンチ４５が形成され、露出した表面にゲート絶
縁膜４６が形成される。さらに、前記トレンチ４５に埋
め込まれて前記フィールド絶縁膜３３上に延在しポリシ
リコンからなるゲート電極配線層４７が前記ゲート絶縁
膜４６を介して設けられると共に、層間絶縁膜４８を介
してソース電極配線層４９が形成されている。また、前
記Ｎ＋型半導体基板４１の裏面には前記パワーＭＯＳト
ランジスタのドレインＤとなるドレイン電極５０が形成
されている。
【０００６】しかして、特に前記中央部３１の周端部で
前記フィールド絶縁膜３３に隣接するトレンチ４５にお
いて、そのトレンチコーナーから前記フィールド絶縁膜
３３の端部まで前記ゲート絶縁膜４６の一部４６ａが延
在し、前記ゲート電極配線層４７は前記ゲート絶縁膜４
６ａ上をとおり前記したゲートバスラインに接続されて
いる。それ故、前記ゲート絶縁膜４６が薄いこととあい
まって、前記ゲート絶縁膜４６が薄いために、前記ゲー
ト絶縁膜４６ａ上の前記ゲート電極配線層４７に印加さ
れる電圧の影響を受けてゲート耐圧が低下するという問
題が生じる。
前記フィールド絶縁膜３３に隣接するトレンチ４５にお
いて、そのトレンチコーナーから前記フィールド絶縁膜
３３の端部まで前記ゲート絶縁膜４６の一部４６ａが延
在し、前記ゲート電極配線層４７は前記ゲート絶縁膜４
６ａ上をとおり前記したゲートバスラインに接続されて
いる。それ故、前記ゲート絶縁膜４６が薄いこととあい
まって、前記ゲート絶縁膜４６が薄いために、前記ゲー
ト絶縁膜４６ａ上の前記ゲート電極配線層４７に印加さ
れる電圧の影響を受けてゲート耐圧が低下するという問
題が生じる。
【０００７】
【発明が解決しようとする課題】それ故、本発明の目的
は、前記した問題点を解消したゲート耐圧が良好なトレ
ンチゲートを有するパワーＭＯＳトランジスタを提供す
ることにある。
は、前記した問題点を解消したゲート耐圧が良好なトレ
ンチゲートを有するパワーＭＯＳトランジスタを提供す
ることにある。
【０００８】
【課題を解決するための手段】本発明においては、ゲー
ト電極配線層をゲートバスラインに引き出す周端部のト
レンチをフィールド絶縁膜に接するように形成してい
る。
ト電極配線層をゲートバスラインに引き出す周端部のト
レンチをフィールド絶縁膜に接するように形成してい
る。
【０００９】
【発明の実施の形態】ゲート電極配線層をゲートバスラ
インに引き出す周端部のトレンチをフィールド絶縁膜に
接するように形成してゲート絶縁膜が前記フィールド絶
縁膜と連続するようにしている。
インに引き出す周端部のトレンチをフィールド絶縁膜に
接するように形成してゲート絶縁膜が前記フィールド絶
縁膜と連続するようにしている。
【００１０】
【実施例】図１は本発明の実施例によるトレンチゲート
を有する縦型ＮチャンネルパワーＭＯＳトランジスタ１
０の断面図の一部を模式的に示し、その平面図は図２と
同様である。
を有する縦型ＮチャンネルパワーＭＯＳトランジスタ１
０の断面図の一部を模式的に示し、その平面図は図２と
同様である。
【００１１】図１に示すように、半導体基体となるＮ＋
型半導体基板１１に形成されたＮ−型エピタキシャル層
１２にはチャンネルを形成するＰ型領域１３が設けら
れ、前記Ｐ型層１３中にＬＯＣＯＳ技術によるフィール
ド絶縁膜１４が設けられている。また、前記Ｐ型層１３
には前記パワーＭＯＳトランジスタ１０のＮ＋型ソース
領域１５が形成されている。
型半導体基板１１に形成されたＮ−型エピタキシャル層
１２にはチャンネルを形成するＰ型領域１３が設けら
れ、前記Ｐ型層１３中にＬＯＣＯＳ技術によるフィール
ド絶縁膜１４が設けられている。また、前記Ｐ型層１３
には前記パワーＭＯＳトランジスタ１０のＮ＋型ソース
領域１５が形成されている。
【００１２】前記パワーＭＯＳトランジスタ１０のゲー
トを形成するため、前記Ｎ＋型ソース領域１５に隣接し
て基板表面から前記Ｎ−型エピタキシャル層１２に達す
るトレンチ１６ａ、１６ｂが形成されるが、本発明にお
いては、多数の前記パワーＭＯＳトランジスタ１０が形
成される前記半導体基体の中央部の周端部において前記
フィールド絶縁膜１４に隣接する前記トレンチ１６ａは
前記フィールド絶縁膜１４に接するように形成されてい
る。
トを形成するため、前記Ｎ＋型ソース領域１５に隣接し
て基板表面から前記Ｎ−型エピタキシャル層１２に達す
るトレンチ１６ａ、１６ｂが形成されるが、本発明にお
いては、多数の前記パワーＭＯＳトランジスタ１０が形
成される前記半導体基体の中央部の周端部において前記
フィールド絶縁膜１４に隣接する前記トレンチ１６ａは
前記フィールド絶縁膜１４に接するように形成されてい
る。
【００１３】露出したトレンチ表面及び前記Ｎ＋型ソー
ス領域１５の一部を覆うようにゲート絶縁膜１７を形成
した後、前記トレンチ１６ａ、１６ｂに埋め込まれて前
記フィールド絶縁膜１４上に延在しポリシリコンからな
るゲート電極配線層１８が設けられて前記フィールド絶
縁膜１４上に設けられたゲートバスラインに接続され、
層間絶縁膜１９を介して前記Ｎ＋型ソース領域１５に対
するソース電極配線層２０が形成されている。それ故、
前記ゲート絶縁膜１７は前記トレンチ１６ａのコーナー
において前記フィールド絶縁膜１４と連続するように形
成されている。
ス領域１５の一部を覆うようにゲート絶縁膜１７を形成
した後、前記トレンチ１６ａ、１６ｂに埋め込まれて前
記フィールド絶縁膜１４上に延在しポリシリコンからな
るゲート電極配線層１８が設けられて前記フィールド絶
縁膜１４上に設けられたゲートバスラインに接続され、
層間絶縁膜１９を介して前記Ｎ＋型ソース領域１５に対
するソース電極配線層２０が形成されている。それ故、
前記ゲート絶縁膜１７は前記トレンチ１６ａのコーナー
において前記フィールド絶縁膜１４と連続するように形
成されている。
【００１４】また、前記Ｎ＋型半導体基板１１の裏面に
は前記パワーＭＯＳトランジスタ１０のドレインＤとな
るドレイン電極２１が設けられている。
は前記パワーＭＯＳトランジスタ１０のドレインＤとな
るドレイン電極２１が設けられている。
【００１５】前記実施例において縦型Ｎチャンネルパワ
ーＭＯＳトランジスタについて説明したが、同様に、縦
型ＰチャンネルパワーＭＯＳトランジスタにも適用でき
ることは当業者には明らかである。
ーＭＯＳトランジスタについて説明したが、同様に、縦
型ＰチャンネルパワーＭＯＳトランジスタにも適用でき
ることは当業者には明らかである。
【００１６】
【発明の効果】本発明によれば、前記埋め込みゲート電
極配線層１８を前記ゲートバスラインに引き出し、周端
部の前記パワーＭＯＳトランジスタ１０の前記トレンチ
１６ａをＬＯＣＯＳ技術による前記フィールド絶縁膜１
４に接するように形成しているので、前記ゲート絶縁膜
１７の不要な延長部分が除去されゲート耐圧が向上す
る。
極配線層１８を前記ゲートバスラインに引き出し、周端
部の前記パワーＭＯＳトランジスタ１０の前記トレンチ
１６ａをＬＯＣＯＳ技術による前記フィールド絶縁膜１
４に接するように形成しているので、前記ゲート絶縁膜
１７の不要な延長部分が除去されゲート耐圧が向上す
る。
【図１】本発明の実施例によるトレンチゲートを有する
縦型ＮチャンネルパワーＭＯＳトランジスタの断面図の
一部を模式的に示す図である。
縦型ＮチャンネルパワーＭＯＳトランジスタの断面図の
一部を模式的に示す図である。
【図２】従来のゲートを共通に接続して互いに並列接続
された多数のトレンチゲートを有する縦型パワーＭＯＳ
トランジスタのチップを模式的に示す平面図である。
された多数のトレンチゲートを有する縦型パワーＭＯＳ
トランジスタのチップを模式的に示す平面図である。
【図３】図２のＡ−Ａ断面図を示す図である。
１０…トレンチゲートを有する縦型Ｎチャンネルパワー
ＭＯＳトランジスタ、１１…Ｎ＋型半導体基板、１２…
Ｎ−型エピタキシャル層、１３…Ｐ型領域、１４…フィ
ールド絶縁膜、１５…Ｎ＋型ソース領域、１６ａ、１６
ｂ…トレンチ、１７…ゲート絶縁膜、１８…ゲート電極
配線層、１９…層間絶縁膜、２０…ソース電極配線層、
２１…ドレイン電極
ＭＯＳトランジスタ、１１…Ｎ＋型半導体基板、１２…
Ｎ−型エピタキシャル層、１３…Ｐ型領域、１４…フィ
ールド絶縁膜、１５…Ｎ＋型ソース領域、１６ａ、１６
ｂ…トレンチ、１７…ゲート絶縁膜、１８…ゲート電極
配線層、１９…層間絶縁膜、２０…ソース電極配線層、
２１…ドレイン電極
Claims (2)
- 【請求項１】 ゲート電極配線層をゲートバスラインに
引き出す周端部のトレンチをフィールド絶縁膜に接する
ように形成することを特徴とするトレンチゲートを有す
るパワーＭＯＳトランジスタ。 - 【請求項２】 ゲート絶縁膜は前記フィールド絶縁膜と
連続していることを特徴とする請求項１記載のトレンチ
ゲートを有するパワーＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27612999A JP2001102572A (ja) | 1999-09-29 | 1999-09-29 | トレンチゲートを有するパワーｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27612999A JP2001102572A (ja) | 1999-09-29 | 1999-09-29 | トレンチゲートを有するパワーｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001102572A true JP2001102572A (ja) | 2001-04-13 |
Family
ID=17565202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27612999A Pending JP2001102572A (ja) | 1999-09-29 | 1999-09-29 | トレンチゲートを有するパワーｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001102572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6909142B2 (en) | 2001-10-30 | 2005-06-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a channel stop structure and method of manufacturing the same |
-
1999
- 1999-09-29 JP JP27612999A patent/JP2001102572A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6909142B2 (en) | 2001-10-30 | 2005-06-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a channel stop structure and method of manufacturing the same |
| KR100500096B1 (ko) * | 2001-10-30 | 2005-07-11 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 및 그 제조방법 |
| US7189620B2 (en) | 2001-10-30 | 2007-03-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a channel stop structure and method of manufacturing the same |
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