TWI422033B - 垂直型ｍｏｓ電晶體及其方法 - Google Patents

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Description

垂直型MOS電晶體及其方法
本發明大致涉及電子儀器，尤其是涉及形成半導體裝置和結構的方法。
 發明背景
過去，半導體工業利用各種各樣的半導體處理方法構造帶有各種裝置結構的垂直型MOS電晶體。現有的垂直型MOS電晶體一般具有場氧化區，場氧化區設置在覆蓋垂直型MOS電晶體的場終止區(termination region)部分。這些場氧化區由熱氧化形成。場氧化區用於減少終止區的電場並有助於提供用於垂直型MOS電晶體的高擊穿電壓。然而，形成這些熱生長場氧化區通常地需要至少一個或多個掩模並涉及增加垂直型MOS電晶體成本的處理步驟。
 發明概要
據此，所希望的是具有更少的處理步驟和更低成本的垂直型MOS電晶體。
本發明一實施例揭示一種垂直型MOS電晶體，包括第一導電率類型的塊狀半導體襯底、位於所述塊狀半導體襯底的所述第二表面上的所述第一導電率類型的外延層、所述外延層上的第二導電率類型的第一摻雜區、所述外延層的一部分上的薄絕緣體、溝槽型閘極、源極、第二閘極導體、層間電介質及金屬閘極導體。所述襯底在第一表面上 具有汲極導體，以及具有與所述第一表面相對的第二表面。所述外延層上的第二導電率類型的第一摻雜區，所述第一摻雜區具有從靠近所述外延層的所述表面延伸至所述外延層中的第一外邊緣。所述薄絕緣體的第一部分覆蓋所述第一摻雜區的一部分，並延伸越過所述第一摻雜區的所述第一外邊緣而覆蓋所述外延層的一部分，所述外延層的所述部分鄰近所述第一摻雜區的所述第一外邊緣。所述溝槽型閘極在所述外延層上形成並延伸至所述第一摻雜區中，所述溝槽型閘極具有位於所述溝槽型閘極的溝槽中的第一閘極導體。所述源極形成為所述外延層上及所述第一摻雜區中的所述第一導電率類型的第二摻雜區，所述源極定位為與所述溝槽型閘極鄰近。所述第二閘極導體位於所述薄絕緣體的第一部分上並覆蓋所述第一摻雜區的一部分，所述第一摻雜區的所述部分在所述溝槽型閘極和所述第一摻雜區的所述第一外邊緣之間，其中所述第二閘極導體並不延伸至覆蓋在所述外延層和所述第一摻雜區的所述第一外邊緣的介面處形成的PN結，以及其中所述第二閘極導體並不覆蓋厚場氧化區上。所述層間電介質形成在所述薄絕緣體的所述第一部分上並覆蓋所述第二閘極導體的一部分，其中所述層間電介質的厚度為所述薄絕緣體厚度的至少兩倍，所述層間電介質延伸橫過所述薄絕緣體越過所述第一摻雜區的所述第一外邊緣。所述金屬閘極導體形成在所述層間電介質的一部分上和所述第二閘極導體的一部分上形成。
本發明另一實施例揭示一種用於形成垂直型MOS電晶體的方法。提供第一導電率類型的半導體襯底，所述半導體襯底具有第一表面和第二表面。在所述半導體襯底的所述第一表面上形成第二導電率類型的第一摻雜區並延伸至所述半導體襯底中。在所述半導體襯底的所述第二表面上形成汲極導體。形成延伸至所述第一摻雜區中的垂直型MOS電晶體的源極區和閘極區，其中所述垂直型MOS電晶體無覆蓋所述半導體襯底和所述第一摻雜區的外邊緣之間介面的場氧化區。
本發明另一實施例揭示一種垂直型MOS電晶體，包括第一導電率類型的半導體襯底、所述第一表面上的第二導電率類型的第一摻雜區、所述半導體襯底的一部分上的薄絕緣體、延伸至所述第一摻雜區中的溝槽型閘極、源極、第二閘極導體以及層間電介質。所述半導體襯底具有第一表面並具有位於與所述第一表面相對的第二表面上的汲極導體。所述第一摻雜區具有從靠近所述第一表面延伸至所述半導體襯底中的第一外邊緣。所述薄絕緣體的第一部分覆蓋所述第一摻雜區的一部分並延伸越過所述第一摻雜區的所述第一外邊緣而覆蓋與所述第一摻雜區的所述第一外邊緣相鄰的所述半導體襯底的一部分。所述溝槽型閘極具有位於所述溝槽型閘極的溝槽中的第一閘極導體。所述源極形成為所述半導體襯底上和所述第一摻雜區中的所述第一導電率類型的第二摻雜區，所述源極設置為鄰近所述溝槽型閘極。所述第二閘極導體處在所述薄絕緣體的所述第一 部分上並覆蓋位於所述溝槽型閘極和所述第一摻雜區的所述第一外邊緣之間的所述第一摻雜區一部分，其中所述第二閘極導體不覆蓋厚場氧化區。所述層間電介質在所述薄絕緣體的所述第一部分上形成並覆蓋在所述第二閘極導體的一部分上，所述層間電介質延伸越過第一摻雜區的第一外邊緣，其中所述層間電介質的厚度大於所述薄絕緣體的厚度，以及其中所述電介質不覆蓋場氧化區。
為了說明的簡單性和清楚性，圖中的組元不需要成比例，並且不同圖中的相同附圖數位表示相同組元。另外地，為了說明的簡單性，省略已知步驟和組元的說明和細節。儘管裝置在此處解釋為某些N溝道或P溝道裝置，本領域普通技術人員將認識到，根據本發明，互補裝置(complementary device)也是可能的。本領域技術人員將認識到，此處所使用的詞"在…期間"、"與此同時"、"當…時"並不是意味在啟動動作後立即發生作用的概念，而是可能存在一些小的但合理的延遲，諸如傳輸延遲，在由啟動動作激發的反應之間。為了附圖的清楚性，裝置結構的摻雜區舉例說明為一般地具有直線邊緣和精確角度的角部(corner)。然而，本領域的技術人員理解，由於摻雜劑的擴散和啟動，摻雜區的邊緣一般不可能是直線並且轉角不可能為精確角度。
此外，將舉例說明本發明的裝置以示出單元式設計(cellular design)(體區為多個單元區域)或單個體設計(體區由在延長式樣、通常形成於蜿蜒式樣或條文式樣中構造的 單個區域組成)。然而，為便於理解，在說明中一直將本發明的裝置描述為底座設計(base design)。應當理解，本發明的意圖包括單元設計和單個底座設計。
 較佳實施例之詳細說明
圖1舉例說明了現有技術的垂直型MOS電晶體10的放大橫截面部分，垂直型MOS電晶體10包括熱生長場氧化層(FOX)34。現有技術的垂直型MOS電晶體10在N型半導體襯底上形成，N型半導體襯底在一個表面上具有N型外延層12並且在第二表面上形成汲極38，諸如金屬導體。P型區13形成在層12中以便於形成電晶體10的源極區和閘極結構。源極區18設置為與溝槽閘極14相鄰。重摻雜P型區21形成在區13中，並且設置在源極區18之間，以便於形成與P型區13接觸的電阻。溝槽閘極結構14在溝槽中具有側壁柵絕緣體15和閘極導體材料23，該溝槽形成在層12中。薄絕緣體16可在層12的表面的一部分上形成。場氧化層(FOX)34一般由氧化層12表面的一部分的熱氧化過程形成。這樣的過程一般稱為LOCOS過程。FOX 34的一部分形成為覆蓋在P型區13上。為形成FOX 34，需要掩模和保護將不被氧化的層12的一部分，因此，為形成FOX 34需要單獨的掩模和保護步驟。另一閘極導體材料24施加於FOX 34的一部分因此材料24覆蓋在絕緣體16的一部分上並且延續至覆蓋FOX 34的一部分。層間電介質材料一般施加于表面並形成圖案為構成電介質區域28、29、30和31。源極導 體材料19，諸如金屬導體，一般施加用於形成與源極區18的電觸點並施加于體區21。另一閘極導體材料25，諸如金屬導體，一般施加形成至閘極導體材料24的電觸點。閘極導體材料24通常地溝槽(未圖示)的末端處接觸閘極導體材料23。通常閘極導體材料23和24為相同材料，並在同一時間形成。另一導體材料36施加形成通過摻雜區37至層12的電觸點。材料36和區域37一般形成環繞電晶體10的外部的環。FOX 34覆蓋區13並延伸越過在區12和區13之間形成的結點。此外，閘極導體材料24必須在FOX 34上並延伸越過結點邊緣。
圖2示意性地說明了垂直型MOS電晶體40的一種實施方式的放大橫截面部分，該電晶體40無需熱生長場氧化層形成。電晶體40在包括塊狀半導體襯底42的半導體襯底41上形成，外延層43在塊狀半導體襯底42上形成。在一些情況下，外延層43可省略。塊狀半導體襯底42和外延層43一般形成為具有N型導電率。第一摻雜區46在襯底41的表面上形成並延伸至襯底41中。區46具有從襯底41的表面以垂直方式向區46的水準底部邊緣51延伸的外邊緣45。區46一般形成為帶有P型導電率並且一般具有大於層43的雜質濃度的峰值雜質濃度。優選地，區46的雜質濃度大於層43的雜質濃度至少一個數量級。溝槽型閘極47和48通常通過形成延伸至襯底41中、包括延伸至層43中的開口來形成。柵絕緣體49在開口的側壁和底部形成，閘極導體材料59在開口中形成。閘極導體材料59一般為摻雜多晶矽但也可包括金 屬或金屬矽化物。開口底部通常具有厚絕緣體50，絕緣體50的厚度大於柵絕緣體49的厚度。源極區54一般形成為從襯底41的表面延伸至區46中。源極區54一般為至少鄰近溝槽型閘極47和48，優選地為通過鄰接柵絕緣體49來鄰接閘極47和48。體觸點形成為區46中的摻雜區52和53。區52和區53中的體觸點便於形成源極區54和區46之間的電連接以減少形成可能損害電晶體40的寄生雙極電晶體的傾向。摻雜區70形成為便於產生經過外延層43至襯底41的電連接。薄絕緣體57一般形成為橫過襯底41的表面並形成圖案構造經過絕緣體57的開口用以便於形成閘極47和48以及便於形成電連接。絕緣體57可與閘極絕緣體49在相同時間形成並且接近相同的厚度，或者可與閘極絕緣體49在不同時間形成並且厚度不同。絕緣體57的厚度一般為大約兩百至一千(200-1000)埃並通常取決於電晶體40的所求的閘極電壓。例如，對於大約20伏(20V)和40伏(40V)的閘極電壓，各自的厚度為大約五百(500)埃和一千(1000)埃。
電晶體40的從區52延伸至邊緣45的部分一般稱為邊緣終止區。為使擊穿電壓保持為高，重要的是減小在邊緣終止區中形成的電場的強度。因此，閘極導體材料60形成在絕緣體57的一部分上，絕緣體57覆蓋在區46的一部分上，並且閘極導體材料60設實在閘極48和外邊緣45之間。閘極導體材料60並不在熱生長場氧化區上形成。在優選的實施方式中，材料60在絕緣體57上形成。閘極導體材料60一般設置在離外邊緣45的距離76以確保材料60不覆蓋PN結，PN 結在區46和襯底41的介面處沿邊緣45形成。距離76一般從邊緣45與襯底41的表面交叉處的點開始測量。當電晶體40為反向偏置，耗盡區將在區46和襯底41的介面處沿邊緣45形成。為便於形成高擊穿電壓，優選的是，確保材料60不覆蓋將形成為耗盡區的區46的部分。此外，優選的是，物理上接觸導體62的材料60的部分覆蓋區46並從邊緣45隔離開。任選的薄電介質61可在材料60的側壁和頂部形成。
層間電介質材料通常地施加于表面並形成圖案以形成電介質層區65、66和67。電介質層區65覆蓋閘極導體材料59以使材料59絕緣。電介質層區66在絕緣體57上形成並延伸至覆蓋接近閘極48的材料60的邊緣。電介質層區67覆蓋材料60的相反邊緣，延伸橫過絕緣體57至覆蓋邊緣45，並且通常繼續延伸離開邊緣45橫過絕緣體57。區67一般為大約兩千至四千埃(2000-4000×10-8cm)厚。導體材料被應用然後形成圖案以形成源極導體55，源極導體55產生至源極區54和至體區52及53的電連接。區65將導體55從閘極材料59絕緣。導體材料的另一部分形成圖案以形成另一閘極導體62，閘極導體62產生至閘極材料60的電連接。為幫助減少電場，閘極導體材料62形成在覆蓋層43的一部分的絕緣體67的一部分上和形成在區46上，並且設置為延伸越過外邊緣45。導體材料的另一部分形成圖案以形成產生至襯底41的電連接的導體71。導體71和摻雜區70形成環繞電晶體40外邊緣的連續環，以在電晶體40的外邊緣處終止電場。
將電晶體40形成為不帶有覆蓋區46和襯底41的介面-- 尤其是沿邊緣45的介面的熱生長場氧化區，減少了形成電晶體40所需的過程步驟的數量。熱氧化步驟需要大量的過程時間並且需要增加成本的掩模步驟。將導體62構造成覆蓋沿邊緣45的介面有助於減少電晶體40的終止區電場，從而保持擊穿電壓為高。通常地，電晶體40的擊穿電壓為至少和電晶體10的擊穿電壓相等。
圖3示意性地說明了垂直型MOS電晶體80的一種實施方式的放大橫截面部分，該電晶體80也不需要用熱生長場氧化層形成。電晶體80為除使用閘極導體材料81代替圖2的閘極導體材料60外的電晶體40的替選實施方式。閘極材料81構造成在薄絕緣體57上，但材料81延伸橫過絕緣體57以覆蓋邊緣45並為襯底41的相鄰部分。在此實施方式中，絕緣體57的厚度一般為大約兩百至一千(200-1000)埃並通常取決於電晶體80的所求的擊穿電壓。例如，對於三十伏(30V)和四十伏(40V)擊穿電壓，各自的厚度為大約七百(700)至一千(1000)埃。由於材料81的不同形狀，電介質區82用於替代區67。類似地，因為材料81的不同形狀，另一閘極導體83用於替代導體62。
按照上述所有觀點，明顯的是，披露了新穎的裝置和方法。不需要構造熱場氧化區來形成垂直型MOS電晶體減少了成本。將閘極材料60構造成覆蓋區46使擊穿電壓保持為高。此外，將絕緣體67構造成覆蓋區43外的襯底41並將閘極材料62構造成覆蓋絕緣體67有助於增加擊穿電壓。這樣消除了對構造單獨的FOX的需求並減少所導致的半導體裝 置的成本。進一步地，將閘極材料62構造成覆蓋邊緣45有助於使擊穿電壓增加為高。
儘管用具體的優選實施方式描述本發明的主題，但明顯的是，對於半導體領域的技術人員來說，許多替選方案和變化將是明顯的。例如，閘極材料59、60和81可包括金屬或矽化物。此外，絕緣體67和82可以為單層，或者可以為包括諸如氧化物和氮化物的不同材料的疊層。
10‧‧‧垂直型MOS電晶體
11‧‧‧襯底
12‧‧‧N型外延層
13‧‧‧P型區
14‧‧‧溝槽閘極
15‧‧‧側壁柵絕緣體
16‧‧‧絕緣體
18‧‧‧源極區
19‧‧‧源極導體材料
21‧‧‧重摻雜P型區
23‧‧‧閘極導體材料
24‧‧‧閘極導體材料
25‧‧‧閘極導體材料
28‧‧‧電介質區域
29‧‧‧電介質區域
30‧‧‧電介質區域
31‧‧‧電介質區域
34‧‧‧熱生長場氧化層(FOX)
36‧‧‧導體材料
37‧‧‧通過摻雜區
38‧‧‧汲極
40‧‧‧垂直型MOS電晶體
41‧‧‧半導體襯底
42‧‧‧半導體襯底
43‧‧‧外延層
45‧‧‧外邊緣
46‧‧‧第一摻雜區
47‧‧‧溝槽型閘極
48‧‧‧溝槽型閘極
49‧‧‧柵絕緣體
50‧‧‧厚絕緣體
51‧‧‧水準底部邊緣
52‧‧‧摻雜區
53‧‧‧摻雜區
54‧‧‧源極區
55‧‧‧源極導體
57‧‧‧絕緣體
59‧‧‧閘極材料
60‧‧‧閘極材料
61‧‧‧薄電介質
62‧‧‧閘極導體
65‧‧‧電介質層區
66‧‧‧電介質層區
67‧‧‧電介質層區
70‧‧‧摻雜區
71‧‧‧導體
72‧‧‧汲極
76‧‧‧距離
80‧‧‧垂直型MOS電晶體
81‧‧‧閘極導體材料
82‧‧‧電介質區
83‧‧‧閘極導體
圖1舉例說明了現有技術的垂直型MOS電晶體放大橫截面部分；及圖2舉例說明了根據本發明的垂直型MOS電晶體放大橫截面部分；及圖3舉例說明了另一垂直型電晶體放大橫截面部分，所述垂直電晶體為根據本發明的圖2的垂直型MOS電晶體的替選實施方式。
40‧‧‧垂直型MOS電晶體
41‧‧‧半導體襯底
42‧‧‧半導體襯底
43‧‧‧外延層
45‧‧‧外邊緣
46‧‧‧第一摻雜區
47‧‧‧溝槽型閘極
48‧‧‧溝槽型閘極
49‧‧‧柵絕緣體
50‧‧‧厚絕緣體
51‧‧‧水準底部邊緣
52‧‧‧摻雜區
53‧‧‧摻雜區
54‧‧‧源極區
55‧‧‧源極導體
57‧‧‧絕緣體
59‧‧‧閘極材料
60‧‧‧閘極材料
61‧‧‧薄電介質
62‧‧‧閘極導體
65‧‧‧電介質層區
66‧‧‧電介質層區
67‧‧‧電介質層區
70‧‧‧摻雜區
71‧‧‧導體
72‧‧‧汲極
76‧‧‧距離

Claims (20)

  1. 一種垂直型MOS電晶體，包括：第一導電率類型的塊狀半導體襯底，所述襯底在第一表面上具有汲極導體，以及具有與所述第一表面相對的第二表面；位於所述塊狀半導體襯底的所述第二表面上的所述第一導電率類型的外延層；所述外延層上的第二導電率類型的第一摻雜區，所述第一摻雜區具有從靠近所述外延層的所述表面延伸至所述外延層中的第一外邊緣；所述外延層的一部分上的薄絕緣體，所述薄絕緣體的第一部分覆蓋所述第一摻雜區的一部分，並延伸越過所述第一摻雜區的所述第一外邊緣而覆蓋所述外延層的一部分，所述外延層的所述部分鄰近所述第一摻雜區的所述第一外邊緣；溝槽型閘極，所述溝槽型閘極在所述外延層上形成並延伸至所述第一摻雜區中，所述溝槽型閘極具有位於所述溝槽型閘極的溝槽中的第一閘極導體；源極，所述源極形成為所述外延層上及所述第一摻雜區中的所述第一導電率類型的第二摻雜區，所述源極定位為與所述溝槽型閘極鄰近；第二閘極導體，所述第二閘極導體位於所述薄絕緣體的第一部分上並覆蓋所述第一摻雜區的一部分，所述第一摻雜區的所述部分在所述溝槽型閘極和所述第一摻雜 區的所述第一外邊緣之間，其中所述第二閘極導體並不延伸至覆蓋在所述外延層和所述第一摻雜區的所述第一外邊緣的介面處形成的PN結，其中所述第一摻雜區的所述第一外邊緣並不位於厚場氧化區下，以及其中所述第二閘極導體並不覆蓋厚場氧化區上；層間電介質，其形成在所述薄絕緣體的所述第一部分上並覆蓋所述第二閘極導體的一部分，其中所述層間電介質的厚度為所述薄絕緣體厚度的至少兩倍，所述層間電介質延伸橫過所述薄絕緣體越過所述第一摻雜區的所述第一外邊緣；及金屬閘極導體，所述金屬閘極導體形成在所述層間電介質的一部分上和所述第二閘極導體的一部分上形成。
  2. 如申請專利範圍第1項所述的垂直型MOS電晶體，其中所述第一閘極導體為位於所述溝槽中並通過閘極絕緣體而從所述溝槽側壁隔離的多晶矽。
  3. 如申請專利範圍第1項所述的垂直型MOS電晶體，其中所述第二閘極導體定位在所述溝槽型閘極和所述第一摻雜區的所述第一外邊緣之間。
  4. 如申請專利範圍第1項所述的垂直型MOS電晶體，其中所述第二閘極導體設置為不覆蓋在所述外延層和所述第一摻雜區的所述第一外邊緣的所述介面處形成的耗盡區。
  5. 如申請專利範圍第1項所述的垂直型MOS電晶體，其中所述第二閘極導體設置為距離所述外延層和所述第一摻 雜區的所述第一外邊緣的所述介面至少一微米。
  6. 如申請專利範圍第1項所述的垂直型MOS電晶體，還包括設置在所述溝槽型閘極和所述第二閘極導體之間的體觸點。
  7. 如申請專利範圍第1項所述的垂直型MOS電晶體，其中所述垂直型MOS電晶體沒有組元覆蓋場氧化區。
  8. 如申請專利範圍第1項所述的垂直型MOS電晶體，還包括形成為所述外延層上的第三摻雜區的汲極觸點區，其中所述汲極觸點區設置在所述外延層中並與所述第一摻雜區的第一外邊緣的距離為第一距離。
  9. 如申請專利範圍第1項所述的垂直型MOS電晶體，其中所述層間電介質不是通過熱氧化形成的。
  10. 一種用於形成垂直型MOS電晶體的方法，包括：提供第一導電率類型的半導體襯底，所述半導體襯底具有第一表面和第二表面；在所述半導體襯底的所述第一表面上形成第二導電率類型的第一摻雜區並延伸至所述半導體襯底中；在所述半導體襯底的所述第二表面上形成汲極導體；形成延伸至所述第一摻雜區中的垂直型MOS電晶體的源極區和閘極區，其中所述垂直型MOS電晶體無覆蓋所述半導體襯底和所述第一摻雜區的外邊緣之間介面的場氧化區，其中所述介面的一部分向所述半導體襯底的所述第一表面延伸；形成薄電介質，所述薄電介質覆蓋所述半導體襯底之 所述介面的所述部分和所述第一摻雜區的所述外邊緣；形成內層電介質，所述內層電介質覆蓋所述薄電介質且覆蓋所述介面的至少所述部分；及形成閘極導體，所述閘極導體位於一薄絕緣體的第一部分上且設置在所述第一摻雜區的所述外邊緣以及所述閘極區之間。
  11. 如申請專利範圍第10項所述的方法，其中形成所述垂直型MOS電晶體的源極區和閘極區包括形成無覆蓋所述介面上熱生長場氧化區的所述垂直型MOS電晶體。
  12. 如申請專利範圍第10項所述的方法，其中形成所述垂直型MOS電晶體的源極區和閘極區包括將所述閘極區形成為從所述半導體襯底的所述第一表面延伸至所述第一摻雜區中的溝槽型閘極，以及形成鄰近溝槽型閘極的源極區。
  13. 如申請專利範圍第10項所述的方法，其中形成所述垂直型MOS電晶體的源極區和閘極區包括在半導體襯底的第一表面上形成所述薄絕緣體並覆蓋所述半導體襯底和所述第一摻雜區的所述外邊緣之間的介面。
  14. 如申請專利範圍第13項所述的方法，還包括將所述閘極導體形成為不延伸至覆蓋所述半導體襯底和所述第一摻雜區的所述外邊緣之間的所述介面上
  15. 如申請專利範圍第13項所述的方法，還包括在所述薄絕緣體的所述第一部分上形成層間電介質以及覆蓋所述閘極導體的一部分。
  16. 一種垂直型MOS電晶體，包括：第一導電率類型的半導體襯底，所述半導體襯底具有第一表面並具有位於與所述第一表面相對的第二表面上的汲極導體；所述第一表面上的第二導電率類型的第一摻雜區，所述第一摻雜區具有從靠近所述第一表面延伸至所述半導體襯底中的第一外邊緣；所述半導體襯底的一部分上的薄絕緣體，所述薄絕緣體的第一部分覆蓋所述第一摻雜區的一部分並延伸越過所述第一摻雜區的所述第一外邊緣而覆蓋與所述第一摻雜區的所述第一外邊緣相鄰的所述半導體襯底的一部分；延伸至所述第一摻雜區中的溝槽型閘極，所述溝槽型閘極具有位於所述溝槽型閘極的溝槽中的第一閘極導體；源極，所述源極形成為所述半導體襯底上和所述第一摻雜區中的所述第一導電率類型的第二摻雜區，所述源極設置為鄰近所述溝槽型閘極；第二閘極導體，其處在所述薄絕緣體的所述第一部分上並覆蓋位於所述溝槽型閘極和所述第一摻雜區的所述第一外邊緣之間的所述第一摻雜區一部分，其中所述第二閘極導體不覆蓋厚場氧化區；及層間電介質，其在所述薄絕緣體的所述第一部分上形成並覆蓋在所述第二閘極導體的一部分上，所述層間電 介質延伸越過第一摻雜區的第一外邊緣，其中所述層間電介質的厚度大於所述薄絕緣體的厚度，以及其中所述電介質不覆蓋場氧化區。
  17. 如申請專利範圍第16項所述的垂直型MOS電晶體，其中所述第一閘極導體為位於所述溝槽中、並且通過閘極絕緣體而從所述溝槽的側壁隔離的多晶矽，以及其中所述第二閘極導體為多晶矽。
  18. 如申請專利範圍第16項所述的垂直型MOS電晶體，其中所述層間電介質並非通過所述半導體襯底的熱氧化而形成。
  19. 如申請專利範圍第16項所述的垂直型MOS電晶體，其中所述第二閘極導體並不延伸至覆蓋在所述半導體襯底和所述第一摻雜區的所述第一外邊緣的介面處形成的PN結。
  20. 如申請專利範圍第16項所述的垂直型MOS電晶體，還包括在所述層間電介質的一部分上和在所述第二閘極導體的一部分上形成的金屬閘極導體。
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