JP2000243956A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000243956A JP2000243956A JP11045117A JP4511799A JP2000243956A JP 2000243956 A JP2000243956 A JP 2000243956A JP 11045117 A JP11045117 A JP 11045117A JP 4511799 A JP4511799 A JP 4511799A JP 2000243956 A JP2000243956 A JP 2000243956A
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】高耐圧ＭＯＳトランジスタのパターン設計を容
易に行うこと、またそのパターン面積を小さくするこ
と。 【解決手段】ｎ＋型ソース領域５は、フィールド酸化膜
３に取り囲まれており、ｎ＋型ソース領域５とチャネル
ストッパー層１１とは、フィールド酸化膜３の端の位置
において接している。このように、ｎ＋型ドレイン領域
４は、フィールド酸化膜３の端から離れて配置されてお
り、その周辺には、ｎ−型ドレイン領域１０が形成され
ているため、ソースドレイン間耐圧を高くできる。ま
た、ｎ＋型ソース領域５半導体基板１とは接地（０Ｖ）
され同電位になっているため、ｎ＋型ソース領域５とチ
ャネルストッパー層１１とが接触していても、耐圧上問
題とならない。
易に行うこと、またそのパターン面積を小さくするこ
と。 【解決手段】ｎ＋型ソース領域５は、フィールド酸化膜
３に取り囲まれており、ｎ＋型ソース領域５とチャネル
ストッパー層１１とは、フィールド酸化膜３の端の位置
において接している。このように、ｎ＋型ドレイン領域
４は、フィールド酸化膜３の端から離れて配置されてお
り、その周辺には、ｎ−型ドレイン領域１０が形成され
ているため、ソースドレイン間耐圧を高くできる。ま
た、ｎ＋型ソース領域５半導体基板１とは接地（０Ｖ）
され同電位になっているため、ｎ＋型ソース領域５とチ
ャネルストッパー層１１とが接触していても、耐圧上問
題とならない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、パターン面積を縮小した高耐圧ＭＯＳトラン
ジスタの構造に関する。
し、特に、パターン面積を縮小した高耐圧ＭＯＳトラン
ジスタの構造に関する。
【０００２】
【従来の技術】高耐圧ＭＯＳトランジスタは、高いソー
スドレイン間耐圧を有しており、ＬＳＩの出力ドライバ
ーなどに利用されている。従来例に係るＮチャネル型の
高耐圧ＭＯＳトランジスタの平面図を図２に示す。この
ＭＯＳトランジスタは、１５Ｖ程度のソースドレイン間
耐圧（ゲート電圧０Ｖのときのブレークダウン耐圧）を
有するもので、高耐圧トランジスタの中でも比較的低い
耐圧であることから、便宜的に、中耐圧ＭＯＳトランジ
スタと呼ばれている。
スドレイン間耐圧を有しており、ＬＳＩの出力ドライバ
ーなどに利用されている。従来例に係るＮチャネル型の
高耐圧ＭＯＳトランジスタの平面図を図２に示す。この
ＭＯＳトランジスタは、１５Ｖ程度のソースドレイン間
耐圧（ゲート電圧０Ｖのときのブレークダウン耐圧）を
有するもので、高耐圧トランジスタの中でも比較的低い
耐圧であることから、便宜的に、中耐圧ＭＯＳトランジ
スタと呼ばれている。
【０００３】図において、半導体基板２１上の素子形成
領域２２に中耐圧ＭＯＳトランジスタが形成されてい
る。素子形成領域２２以外の領域にはフィールド酸化膜
が形成されており、その下方にはＰ＋型チャネルストッ
パー層２３が形成されている。
領域２２に中耐圧ＭＯＳトランジスタが形成されてい
る。素子形成領域２２以外の領域にはフィールド酸化膜
が形成されており、その下方にはＰ＋型チャネルストッ
パー層２３が形成されている。
【０００４】素子形成領域２２内には、ｎ＋型のドレイ
ン領域２４と、これと対向してｎ＋型のソース領域２５
が形成されている。これらのドレイン領域２４及びソー
ス領域２５上には、コンタクト領域２６が複数個設けら
れており、これらのコンタクト領域２６からＡｌは緯線
２７，２８が取り出されている。
ン領域２４と、これと対向してｎ＋型のソース領域２５
が形成されている。これらのドレイン領域２４及びソー
ス領域２５上には、コンタクト領域２６が複数個設けら
れており、これらのコンタクト領域２６からＡｌは緯線
２７，２８が取り出されている。
【０００５】ドレイン領域２４とソース領域２５との間
の基板１上には、ゲート絶縁膜を介してゲート電極２９
が形成されている。さらに、ｎ＋型のドレイン領域２４
とゲート電極２９とは、離間されており、その離間領域
にｎ−型ドレイン領域３０が形成されている。
の基板１上には、ゲート絶縁膜を介してゲート電極２９
が形成されている。さらに、ｎ＋型のドレイン領域２４
とゲート電極２９とは、離間されており、その離間領域
にｎ−型ドレイン領域３０が形成されている。
【０００６】上記の半導体装置において、ｎ＋型ドレイ
ン領域２４に正の高電圧が印加されると、ｎ−型ドレイ
ン領域３０に空乏層が延びることにより、ゲート電極２
９の端における電界の集中が緩和され、高いドレイン耐
圧を確保している。
ン領域２４に正の高電圧が印加されると、ｎ−型ドレイ
ン領域３０に空乏層が延びることにより、ゲート電極２
９の端における電界の集中が緩和され、高いドレイン耐
圧を確保している。
【０００７】また、この空乏層は、フィールド領域へも
延びるため、ｎ−型ドレイン領域３０とＰ＋型チャネル
ストッパー層２３との間をパターン設計により離間させ
ている。
延びるため、ｎ−型ドレイン領域３０とＰ＋型チャネル
ストッパー層２３との間をパターン設計により離間させ
ている。
【０００８】図３は、上記の中耐圧ＭＯＳトランジスタ
を使用した出力回路を示す回路図である。出力制御信号
φを受けたインバータ３１の出力がＭＯＳトランジスタ
ＭＮ１のゲートに印加され、ドレインはＬＳＩの外部端
子３２に接続されている。
を使用した出力回路を示す回路図である。出力制御信号
φを受けたインバータ３１の出力がＭＯＳトランジスタ
ＭＮ１のゲートに印加され、ドレインはＬＳＩの外部端
子３２に接続されている。
【０００９】
【発明が解決しようとする課題】上記の半導体装置で
は、ｎ−型ドレイン領域３０とチャネルストッパー層２
３との間の距離を離さなければならなかったので、パタ
ーン設計が複雑になるという問題があった。また、ｎ−
型ドレイン領域３０とチャネルストッパー層２３との間
を離間させる分、パターン面積が大きくなり、ＬＳＩの
高集積化の妨げとなっていた。
は、ｎ−型ドレイン領域３０とチャネルストッパー層２
３との間の距離を離さなければならなかったので、パタ
ーン設計が複雑になるという問題があった。また、ｎ−
型ドレイン領域３０とチャネルストッパー層２３との間
を離間させる分、パターン面積が大きくなり、ＬＳＩの
高集積化の妨げとなっていた。
【００１０】本発明は、上記の課題に鑑みて為されたも
のであり、フィールド酸化膜周辺のパターン設計を容易
にするとともに、素子分離領域のパターン面積を小さく
することを目的としている。
のであり、フィールド酸化膜周辺のパターン設計を容易
にするとともに、素子分離領域のパターン面積を小さく
することを目的としている。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
一導電型の半導体基板と、この半導体基盤上の素子分離
領域に形成されたフィールド酸化膜と、このフィールド
酸化膜の下に形成された一導電型のチャネルストッパー
層と、前記半導体基板の素子形成領域に形成された逆導
電型の高濃度ドレイン領域と、この高濃度ドレイン領域
の周囲を取り囲むように形成された環状の逆導電型の高
濃度ソース領域と、前記高濃度ドレイン領域と高濃度ソ
ース領域との間の半導体基板上にゲート絶縁膜を介して
形成された環状のゲート電極と、前記ゲート電極の一端
と前記高濃度ドレイン領域との間の半導体基板の領域に
形成され前記高濃度ドレイン領域と接した逆導電型の低
濃度ドレイン領域と、を有し、前記ソース領域は前記フ
ィールド酸化膜に取り囲まれており、このソース領域と
前記チャネルストッパ層とが接していることを特徴とし
ている。
一導電型の半導体基板と、この半導体基盤上の素子分離
領域に形成されたフィールド酸化膜と、このフィールド
酸化膜の下に形成された一導電型のチャネルストッパー
層と、前記半導体基板の素子形成領域に形成された逆導
電型の高濃度ドレイン領域と、この高濃度ドレイン領域
の周囲を取り囲むように形成された環状の逆導電型の高
濃度ソース領域と、前記高濃度ドレイン領域と高濃度ソ
ース領域との間の半導体基板上にゲート絶縁膜を介して
形成された環状のゲート電極と、前記ゲート電極の一端
と前記高濃度ドレイン領域との間の半導体基板の領域に
形成され前記高濃度ドレイン領域と接した逆導電型の低
濃度ドレイン領域と、を有し、前記ソース領域は前記フ
ィールド酸化膜に取り囲まれており、このソース領域と
前記チャネルストッパ層とが接していることを特徴とし
ている。
【００１２】上記の構造によれば、高電圧が印加される
高濃度ドレイン領域は、フィールド酸化膜の端から離れ
た所に配置される。また、高濃度ソース領域と半導体基
板とは、接地（０Ｖ）されるため、高濃度ソース領域と
チャネルストッパー層とが接していても耐圧上、問題と
はならない。
高濃度ドレイン領域は、フィールド酸化膜の端から離れ
た所に配置される。また、高濃度ソース領域と半導体基
板とは、接地（０Ｖ）されるため、高濃度ソース領域と
チャネルストッパー層とが接していても耐圧上、問題と
はならない。
【００１３】このため、ｎ−型ドレイン領域３０とチャ
ネルストッパー層２３との間の距離を離させることが不
要となり、パターン設計が容易になるとともに、その分
パターン面積を小さくできる。
ネルストッパー層２３との間の距離を離させることが不
要となり、パターン設計が容易になるとともに、その分
パターン面積を小さくできる。
【００１４】
【発明の実施の形態】次に、本発明の実施例に係る半導
体装置について、図１を参照しながら説明する。図１
（ａ）は、半導体装置の平面図、図１（ｂ）は、図１
（ａ）におけるＸ−Ｘ線断面図である。
体装置について、図１を参照しながら説明する。図１
（ａ）は、半導体装置の平面図、図１（ｂ）は、図１
（ａ）におけるＸ−Ｘ線断面図である。
【００１５】Ｐ型の半導体シリコン基板１上の素子形成
領域２に中耐圧ＭＯＳトランジスタが形成されている。
この素子形成領域２以外の領域には、ＬＯＣＯＳ酸化膜
などの５０００Åの膜厚のフィールド酸化膜３が形成さ
れている。このフィールド酸化膜３の下には、Ｐ＋型の
チャネルストッパー層１１が形成されている。
領域２に中耐圧ＭＯＳトランジスタが形成されている。
この素子形成領域２以外の領域には、ＬＯＣＯＳ酸化膜
などの５０００Åの膜厚のフィールド酸化膜３が形成さ
れている。このフィールド酸化膜３の下には、Ｐ＋型の
チャネルストッパー層１１が形成されている。
【００１６】半導体基板１の素子形成領域２には、ｎ＋
型ドレイン領域４が形成されており、このｎ＋型ドレイ
ン領域４を取り囲むように環状のｎ＋型ソース領域５が
形成されている。ｎ＋型ドレイン領域４及びｎ＋型ソー
ス領域５上には、ＢＰＳＧ膜などの層間絶縁膜１３が形
成されている。この層間絶縁膜１３は、選択的にエッチ
ングされ、複数のコンタクト領域６が形成されている。
そして、これらのコンタクト領域６を介して、ｎ＋型ド
レイン領域４、ｎ＋型ソース領域５と接続されたＡｌな
どの金属配線７，８が取り出されている。
型ドレイン領域４が形成されており、このｎ＋型ドレイ
ン領域４を取り囲むように環状のｎ＋型ソース領域５が
形成されている。ｎ＋型ドレイン領域４及びｎ＋型ソー
ス領域５上には、ＢＰＳＧ膜などの層間絶縁膜１３が形
成されている。この層間絶縁膜１３は、選択的にエッチ
ングされ、複数のコンタクト領域６が形成されている。
そして、これらのコンタクト領域６を介して、ｎ＋型ド
レイン領域４、ｎ＋型ソース領域５と接続されたＡｌな
どの金属配線７，８が取り出されている。
【００１７】ｎ＋型ドレイン領域４とｎ＋型ソース領域
５の間の半導体基板１上には、ゲート絶縁膜１２を介し
て、ポリシリコン層などから成る環状のゲート電極９が
形成されている。
５の間の半導体基板１上には、ゲート絶縁膜１２を介し
て、ポリシリコン層などから成る環状のゲート電極９が
形成されている。
【００１８】ゲート絶縁膜は、熱酸化により形成される
が、ゲート絶縁耐圧を考慮して、通常のＭＯＳトランジ
スタのゲート絶縁膜厚よりも厚い膜厚に形成する。例え
ば、ソースドレイン間耐圧を１５とする場合には、４５
０Å程度にするのが適当である。
が、ゲート絶縁耐圧を考慮して、通常のＭＯＳトランジ
スタのゲート絶縁膜厚よりも厚い膜厚に形成する。例え
ば、ソースドレイン間耐圧を１５とする場合には、４５
０Å程度にするのが適当である。
【００１９】そして、ゲート電極９の一端とｎ＋型ドレ
イン領域４との間の半導体基板１上には、低濃度のｎ−
型ドレイン領域１０が形成されている。ｎ＋型ドレイン
領域４とｎ−型ドレイン領域１０とは接しており、ｎ＋
型ドレイン領域４に印加される高電圧に耐える構造にな
っている。すなわち、ｎ＋型ドレイン領域４に高電圧が
印加されると、空乏層がｎ＋型ドレイン領域４からｎ−
型ドレイン領域１０へ延びるため、電界集中が緩和され
る。
イン領域４との間の半導体基板１上には、低濃度のｎ−
型ドレイン領域１０が形成されている。ｎ＋型ドレイン
領域４とｎ−型ドレイン領域１０とは接しており、ｎ＋
型ドレイン領域４に印加される高電圧に耐える構造にな
っている。すなわち、ｎ＋型ドレイン領域４に高電圧が
印加されると、空乏層がｎ＋型ドレイン領域４からｎ−
型ドレイン領域１０へ延びるため、電界集中が緩和され
る。
【００２０】ｎ＋型ソース領域５は、フィールド酸化膜
３に取り囲まれており、ｎ＋型ソース領域５とチャネル
ストッパー層１１とは、フィールド酸化膜３の端の位置
において接している。このように、ｎ＋型ドレイン領域
４は、フィールド酸化膜３の端から離れて配置されてお
り、その周辺には、ｎ−型ドレイン領域１０が形成され
ているため、ソースドレイン間耐圧を高くできる。ま
た、ｎ＋型ソース領域５半導体基板１とは接地（０Ｖ）
され同電位になっているため、ｎ＋型ソース領域５とチ
ャネルストッパー層１１とが接触していても、耐圧上問
題とならない。
３に取り囲まれており、ｎ＋型ソース領域５とチャネル
ストッパー層１１とは、フィールド酸化膜３の端の位置
において接している。このように、ｎ＋型ドレイン領域
４は、フィールド酸化膜３の端から離れて配置されてお
り、その周辺には、ｎ−型ドレイン領域１０が形成され
ているため、ソースドレイン間耐圧を高くできる。ま
た、ｎ＋型ソース領域５半導体基板１とは接地（０Ｖ）
され同電位になっているため、ｎ＋型ソース領域５とチ
ャネルストッパー層１１とが接触していても、耐圧上問
題とならない。
【００２１】この中耐圧ＭＯＳトランジスタは、図２に
示したＬＳＩの出力回路のＭＯＳトランジスタＭＮ１に
使用することができる。なお、本実施例は、１５Ｖ程度
の耐圧を有する中耐圧ＭＯＳトランジスタに関するが、
１５Ｖ以上の耐圧を有するＭＯＳトランジスタにも同様
に適用できる。
示したＬＳＩの出力回路のＭＯＳトランジスタＭＮ１に
使用することができる。なお、本実施例は、１５Ｖ程度
の耐圧を有する中耐圧ＭＯＳトランジスタに関するが、
１５Ｖ以上の耐圧を有するＭＯＳトランジスタにも同様
に適用できる。
【００２２】
【発明の効果】本発明によれば、高耐圧ＭＯＳトランジ
スタのパターン設計を容易に行うことができ、しかもそ
のパターン面積を小さくできる効果を有する。
スタのパターン設計を容易に行うことができ、しかもそ
のパターン面積を小さくできる効果を有する。
【図１】本発明の実施例に係る半導体装置を示す図であ
る。
る。
【図２】従来例に係る半導体装置を示す平面図である。
【図３】高耐圧ＭＯＳトランジスタを使用したＬＳＩの
出力回路を示す回路図である。
出力回路を示す回路図である。
Claims (2)
- 【請求項１】一導電型の半導体基板と、この半導体基盤
上の素子分離領域に形成されたフィールド酸化膜と、こ
のフィールド酸化膜の下に形成された一導電型のチャネ
ルストッパ層と、前記半導体基板の素子形成領域に形成
された逆導電型の高濃度ドレイン領域と、この高濃度ド
レイン領域の周囲を取り囲むように形成された環状の逆
導電型の高濃度ソース領域と、前記高濃度ドレイン領域
と高濃度ソース領域との間の半導体基板上にゲート絶縁
膜を介して形成された環状のゲート電極と、前記ゲート
電極の一端と前記高濃度ドレイン領域との間の半導体基
板の領域に形成され前記高濃度ドレイン領域と接した逆
導電型の低濃度ドレイン領域と、を有し、前記ソース領
域は前記フィールド酸化膜に取り囲まれており、このソ
ース領域と前記チャネルストッパ層とが接していること
を特徴とする半導体装置。 - 【請求項２】前記高濃度ソース領域と前記半導体基板と
を接地電位に接続し、前記高濃度ドレイン領域から金属
配線を介して出力信号が外部端子に取り出されることを
特徴とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11045117A JP2000243956A (ja) | 1999-02-23 | 1999-02-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11045117A JP2000243956A (ja) | 1999-02-23 | 1999-02-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000243956A true JP2000243956A (ja) | 2000-09-08 |
Family
ID=12710338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11045117A Pending JP2000243956A (ja) | 1999-02-23 | 1999-02-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000243956A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010114453A (ja) * | 2009-12-22 | 2010-05-20 | Mitsubishi Electric Corp | 半導体装置 |
-
1999
- 1999-02-23 JP JP11045117A patent/JP2000243956A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010114453A (ja) * | 2009-12-22 | 2010-05-20 | Mitsubishi Electric Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041104 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060630 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080115 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080311 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080401 |