KR20080060995A - 링형 게이트 모스펫을 가지는 반도체 장치 - Google Patents

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Abstract

모스 전계 효과 트랜지스터를 형성함에 있어서, 기판 위쪽에서 볼 때, 게이트가 링형 부분을 포함하여 이루어지고, 상기 게이트의 링형 부분의 링 내측 영역과 링 외측 영역에는 소오스와 드레인 영역이 형성되는 것을 특징으로 하는 반도체 장치가 개시된다.
본 발명에 따르면, 게이트 일부분이 환형으로 이루어져, 게이트가 기판과 얇은 게이트 절연막으로만 이격된 채 소자 분리막 등 절연막 영역으로 뻗어나가는 형태를 이루지 않게 된다. 따라서, 절연막 영역에 형성된 게이트 라인 부분이 활성 영역의 전하를 당기고, 이로 인해 활성 영역과 절연막 사이의 경계에 전하가 직접, 누출되기 쉬워지는 문제가 방지된다.

Description

링형 게이트 모스펫을 가지는 반도체 장치 {Semiconductor device having MOSFET including ring type gate electrode}
도1은 종래의 모스형 트랜지스터 소자를 나타내는 평면도,
도2는 단순 n 모스형 혹은 p 모스형 트랜지스터 소자를 기판(1)에 형성한 상태에서 기판 위쪽에서 해당 소자를 본 평면도이고,
도3은 도2의 AA선에 따라 소자의 중앙을 절단한 상태에 대한 단면도이다.
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 모스(MOS:Metal Oxide Silicon) 전계 효과 트랜지스터(Field Effect Transistor:FET) 를 가지는 반도체 장치에 관한 것이다.
반도체 소자의 응용 분야가 확대됨에 따라서 고집적 및/또는 고속 반도체 소자에 대한 요구도 증가하고 있다. 집적도의 증가로 인하여 디자인 룰이 계속 작아지고 있는데, 특히 전계 효과 트랜지스터의 채널 길이와 폭도 작아지고 있다. 채널 길이가 작아지면 단채널 효과(short channel effect)가 발생하는 문제점이 있으며, 채널 폭이 줄어들면 협채널 효과(narrow width effect)가 발생하는 문제점이 있다. 협채널 효과가 발생하는 경우, 채널의 폭이 감소하여 문턱 전압이 증가하게 된다.
한편, 트랜지스터 소자는 도1과 같이 활성 영역(20)에 한정되지만 트랜지스터 소자를 이루는 게이트 전극(30)은 라인 형상으로 활성 영역(20)과 소자 분리막 영역(10) 모두를 가로지르도록 형성되는 것이 일반적이다.
따라서, 활성 영역(20)과 소자 분리막 영역(10) 사이의 경계(40)를 게이트 전극(30)이 가로지르게 되면 소자 분리막쪽으로 뻗은 게이트 전극(30)에 의해서도 활성 영역(20) 내의 전하를 당기는 힘은 작용하게 된다. 게이트 전극(30) 가운데 소자 분리막쪽으로 뻗은 부분에 의해 전계가 작용하면 소자 분리막 영역(10)과 활성 영역(20) 사이의 경계부에 전하가 몰리는 현상이 발생하고, 이런 부분에 결정 결함과 같은 결함, 불순물이 존재하게 되면, 축적된 전하가 이런 결함에 기인하여 누출되는 현상이 발생할 수 있다.
바아형으로 이루어진 활성 영역(20)과, 활성 영역(20) 및 소자 분리막 영역(10)을 가로지르는 게이트 전극(30)이 있는 반도체 장치에서 이런 현상은 어느 정도 불가피한 현상이 된다. 그러나, 이런 전하 누출에 의해 해당 영역의 트랜지스터 소자의 문턱 전압(threschold voltage)이 증가하면 반도체 장치가 적절하게 작용하지 못할 수 있으므로 반도체 장치의 신뢰성 안정성에 문제가 생긴다.
본 발명은 상술한 종래 반도체 장치의 문제점을 해결하기 위한 것으로, 게이트가 가로지르는 활성 영역과 절연막 사이의 경계에 전하가 집적되고, 경우에 따라 집적된 전하가 활성 영역 외로 누출되는 문제를 해결할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명은 절연막 영역에 형성된 게이트 라인 부분이 활성 영역의 전하를 당기고, 이로 인해 활성 영역과 절연막 사이의 경계에 전하가 직접, 누출되기 쉬워지는 문제를 방지할 수 있는 게이트 구조를 가지는 반도체 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치는 모스 전계 효과 트랜지스터를 형성함에 있어서, 기판 위쪽에서 볼 때, 게이트가 링형 부분을 포함하여 이루어지고, 상기 게이트의 링형 부분의 링 내측 영역과 링 외측 영역에는 소오스와 드레인 영역이 형성되는 것을 특징으로 한다.
본 발명에서, 게이트가 링형 부분을 포함한다는 것은, 실리콘 기판에 게이트 절연막을 사이에 두고 접하는 게이트 패턴이 적어도 링형 부분을 포함하여 이루어진다는 의미이다.
게이트는 메모리 반도체 장치에서 통상 라인 형상으로 이루어지므로 본 발명에서는 이런 게이트 라인을 대체하기 위해 링형 부분에 위로 콘택을 형성하고, 상층 배선이 링형 게이트 부분들을 연결하면서 라인 형태로 이루어지는 라인 패턴을 가질 수 있다.
본 발명에서 링형 게이트 부분은, 씨모스형 반도체 장치의 경우, 씨모스에서 결합된 n 모스 트랜지스터 부분의 게이트와 p 모스 트랜지스터 부분의 게이트는 각 각이 링 형태를 이루고, 이들 두 링형 부분을 연결하는 게이트 연결 패턴을 링형 부분과 함께 형성하여 게이트 전극이 각각의 씨모스 트랜지스터에서 아령 모양을 이루도록 할 수 있다. 이런 경우에도, 두 링형 부분을 연결하는 게이트 연결부에 위로 콘택을 형성하고, 상층 배선이 링형 게이트 부분들을 연결하면서 라인 형태로 이루어지는 라인 패턴을 형성하여 게이트 구조를 이룰 수 있다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.
도2는 단순 n 모스형 혹은 p 모스형 트랜지스터 소자를 기판(1)에 형성한 상태에서 기판 위쪽에서 해당 소자를 본 평면도이고, 도3은 도2의 AA선에 따라 소자의 중앙을 절단한 상태에 대한 단면도이다.
도시된 것과 같이 게이트 전극(130)은 소자 분리막 영역(110) 내에 위치하는 원형 활성 영역(120)에 동심원을 이루듯이 링 형상으로 형성된다.
도시된 활성 영역(120)은 게이트 전극(130)이 이루는 링형 구조의 내측과 외측에 위치하게 되는 다른 링형 및 원형의 불순물 웰에 의해 이루어지는 소오스 드레인 영역에 해당하게 된다.
게이트 전극(130)은 게이트 절연막에 의해 기판(1)과 절연되어 있다. 이런 본 발명의 실시예에서 게이트 전극(130)은 기판(1) 위에 형성되는 링형 구조의 층 내에서 활성영역(120)으로부터 소자 절연막 영역(110)으로 뻗어나가는 형태를 가지지 않는다. 따라서, 종래와 같이 활성 영역과 소자 분리막 영역의 경계에 전하가 집적되고, 누설되기 쉬은 문제는 해결될 수 있다.
도시되지 않지만 각각의 트랜지스터 소자에 형성된 링형 게이트 전극 부분은 링형 게이트 전극 부분에서 위로 형성되는 콘택을 통해 라인 형태로 뻗는 배선 부분에 접속되고, 라인 형태의 배선 부분은 종래의 게이트 라인과 유사한 전계 방출의 역할을 할 수도 있다. 그러나, 본원과 같은 경우, 기판과 얇은 게이트 절연막이 아니고, 층간 절연막에 의해 이격되어 있으므로 소자 절연막 쪽으로 뻗는 라인 형태의 배선 부분이 발생시키는 전계에 의해 기판 활성 영역의 전하가 활성 영역과 소자 분리막 계면으로 집적되는 현상은 거의 없게 된다.
도4는 단순 n 모스형 혹은 p 모스형 트랜지스터 소자가 결합되는 씨모스형 반도체 장치를 기판에 형성한 상태에서 기판 위쪽에서 해당 소자를 본 평면도이고, 도5은 도4의 BB선에 따라 소자의 중앙을 절단한 상태에 대한 단면도이다.
도4 및 도5는 씨모스형 반도체 장치에서 커플링된 n형 트랜지스터와 p형 트랜지스터가 소자 분리막(210)을 사이에 두고 각각 원형 영역을 가지도록 형성된다.
각각의 트랜지스터에서 도2의 경우와 유사하게 게이트 전극(230)은 소자 분리막 영역(210) 내에 위치하는 원형 활성 영역(220)에 동심원을 이루듯이 링 형상으로 이루어진 부분을 포함하여 형성된다. 활성 영역(220)은 게이트 전극(230)의 링 형상으로 이루어진 부분의 링 내측과 외측에 위치하는 소오스 드레인 영역을 포함한다. 소오스 드레인 영역은 활성 영역 내의 다른 링형 및 원형의 불순물 웰에 해당하게 된다.
p형 트랜지스터 부분의 링형 게이트 전극 부분과 n형 트랜지스터 부분의 링형 게이트 전극 부분은 역시 같은 층으로 이루어지는 게이트 연결부로 서로 연결되 거나, 도시되지 않지만 각각의 링형 게이트 전극 부분에서 위로 형성되는 콘택을 통해 라인 형상으로 뻗은 배선 부분에 각자가 접속되어 같은 전기신호를 받게 될 수 있다. 도시되지 않은 후자의 경우, 얇은 게이트 절연막으로만 기판과 이격되어 있는 전자의 게이트 연결부가 없으므로 전자에 비해 더 전하 집적과 누설 방지의 목적을 잘 달성할 수 있다.
본 발명에 따르면, 게이트 부분이 환형으로 이루어진다. 따라서 게이트가 기판과 얇은 게이트 절연막으로만 이격된 채 소자 분리막 등 절연막 영역으로 뻗어나가는 형태를 이루지 않아, 절연막 영역에 형성된 게이트 라인 부분이 활성 영역의 전하를 당기고, 이로 인해 활성 영역과 절연막 사이의 경계에 전하가 직접, 누출되기 쉬워지는 문제를 방지된다.

Claims (3)

  1. 모스 전계 효과 트랜지스터가 구비되며,
    기판 위쪽에서 볼 때, 상기 모스 전계 효과 트랜지스터의 게이트가 링형 게이트 부분을 포함하여 이루어지고, 상기 링형 게이트 부분의 링 내측 영역과 링 외측 영역에는 상기 모스 전계 효과 트랜지스터의 소오스 영역과 드레인 영역이 형성되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 링형 게이트 부분 위로 콘택이 형성되고, 상기 콘택은 상기 게이트와 층간 절연막을 통해 이격된 상층 배선 가운데 하나의 라인 패턴에 접속되며,
    상기 라인 패턴은 상기 기판에 일 방향으로 배열된 상기 모스 전계 효과 트랜지스터들과 상기 콘택으로 연결되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2항에 있어서,
    상기 게이트는 n 모스 트랜지스터 영역의 링형 게이트 부분과, p 모스 트랜지스터 부분의 링형 게이트 부분과 상기 두 링형 게이트 부분을 연결하는 연결부를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치.
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WO2015030787A1 (en) * 2013-08-30 2015-03-05 Hewlett-Packard Development Company, L.P. Semiconductor device and method of making same
KR20220020423A (ko) * 2013-06-27 2022-02-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

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