JP2011029466A - 半導体装置 - Google Patents

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智之 三好
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Abstract

【課題】 ＤＣＢＬストレスによるオフ耐圧性能を向上させた高耐圧ＬＤＭＯＳを提供する。
【解決手段】 半導体基板に形成され、トレンチにより素子分離され、ソース領域がドレイン領域で挟まれたＭＯＳトランジスタであり、ゲート電極に接続されたメタル層ゲート配線がＰ型ドリフト層上を通過するように前記トレンチ外に引き出されている高耐圧ＬＤＭＯＳ。
【選択図】 図２

Description

本発明は、２００Ｖ〜６００Ｖの高耐圧を有するＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタ（横方向拡散ＭＯＳトランジスタ、以下単にＬＤＭＯＳともいう）の信頼性向上に関するものである。
近年、民生機器及び産業用ドライバＩＣ等において、その用途により様々な耐圧を有したデバイスのニーズがあり、特に電圧２００〜６００Ｖに対応したデバイスのニーズが高まっている。このようなパワーデバイスにおいては、その信頼度試験の過程によって１００℃以上の高温下でゲート電極・ドレイン電極・ソース電極の各電極間に各用途に応じた高電圧ストレス（２００〜６００Ｖ）を長時間維持して信頼性を損なわないことが課題となる。
ＳＯＩ基板に作成した従来の高耐圧ＰチャネルＬＤＭＯＳのデバイス構造の断面図を図１に示す。また、高耐圧ＰチャネルＬＤＭＯＳの構成について説明する。
半導体基板は、Ｎ型基板を用いるか、あるいはＰ型基板にＮ型ウエル拡散層１を形成し、Ｎ型ウエル拡散層１の一部領域の表面に素子分離用のフィールド酸化膜（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）２を形成する。ドレイン領域に電界緩和及びオン抵抗低減を目的としてＰ型バッファ層６を設ける。Ｎ型不純物をイオン注入し、その後高温熱処理によって不純物を拡散させＰチャネル７を形成する。フィールド酸化膜２上にポリシリコンによるゲート電極４を形成し、フィールド酸化膜２をゲート酸化膜として機能させる。フィールド酸化膜２をマスクにしてＰ型不純物を導入し、自己整合的にソース領域及びドレイン領域にＰ型高濃度拡散層１０を形成する。また、ソース領域の一部にウエル給電用としてＮ型不純物を導入し、Ｎ型高濃度拡散層９を形成する。
さらに、Ｐ型（ドレイン）高濃度拡散層１０とゲート電極４の間に電界緩和用のＰ型低濃度拡散層１１を形成する。高抵抗のＮ型ウエル拡散層１には、高耐圧ＰチャネルＬＤＭＯＳを囲むように、誘電体分離のためのトレンチアイソレーション８が形成されている。トレンチアイソレーション８は、Ｎ型ウエル拡散層１下のＳＯＩ基板の埋め込み酸化膜３に達している。通常、Ｐ型低濃度拡散層１１はＮ型ウェル拡散層１より濃度の高い不純物拡散層であり、ＬＤＭＯＳのオン抵抗低減及び耐圧向上が期待できる。
フィールド酸化膜２上にゲート電極４を形成し、各ゲート電極、ソース領域、ドレイン領域にコンタクト電極３３を形成し、さらに第１メタル層ゲート、ソース、ドレイン配線１２〜１４を形成、続いて第２メタル層ゲート、ソース、ドレイン配線１５〜１７を形成する。
ここで、図１に示した断面図の平面図を図３に示す。従来の高耐圧ＰチャネルＬＤＭＯＳでは、ドレイン領域から第１メタル層ドレイン配線２４を引き出し、更に第２メタル層ドレイン配線２１で引き出す。同様に、ソース領域からは第１メタル層ソース配線２６を引き出し、更に第２メタル層ソース配線２２で引き出す。ゲート領域からは第１メタル層ゲート配線２５を引き出し、更に第２メタル層ゲート配線２３でトレンチアイソレーション２７外に引き出している。その際、第２メタル層ゲート配線２３はＰ型ドリフト層２８上を通過せずに、Ｎ型ウエル拡散層３４を跨ぐように配設されている。
その結果、メタル層ゲート配線とＮ型ウエル拡散層１間に２００〜６００Ｖの高電位が発生し、ストレス試験後のＬＤＭＯＳのオフ耐圧が劣化するという問題があった。
特許文献１は、トレンチ分離された高耐圧ＰＭＯＳに関し、ドレイン領域上にゲート引き出し線が配置された従来例の記載、ドレイン領域はコンタクトのP＋領域と低濃度のP型のオフセット領域から成る実施例の記載があるが、実施例ではゲート配線の下にはソース配線が設けられており、高耐圧ＰＭＯＳにおいて、引き出し線を低濃度の注入層（ドレイン領域と同一導電型）上に配置したものではない。
特許文献２は、トレンチ分離された高耐圧ＰＭＯＳに関し、高電位が印加される電極配線と低電位が印加される電極配線が交差しない配線の実施例があるが、高耐圧ＰＭＯＳにおいて、引き出し線を低濃度の注入層（ドレイン領域と同一導電型）上に配置したものではない。
特許文献３は、ゲート電極とメタル配線層を交互に配置し、電界集中を避けて高耐圧を実現した実施例があるが、高耐圧ＰＭＯＳにおいて、引き出し線を低濃度の注入層（ドレイン領域と同一導電型）上に配置したものではない。
特許文献４は、フローティング状態の複数のプレート電極を形成し、寄生容量による電圧分担を利用した実施例があるが、引き出し線を低濃度の注入層（ドレイン領域と同一導電型）上に配置したものではない。
特開平１１−０７４５１８号公報 特開２００７−０２７３５８号公報 特開２００５−２５１９０３号公報 特開２００３−０６８８７２号公報
高耐圧ドライバＩＣは、その回路動作上、駆動素子に対して高電圧を長時間維持する状態で使用され得る。主なストレス条件として、１００℃以上の高温下においてソース電極、ドレイン電極間が等電位で、ゲート電極に２００〜６００Ｖ以上の高電位がかかった状態（チャネルがオンした状態）を長時間維持する高温バイアス試験が行われる（以上のような高温バイアス試験をＯＮ−ＤＣＢＬストレスと称する）。
図４は、ソース電極３１及びドレイン電極３２に２００〜６００Ｖの高電圧を印加し、ゲート電極が０Ｖ（ＧＮＤ）のゲートオープン状態となったＯＮ−ＤＣＢＬストレス状態を表している。図３に示すような従来のゲート配線の配設において、高耐圧ＰチャネルＬＤＭＯＳは、メタル層ゲート配線がＮ型ウエル拡散層１上を通過してトレンチ外に引き出すように配設されており、上記ＯＮ‐ＤＣＢＬストレスによってオフ耐圧のリーク特性が劣化する問題があった。
本発明は、係る問題を考慮してなされたもので、その目的は、ＤＣＢＬストレスによるオフ耐圧性能を向上させた高耐圧ＬＤＭＯＳを提供することにある。
上記目的を達成するために、本発明に係る高耐圧ＬＤＭＯＳは、半導体基板に形成され、トレンチにより素子分離され、ソース領域がドレイン領域で挟まれたＬＤＭＯＳデバイスであり、そのメタル層ゲート配線がＰ型ドリフト層上を通過するようにトレンチ外に引き出されていることを特徴とする。
ここで、半導体基板はＳＯＩ基板である事が好ましい。ＳＯＩ基板によって、より高耐圧を実現することができる。
第１の発明の特徴は、（１）パワー半導体素子とロジック回路素子が同一シリコン基板上に搭載された半導体装置であって、前記パワー半導体素子として用いられるＭＯＳトランジスタは、素子分離用のトレンチに囲まれ、半導体基板内に形成されたチャネル拡散層と、前記チャネル拡散層内に形成されたソース高濃度拡散層と、前記チャネル拡散層とは間隔を持って形成されたドレイン高濃度拡散層と、前記ソース高濃度拡散層と前記ドレイン高濃度拡散層の間に形成されたフィールド酸化膜を有し、
前記ドレイン高濃度拡散層とは間隔をもって、フィールド酸化膜上に形成されたゲート電極と、前記ドレイン高濃度拡散層側の前記ゲート電極の側面下に前記チャネル拡散層とは間隔をもって形成された電界緩和用のフィールド酸化膜を有し、
前記ドレイン高濃度拡散層と前記ゲート電極の間に電界緩和用のドレイン低濃度拡散層を有し、
前記ゲート電極に接続されたメタル層ゲート配線が、前記素子分離用のトレンチ外に、かぎ型状、矩形状または湾曲に曲がって引き出されている半導体装置にある。
（２）（１）において、前記メタル層ゲート配線が、ドレイン低濃度拡散層上に引き出されていることが好ましい。前記ゲート電極に接続されたメタル層ゲート配線がドレイン低濃度拡散層上を通過することにより、シリコン界面の電界が緩和され、より高い電圧に耐えることができる。
（３）（１）において、前記メタル層ゲート配線が、かぎ型状、矩形状に前記トレンチ外に引き出されており、最も長いメタル層ゲート配線部分がドレイン低濃度拡散層上に引き出されていることが好ましい。配線引き出しの形態によらず、前記ゲート電極に接続されたメタル層ゲート配線がドレイン低濃度拡散層上を通過する割合を増大させることで、シリコン界面の電界が緩和され、より高い電圧に耐えることができる。
（４）（１）において、前記ＬＤＭＯＳトランジスタは、ソース側に形成された薄膜の熱酸化膜をゲート酸化膜として用いていることが好ましい。フィールド酸化膜ではなく薄膜熱酸化膜をゲート酸化膜に用いることで、不純物が少なく信頼度の高いＬＤＭＯＳを形成することが可能である。
（５）（４）において、前記ゲート酸化膜の厚さは、１００ｎｍ以下であることが好ましい。ゲート酸化膜を１００ｎｍ以下にすることで、Ｖｔｈが低いＬＤＭＯＳを形成することが可能である。
（６）（１）において、前記メタル層ゲート配線が、前記ドレイン低濃度拡散層上を通過して前記トレンチ外に引き出されていることが好ましい。前記ゲート電極に接続されたメタル層ゲート配線がドレイン低濃度拡散層上を通過することにより、シリコン界面の電界が緩和され、かつ、トレンチ外に引き出すことでそれ以上電界の影響を受けなくなるため、高い耐圧を実現できる。
（７）（１）〜（５）において、前記ＬＤＭＯＳトランジスタは、ＳＯＩ基板上に形成され、かつ前記トレンチで分離されていることが好ましい。前記ＳＯＩ基板ＢＯＸ及び前記トレンチにより電圧分担され、より高い耐圧を実現できる。
第２の発明の特徴は、
（８）半導体基板上に形成され、トレンチにより素子分離され、ソース領域がドレイン領域で挟まれたＭＯＳトランジスタであり、ゲート電極に接続されたメタル層ゲート配線がＰ型ドリフト層上を通過するように前記トレンチ外に引き出されている高耐圧ＬＤＭＯＳにある。ドレイン領域がソース領域よりも外周にある場合、デバイスの使用上ドレイン領域とトレンチ外で高電位差が生まれるため、電界緩和に対してより大きな効果を得ることができる。
（９）（８）において、前記メタル層ゲート配線が、Ｐ型ドリフト層上に引き出されていることが好ましい。
（１０）（８）において、前記メタル層ゲート配線が、かぎ型状、矩形状に前記トレンチ外に引き出されており、最も長いメタル層ゲート配線部分がＰ型ドリフト層上に引き出されていることが好ましい。
（１１）（８）において、前記ＭＯＳトランジスタは、前記ソース領域側に形成された薄膜の熱酸化膜をゲート酸化膜として用いていることが好ましい。
（１２）（１１）において、前記ゲート酸化膜の厚さは、１００ｎｍ以下であることが好ましい。
（１３）（８）において、前記メタル層ゲート配線が、前記Ｐ型ドリフト層上を通過して前記トレンチ外に引き出されていることが好ましい。
（１４）（８）において、前記ＭＯＳトランジスタは、ＳＯＩ基板上に形成され、かつ前記トレンチで分離されていることが好ましい。
本発明では、ゲート配線がＰ型ドリフト層上を通過するように配設しており、図４に示すようにＯＮ‐ＤＣＢＬストレス時にはゲート電極に２００〜６００Ｖ、ソース電極・ドレイン電極には０Ｖが印加されるため、メタル層ゲート配線とＳＯＩ基板間に高電界が生じる。しかし、メタル層ゲート配線下のＰ型ドリフト層が空乏化することで電界が緩和されるため、これによりＯＮ−ＤＣＢＬストレスによるオフ耐圧性能の劣化を抑制した高耐圧ＰチャネルＬＤＭＯＳを実現できる。
本発明は、２００〜６００Ｖの高耐圧ＬＤＭＯＳにおいて、高電界ストレスによるＬＤＭＯＳの信頼性を向上させることができる。
従来の高圧ＰチャネルＬＤＭＯＳの構造断面図である。 本発明によるメタル層ゲート配線を示す平面図である。 従来のメタル層ゲート配線を示す平面図である。 ＯＮ−ＤＣＢＬストレス試験の模式図である。 従来の高圧ＮチャネルＬＤＭＯＳの構造断面図である。 かぎ形に配設されたメタル層ゲート配線を示す平面図である。 矩形に配設されたメタル層ゲート配線を示す平面図である。 湾曲に配設されたメタル層ゲート配線を示す平面図である。
以下、本発明の実施例について図面を用いて詳細に説明する。以下の説明では、高耐圧ＰチャネルＬＤＭＯＳトランジスタの例で説明するが、当該構造におけるすべての極性を逆にすることで得られるＮ導電型ＭＯＳトランジスタについても同様である。本発明において、半導体基板とは、ＭＯＳトランジスタのチャネル反転領域を形成する濃度層を指し、シリコンウエハの基板だけでなく、エピタキシャル成長した層、イオン打ち込みで形成された拡散層を含む一般的にＭＯＳトランジスタのウエルと呼ばれる領域を指す。
従来の高耐圧ＰチャネルＬＤＭＯＳのデバイス構造の断面図を図１に示す。また、高耐圧ＰチャネルＬＤＭＯＳの構成について詳細に説明する。半導体基板は、Ｎ型基板を用いるか、あるいはＰ型基板にＮ型ウエル拡散層１を形成し、Ｎ型ウエル拡散層１の一部領域の表面に素子分離用のフィールド酸化膜２を形成する。ウエハは、バルクウエハもしくは埋め込み酸化膜３（ＢＯＸ：Ｂｕｒｉｅｄ Ｏｘｉｓｉｄｅ）を有したＳＯＩウエハを用いる場合がある。
ドレイン側ゲート電極４端からドレイン領域までのフィールド酸化膜２下にかけて、電界緩和及びオン抵抗低減を目的としてＰ型低濃度拡散層１１を設ける。更に、ドレイン領域に電界緩和のためＰ型バッファ層６を設ける。次に、ソース領域からゲート電極４にかけてＮ形不純物をイオン注入し、その後、１０００℃以上の高温熱処理によって不純物を拡散させてＰチャネル７を形成する。更に、ゲート電極４となるゲートポリシリコンとハードマスクとなるゲートキャップ酸化膜５を成膜する。次に、リソグラフィープロセスによってレジストをパターニングし、ゲートキャップ酸化膜５のみをドライエッチングによって加工する。その後、レジストを除去した後、ゲートキャップ酸化膜５をハードマスクとしてゲートポリシリコンを加工する。ゲートキャップ酸化膜を用いることにより、フィールド酸化膜２上にポリシリコンによるゲート電極４を形成し、フィールド酸化膜２をゲート酸化膜として機能させる。更に、フィールド酸化膜２をマスクにしてＰ型不純物を導入し、自己整合的にソース領域及びドレイン領域にＰ型高濃度拡散層１０を形成する。次に、ソース領域にＮ型高濃度拡散層９を形成する。これは、さきに形成したＰチャネル７の給電をとるためのものである。
拡散工程を形成後、配線工程として、前述ゲート電極４に第１ビア電極３３を形成、更に、その上に第１メタル層ゲート配線１２を形成する。次に、前述第１メタル層ゲート配線１２上に第２ビア電極３４を形成し、前述第２ビア電極３４上に第２メタル層ゲート配線１５を形成する。
同様にして、前述ソース領域のＰ型高濃度層１０上に第１ビア電極３３を形成し、更に、その上に第１メタル層ソース配線１３を形成する。次に、前述第１メタル層ソース配線１３上に第２ビア電極３４を形成し、前述第２ビア電極３４上に第２メタル層ソース配線１６を形成する。続いて、前述ドレイン領域のＰ型高濃度層１０上に第１ビア電極を形成し、更に、その上に第１メタル層ドレイン配線１４を形成する。次に、前述第１メタル層ドレイン配線１４上に第２ビア電極３４を形成し、前述第２ビア電極３４上に第２メタル層ドレイン配線１７を形成する。
図２に上記図１の配線レイアウトの平面図を示す。また図２について説明する。図２中第２メタル層ドレイン配線２１は図１中の第２メタル層ドレイン配線１７に対応する。同様にして、図２中の第２メタル層ソース配線２２は図１中の第２メタル層ソース配線１６に対応する。図２中の第２メタル層ゲート配線２３は図１中の第２メタル層ゲート配線１５に対応する。図２中の第１メタル層ドレイン配線２４は図１中の第１メタル層ドレイン配線１２に対応する。図２中の第１メタル層ソース配線２１は図１中の第１メタル層ソース配線１４に対応する。図２中の第１メタル層ゲート配線２５は図１中の第１メタル層ゲート配線１２に対応する。図２中の第１メタル層ソース配線２６は図１中の第１メタル層ソース配線１３に対応する。図２中のトレンチアイソレーション２７は図１中のトレンチアイソレーション８に対応する。図２中のＰ型ドリフト層２８は図１中のＰ型低濃度拡散層１１に対応する。図２中のＮ型ウエル拡散層３５は図１中のＮ型ウエル拡散層１に対応する。
本実施例では、図２に示す様に、ゲート電極から引き出された第２メタル層ゲート配線２３がＰ型ドリフト層２８上を通過するように配設され、トレンチ外に引き出されている。
従って、図４に示すようにＯＮ‐ＤＣＢＬストレス時にはゲート電極に２００〜６００Ｖ、ソース電極・ドレイン電極には０Ｖが印加されるため、メタル層ゲート配線とＳＯＩ基板間に高電界が生じる。しかし、メタル層ゲート配線下のＰ型ドリフト層が空乏化することで電界が緩和されるため、これによりＯＮ−ＤＣＢＬストレスによるオフ耐圧性能の劣化を抑制した高耐圧ＰチャネルＬＤＭＯＳを実現できる。
また、別の実施形態として、メタル層ゲート配線がその平面上を故意に曲折してかぎ形、矩形状に配設され、トレンチ外に引き出される場合で、かつ直線距離の最も長い配線部がＰ型ドリフト層上を通過するように配設されている場合においても、実施例１と同様の効果が得られる。
また、別の実施形態として、メタル層ゲート配線層が複数層形成されている場合で、そのいずれかのゲート配線が実施形態１と同様に配設されている場合も実施例１と同様の効果が得られる。
図５は、Ｎ導電型ＭＯＳトランジスタの実施例を示している。断面構造は図１で述べた構造に対して全ての極性を逆にすることで得られるＮ導電型ＭＯＳトランジスタの実施例である。高耐圧ＮチャネルＬＤＭＯＳの構成について詳細に説明する。
半導体基板は、Ｎ型基板を用いるか、あるいはＰ型基板にＮ型ウエル拡散層１を形成し、Ｎ型ウエル拡散層１の一部領域の表面に素子分離用のフィールド酸化膜２を形成する。ウエハは、バルクウエハもしくは埋め込み酸化膜３（ＢＯＸ）を有したＳＯＩウエハを用いる場合がある。
ドレイン側ゲート電極４端からドレイン領域までのフィールド酸化膜２下にかけて、電界緩和及びオン抵抗低減を目的としてＮ型低濃度拡散層３６を設ける。更に、ドレイン領域に電界緩和のためＮ型バッファ層３７を設ける。次にソース領域からゲート電極４にかけてＰ形不純物をイオン注入し、その後１０００℃以上の高温熱処理によって不純物を拡散させてＮチャネル３８を形成する。その後、ゲート電極４となるゲートポリシリコンとハードマスクとなるゲートキャップ酸化膜５を成膜する。次に、リソグラフィープロセスによってレジストをパターニングし、ゲートキャップ酸化膜５のみをドライエッチングによって加工する。その後、レジストを除去した後、ゲートキャップ酸化膜５をハードマスクとしてゲートポリシリコンを加工する。以上のゲートキャップ酸化膜を用いることにより、フィールド酸化膜２上にポリシリコンによるゲート電極４を形成し、フィールド酸化膜２をゲート酸化膜として機能させる。その後、フィールド酸化膜２をマスクにしてＰ型不純物を導入し、自己整合的にソース領域及びドレイン領域にＮ型高濃度拡散層９を形成する。さらにソース領域にＰ型高濃度拡散層１０を形成する。これは、さきに形成したＰチャネル７の給電をとるためのものである。
拡散工程を形成後、配線工程として、前述ゲート電極４に第１ビア電極３３を形成、さらにその上に第１メタル層ゲート配線１２を形成する。さらに前述第１メタル層ゲート配線１２上に第２ビア電極３４を形成し、前述第２ビア電極３４上に第２メタル層ゲート配線１５を形成する。
同様にして、前述ソース領域のＰ型高濃度層１０上に第１ビア電極３３を形成、さらにその上に第１メタル層ソース配線１３を形成する。さらに前述第１メタル層ソース配線１３上に第２ビア電極３４を形成し、前述第２ビア電極３４上に第２メタル層ソース配線１６を形成する。続いて、前述ドレイン領域のＰ型高濃度層１０上に第１ビア電極を形成、更に、その上に第１メタル層ドレイン配線１４を形成する。次に、前述第１メタル層ドレイン配線１４上に第２ビア電極３４を形成し、前述第２ビア電極３４上に第２メタル層ドレイン配線１７を形成する。
従って、Ｎ導電型ＭＯＳトランジスタにおいても実施例１と同様の効果が得られる。
また、別の実施形態として図６、図７の平面レイアウト図に示すように、前記メタル層ゲート配線が、かぎ型状、矩形状に前記トレンチ外に引き出されており、最も長いメタル層ゲート配線部分がドレイン低濃度拡散層上に引き出している構造を適用することも可能である。
また、別の実施形態として図８の平面レイアウト図に示すように、前記メタル層ゲート配線が、湾曲状に前記トレンチ外に引き出されている構造を適用することも可能である。
図３に示すような従来のゲート配線の配設において、高耐圧ＰチャネルＬＤＭＯＳは、メタル層ゲート配線がＮ型ウエル拡散層１上を通過してトレンチ外に引き出すように配設されており、上記ＯＮ‐ＤＣＢＬストレスによってオフ耐圧のリーク特性が劣化する問題があったが、本発明によれば、ＤＣＢＬストレスによるオフ耐圧性能を向上させた高耐圧ＬＤＭＯＳが提供できる。
１：Ｎ型ウエル拡散層
２：フィールド酸化膜
３：埋め込み酸化膜
４：ゲート電極
５：ゲートキャップ酸化膜
６：Ｐ型バッファ層
７：Ｐチャネル
８：トレンチアイソレーション
９：Ｎ型高濃度拡散層
１０：Ｐ型高濃度拡散層
１１：Ｐ型低濃度拡散層
１２：第１メタル層ゲート配線
１３：第１メタル層ソース配線
１４：第１メタル層ドレイン配線
１５：第２メタル層ゲート配線
１６：第２メタル層ソース配線
１７：第２メタル層ドレイン配線
２１：第２メタル層ドレイン配線
２２：第２メタル層ソース配線
２３：第２メタル層ゲート配線
２４：第１メタル層ドレイン配線
２５：第１メタル層ゲート配線
２６：第１メタル層ソース配線
２７：トレンチアイソレーション
２８：Ｐ型ドリフト層
２９：ゲート電極
３０：ゲート電極
３１：ソース電極
３２：ドレイン電極
３３：第１ビア電極
３４：第２ビア電極
３５：Ｎ型ウエル拡散層
３６：Ｎ型低濃度拡散層
３７：Ｎ型バッファ層
３８：Ｎチャネル

Claims (14)

  1. パワー半導体素子とロジック回路素子が同一シリコン基板上に搭載された半導体装置であって、前記パワー半導体素子として用いられるＭＯＳトランジスタは、素子分離用のトレンチに囲まれ、半導体基板内に形成されたチャネル拡散層と、前記チャネル拡散層内に形成されたソース高濃度拡散層と、前記チャネル拡散層とは間隔を持って形成されたドレイン高濃度拡散層と、前記ソース高濃度拡散層と前記ドレイン高濃度拡散層の間に形成されたフィールド酸化膜を有し、
    前記ドレイン高濃度拡散層とは間隔をもって、フィールド酸化膜上に形成されたゲート電極と、前記ドレイン高濃度拡散層側の前記ゲート電極の側面下に前記チャネル拡散層とは間隔をもって形成された電界緩和用のフィールド酸化膜を有し、
    前記ドレイン高濃度拡散層と前記ゲート電極の間に電界緩和用のドレイン低濃度拡散層を有し、
    前記ゲート電極に接続されたメタル層ゲート配線が、前記素子分離用のトレンチ外に、かぎ型状、矩形状または湾曲に曲がって引き出されていることを特徴とする半導体装置。
  2. 前記メタル層ゲート配線が、ドレイン低濃度拡散層上に引き出されていることを特徴とする請求項１記載の半導体装置。
  3. 前記メタル層ゲート配線が、かぎ型状、矩形状に前記トレンチ外に引き出されており、最も長いメタル層ゲート配線部分がドレイン低濃度拡散層上に引き出されていることを特徴とする請求項１記載の半導体装置。
  4. 前記ＭＯＳトランジスタは、ソース側に形成された薄膜の熱酸化膜をゲート酸化膜として用いていることを特徴とする請求項１記載の半導体装置。
  5. 前記ゲート酸化膜の厚さは、１００ｎｍ以下であることを特徴とする請求項４記載の半導体装置。
  6. 前記メタル層ゲート配線が、前記ドレイン低濃度拡散層上を通過して前記トレンチ外に引き出されていることを特徴とする請求項１記載の半導体装置。
  7. 前記ＭＯＳトランジスタは、ＳＯＩ基板上に形成され、かつ前記トレンチで分離されていることを特徴とする請求項１記載の半導体装置。
  8. 半導体基板上に形成され、トレンチにより素子分離され、ソース領域がドレイン領域で挟まれたＭＯＳトランジスタであり、ゲート電極に接続されたメタル層ゲート配線がＰ型ドリフト層上を通過するように前記トレンチ外に引き出されていることを特徴とする高耐圧ＬＤＭＯＳ。
  9. 前記メタル層ゲート配線が、Ｐ型ドリフト層上に引き出されていることを特徴とする請求項８記載の半導体装置。
  10. 前記メタル層ゲート配線が、かぎ型状、矩形状に前記トレンチ外に引き出されており、最も長いメタル層ゲート配線部分がＰ型ドリフト層上に引き出されていることを特徴とする請求項８記載の半導体装置。
  11. 前記ＭＯＳトランジスタは、前記ソース領域側に形成された薄膜の熱酸化膜をゲート酸化膜として用いていることを特徴とする請求項８記載の半導体装置。
  12. 前記ゲート酸化膜の厚さは、１００ｎｍ以下であることを特徴とする請求項１１記載の半導体装置。
  13. 前記メタル層ゲート配線が、前記Ｐ型ドリフト層上を通過して前記トレンチ外に引き出されていることを特徴とする請求項１記載の半導体装置。
  14. 前記ＭＯＳトランジスタは、ＳＯＩ基板上に形成され、かつ前記トレンチで分離されていることを特徴とする請求項８記載の半導体装置。
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