CN106098754B - 横向高压功率器件的结终端结构 - Google Patents

横向高压功率器件的结终端结构 Download PDF

Info

Publication number
CN106098754B
CN106098754B CN201610725628.7A CN201610725628A CN106098754B CN 106098754 B CN106098754 B CN 106098754B CN 201610725628 A CN201610725628 A CN 201610725628A CN 106098754 B CN106098754 B CN 106098754B
Authority
CN
China
Prior art keywords
drift region
type drift
area
well
contact zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201610725628.7A
Other languages
English (en)
Other versions
CN106098754A (zh
Inventor
乔明
李路
于亮亮
方冬
杨文�
张波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN201610725628.7A priority Critical patent/CN106098754B/zh
Publication of CN106098754A publication Critical patent/CN106098754A/zh
Application granted granted Critical
Publication of CN106098754B publication Critical patent/CN106098754B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种横向高压功率器件的结终端结构，包括直线结终端结构和曲率结终端结构；曲率结终端结构包括漏极N+接触区、N型漂移区、P型衬底、栅极多晶硅、栅氧化层、P‑well区、源极P+接触区以及隔离介质，隔离介质包括相互分离的子介质；各子介质从P‑well区的外侧向N型漂移区的外侧延伸，环形漏极N+接触区包围环形N型漂移区，环形N型漂移区包围环形隔离介质，环形隔离介质隔离P‑well区，环形隔离介质处于P‑well区和N型漂移区之间，P‑well区与N型漂移区不相连且相互的间距为LP，本发明改善了直线结终端结构与曲率结终端结构相连部分电荷不平衡与电场曲率效应的问题，避免器件提前击穿，从而得到最优化的击穿电压。

Description

横向高压功率器件的结终端结构
技术领域
本发明属于半导体技术领域，具体的说涉及一种横向高压功率器件的结终端结构。
背景技术
高压功率集成电路的发展离不开可集成的横向高压功率半导体器件。横向高压功率半导体器件通常为闭合结构，包括圆形、跑道型和叉指状等结构。对于闭合的跑道型结构和叉指状结构，在弯道部分和指尖部分会出现小曲率终端，电场线容易在小曲率半径处发生集中，从而导致器件在小曲率半径处提前发生雪崩击穿，这对于横向高压功率器件版图结构提出了新的挑战。
公开号为CN102244092A的中国专利公开了一种横向高压功率器件的结终端结构，图1所示为器件的版图结构，器件终端结构包括漏极N+接触区、N型漂移区、P型衬底、栅极多晶硅、栅氧化层、P-well区、源极N+、源极P+。器件结构分为两部分，包括直线结终端结构和曲率结终端结构。直线结终端结构中，P-well区与N型漂移区相连，当漏极施加高电压时，P-well区与N型漂移区所构成的PN结冶金结面开始耗尽，轻掺杂N型漂移区的耗尽区将主要承担耐压，电场峰值出现在P-well区与N型漂移区所构成的PN结冶金结面。为解决高掺杂P-well区与轻掺杂N型漂移区所构成的PN结曲率冶金结面的电力线高度集中，造成器件提前发生雪崩击穿的问题，该专利采用了如图1所示的曲率结终端结构，高掺杂P-well区与轻掺杂P型衬底相连，轻掺杂P型衬底与轻掺杂N型漂移区相连，高掺杂P-well区与轻掺杂N型漂移区的距离为LP。当器件漏极加高压时，器件源极指尖曲率部分轻掺杂P型衬底与轻掺杂N型漂移区相连，代替了高掺杂P-well区与轻掺杂N型漂移区所构成的PN结冶金结面，轻掺杂P型衬底为耗尽区增加附加电荷，既有效降低了由于高掺杂P-well区处的高电场峰值，又与N型漂移区引入新的电场峰值。由于P型衬底和N型漂移区都是轻掺杂，所以在同等偏置电压条件下，冶金结处电场峰值降低。又由于器件指尖曲率部分高掺杂P-well区与轻掺杂P型衬底的接触增大了P型曲率终端处的半径，缓解了电场线的过度集中，避免器件在源极指尖曲率部分的提前击穿，提高器件指尖曲率部分的击穿电压。同时，该专利所提出的结终端结构还应用在纵向超结结构器件中。然而，该专利在纵向超结结构器件下，对直线结终端结构和曲率结终端结构相连部分的终端结构没有进行优化，在相连部分，由于电荷的不平衡和电场曲率效应，会导致功率器件提前击穿，因此器件耐压不是最优值。而且对于纵向超结结构的器件，在直线结终端结构和曲率结终端结构相连部分的终端结构设计复杂程度不但大幅度提高，而且可靠性降低。
发明内容
本发明要解决的就是传统器件电荷不平衡与连接处电场曲率效应存在缺陷以及对于纵向超结结构的器件的终端设计越来越复杂和低可靠性的问题，提出一种横向高压功率器件的结终端结构。
为实现上述发明目的，本发明采用如下技术方案：
一种横向高压功率器件的结终端结构，包括直线结终端结构和曲率结终端结构；
所述曲率结终端结构包括漏极N+接触区、N型漂移区、P型衬底、栅极多晶硅、栅氧化层、P-well区、源极P+接触区以及隔离介质，隔离介质包括相互分离的子介质；各子介质从P-well区的外侧向N型漂移区的外侧延伸，P-well区表面上方是栅氧化层，栅氧化层的表面上方是栅极多晶硅；曲率结终端结构中的漏极N+接触区、N型漂移区、栅极多晶硅、栅氧化层分别与直线结终端结构中的漏极N+接触区、N型漂移区、栅极多晶硅、栅氧化层相连并形成环形结构；其中，环形漏极N+接触区包围环形N型漂移区，环形N型漂移区包围环形隔离介质，环形隔离介质隔离P-well区，P-well区上方有环形栅极多晶硅和环形栅氧化层，环形隔离介质处于P-well区和N型漂移区之间，P-well区与N型漂移区不相连且相互的间距为LP，环形隔离介质在Z方向的深度为VP，相邻子介质之间的距离为L，子介质的个数大于等于2。
环形漏极N+接触区包围环形N型漂移区，N型漂移区包围隔离介质，隔离介质包围扇形P-well区；从而使原直线结终端与曲率结终端连接处，由低掺杂的P型衬底与N型漂移区的PN曲率结变为由隔离介质与N型漂移区的介质隔离以及低掺杂的P型衬底与低掺杂N型漂移区的PN曲率结两部分。其中介质隔离部分使得该连接处不在有电荷的的运动，杜绝了电场线的集中造成的器件提前击穿；其中低掺杂的P型衬底与低掺杂N型漂移区的PN曲率结两部分，由于隔离介质的引入使得N型漂移区的掺杂浓度降低，在低掺杂的P型衬底与低掺杂N型漂移区形成的曲率结终端处电场集中减弱，减弱了器件提前击穿。
作为优选方式，直线结终端结构为single RESURF的结构、double RESURF，tripleRESURF结构其中的一种。
作为优选方式，所述直线结终端结构包括：漏极N+接触区、N型漂移区、P型衬底、栅极多晶硅、栅氧化层、P-well区、源极N+接触区、源极P+接触区；P-well区与N型漂移区位于P型衬底的上层，其中P-well区位于中间，两边是N型漂移区，且P-well区与N型漂移区相连；N型漂移区中远离P-well区的两侧是漏极N+接触区，P-well区的表面具有与金属化源极相连的源极N+接触区和源极P+接触区，其中源极P+接触区位于中间，源极N+接触区位于源极P+接触区两侧；源极N+接触区与N型漂移区之间的P-well区表面的上方是栅氧化层，栅氧化层的表面的上方是栅极多晶硅。
作为优选方式，隔离介质的外边界与环形N型漂移区内边界的交界面形状为方形或圆弧形。
作为优选方式，环形隔离介质在Z方向的深度VP大于N型漂移区的结深。从而使曲率结终端结构中的P-well区与N型漂移区没有连接关系。
作为优选方式，隔离介质将所述N型漂移区、P-well区隔离。环形隔离介质在Y方向延伸至完全填充漏极N+接触区，从而使器件不存在曲率结终端击穿问题。
作为优选方式，隔离介质的槽深度VP小于N型漂移区的结深且大于P-well区的结深。这时可以降低N型漂移区的浓度，从而改善器件的耐压。
作为优选方式，隔离介质为二氧化硅材料。
本发明的有益效果为：本发明不仅优化改进了常规叉指状横向器件终端的曲率结终端提前击穿的问题，还进一步通过对直线结终端结构与曲率结终端结构相连部分的终端结构进行分析和优化，同时大大的降低了纵向超结终端结构设计的复杂，提高了可靠性，改善直线结终端结构与曲率结终端结构相连部分电荷不平衡与电场曲率效应的问题，避免器件提前击穿，从而得到最优化的击穿电压。
附图说明
图1为传统的横向高压功率器件的结终端结构示意图；
图2为本发明的横向高压功率器件的结终端结构示意图；
图3为本发明的终端结构在X方向的剖面示意图；
图4(a)-图4(c)分别为环形隔离介质在Z方向的深度VP变化的几种情况的剖面示意图；
图4(d)为环形隔离介质在Y方向延伸至漏极N+接触区1的剖面示意图；
图5为本发明的横向高压功率器件的结终端结构实施例示意图；
1为漏极N+接触区，2为N型漂移区，3为P型衬底，4为栅极多晶硅，5为栅氧化层，6为P-well区，7为源极N+接触区，8为源极P+接触区，9为隔离介质，91-9n为子介质。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
一种横向高压功率器件的结终端结构，包括直线结终端结构和曲率结终端结构；
所述曲率结终端结构包括漏极N+接触区1、N型漂移区2、P型衬底3、栅极多晶硅4、栅氧化层5、P-well区6、源极P+接触区8以及隔离介质9，隔离介质9包括相互分离的子介质91-9n；各子介质91-9n从P-well区6的外侧向N型漂移区2的外侧延伸，P-well区6表面上方是栅氧化层5，栅氧化层5的表面上方是栅极多晶硅4；曲率结终端结构中的漏极N+接触区1、N型漂移区2、栅极多晶硅4、栅氧化层5分别与直线结终端结构中的漏极N+接触区1、N型漂移区2、栅极多晶硅4、栅氧化层5相连并形成环形结构；其中，环形漏极N+接触区1包围环形N型漂移区2，环形N型漂移区2包围环形隔离介质9，环形隔离介质9隔离P-well区6，P-well区6上方有环形栅极多晶硅4和环形栅氧化层5，环形隔离介质9处于P-well区6和N型漂移区2之间，P-well区6与N型漂移区2不相连且相互的间距为LP，环形隔离介质9在Z方向的深度为VP，相邻子介质之间的距离为L，子介质的个数n大于等于2。
环形漏极N+接触区1包围环形N型漂移区2，N型漂移区2包围隔离介质9，隔离介质9包围扇形P-well区6；从而使原直线结终端与曲率结终端连接处，由低掺杂的P型衬底3与N型漂移区2的PN曲率结变为由隔离介质9与N型漂移区2的介质隔离以及低掺杂的P型衬底3与低掺杂N型漂移区2的PN曲率结两部分。其中介质隔离部分使得该连接处不在有电荷的的运动，杜绝了电场线的集中造成的器件提前击穿；其中低掺杂的P型衬底3与低掺杂N型漂移区2的PN曲率结两部分，由于隔离介质9的引入使得N型漂移区的掺杂浓度降低，在低掺杂的P型衬底3与低掺杂N型漂移区2形成的曲率结终端处电场集中减弱，减弱了器件提前击穿。
环形隔离介质9在Y方向的距离可以适当缩短，使得芯片面积进一步减小，节约了成本。
环形N型漂移区2包围环形隔离介质9，环形隔离介质9隔离P-well区6，从而使原直线结终端与曲率结终端连接处，由低掺杂的P型衬底3与N型漂移区2的PN曲率结变为由环形隔离介质9与N型漂移区2的介质隔离，使得该连接处不再有电荷的的运动，杜绝了电场线的集中造成的器件提前击穿。
所述直线结终端结构包括：漏极N+接触区1、N型漂移区2、P型衬底3、栅极多晶硅4、栅氧化层5、P-well区6、源极N+接触区7、源极P+接触区8；P-well区6与N型漂移区2位于P型衬底3的上层，其中P-well区6位于中间，两边是N型漂移区2，且P-well区6与N型漂移区2相连；N型漂移区2中远离P-well区6的两侧是漏极N+接触区1，P-well区6的表面具有与金属化源极相连的源极N+接触区7和源极P+接触区8，其中源极P+接触区8位于中间，源极N+接触区7位于源极P+接触区8两侧；源极N+接触区7与N型漂移区2之间的P-well区6表面的上方是栅氧化层5，栅氧化层5的表面的上方是栅极多晶硅4。
作为优选方式，直线结终端结构为single RESURF的结构、double RESURF，tripleRESURF结构其中的一种。
扇形P-well区6外边界到环形N型漂移区2内边界的距离LP(即环形隔离介质9在X方向的隔离距离)具体取值可根据要求取不同的值。
作为优选方式，隔离介质9的外边界与环形N型漂移区2内边界的交界面形状为方形或圆弧形。
图4(a)、4(b)、4(c)分别为环形隔离介质9在Z方向的深度VP变化的几种情况，其中：
图4(a)为环形隔离介质9在Z方向的深度为VP小于N型漂移区2的结深且大于P-well区6的结深；
图4(b)为环形隔离介质9在Z方向的深度为VP等于N型漂移区2的结深且大于P-well区6的结深；
图4(c)环形隔离介质9在Z方向的深度为VP大于N型漂移区2的结深且大于P-well区6的结深；
图4(d)为环形隔离介质在Y方向延伸至漏极N+接触区1的剖面示意图；
环形隔离介质9在Z方向的深度VP大于N型漂移区2的结深，从而使曲率结终端结构中的P-well区6与N型漂移区2没有连接关系。
环形隔离介质在Y方向延伸至漏极N+接触区1，隔离介质9将所述N型漂移区2、P-well区6隔离，从而使器件不存在曲率结终端击穿问题。
隔离介质9的槽深度VP小于N型漂移区2的结深且大于P-well区6的结深。这时可以降低N型漂移区2的浓度，从而改善器件的耐压。
隔离介质9向Y方向延伸的距离LPi可以分别不同(i小于等于n)，具体取值可根据要求取不同的值。
作为优选方式，隔离介质9为二氧化硅材料。
所述直线结终端结构与曲率结终端结构连接处，由隔离介质9进行隔离，部分由更低掺杂的N型漂移区2和P型衬底3形成曲率结，使得原P-well区6与N型漂移区2之间由P型衬底3隔离距离的LP不再成为一个设计的困难点，在本发明中LP的距离取值可根据需求而取不同的值。
本发明并不局限于纵向超结结构的器件，对于其他带有曲率结终端结构的器件也适用并取得良好的结果。
本实施例的工作原理为：曲率结终端结构中N型漂移区2内边界与环形隔离介质9外边界连接，P-well区6外边界与环形隔离介质9的内边界相连接，N型漂移区2与P-well区6在环形隔离介质9周围被隔离而没有直接连接，直线结终端结构与曲率结终端结构隔离的距离为LP，于是此隔离区不再存在不平衡的电荷，进而不会产生电场线的集中，杜绝了曲率结所造成的器件提前击穿问题。在直线结终端结构和曲率结终端结构相连部分，电荷不平衡的问题得以改善，从而得到更优化的击穿电压，同时大大的降低了传统衬底终端技术的设计难度，还进一步地减小了芯片面积，降低了成本。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (7)

1.一种横向高压功率器件的结终端结构，其特征在于：包括直线结终端结构和曲率结终端结构；
所述曲率结终端结构包括漏极N+接触区、N型漂移区、P型衬底、栅极多晶硅、栅氧化层、P-well区、源极P+接触区以及隔离介质，隔离介质包括相互分离的子介质；各子介质从P-well区的外侧向N型漂移区的外侧延伸，P-well区表面上方是栅氧化层，栅氧化层的表面上方是栅极多晶硅；曲率结终端结构中的漏极N+接触区、N型漂移区、栅极多晶硅、栅氧化层分别与直线结终端结构中的漏极N+接触区、N型漂移区、栅极多晶硅、栅氧化层相连并形成环形结构；其中，环形漏极N+接触区包围环形N型漂移区，环形N型漂移区包围环形隔离介质，环形隔离介质隔离P-well区，P-well区上方有环形栅极多晶硅和环形栅氧化层，环形隔离介质处于P-well区和N型漂移区之间，P-well区与N型漂移区不相连且相互的间距为LP，环形隔离介质在Z方向的深度为VP，相邻子介质之间的距离为L，子介质的个数大于等于2，环形隔离介质在Z方向的深度VP大于N型漂移区的结深。
2.根据权利要求1所述的横向高压功率器件的结终端结构，其特征在于：直线结终端结构为single RESURF的结构、double RESURF，triple RESURF结构其中的一种。
3.根据权利要求1所述的横向高压功率器件的结终端结构，其特征在于：所述直线结终端结构包括：漏极N+接触区、N型漂移区、P型衬底、栅极多晶硅、栅氧化层、P-well区、源极N+接触区、源极P+接触区；P-well区与N型漂移区位于P型衬底的上层，其中P-well区位于中间，两边是N型漂移区，且P-well区与N型漂移区相连；N型漂移区中远离P-well区的两侧是漏极N+接触区，P-well区的表面具有与金属化源极相连的源极N+接触区和源极P+接触区，其中源极P+接触区位于中间，源极N+接触区位于源极P+接触区两侧；源极N+接触区与N型漂移区之间的P-well区表面的上方是栅氧化层，栅氧化层的表面的上方是栅极多晶硅。
4.根据权利要求1所述的横向高压功率器件的结终端结构，其特征在于：隔离介质的外边界与环形N型漂移区内边界的交界面形状为方形或圆弧形。
5.根据权利要求1所述的横向高压功率器件的结终端结构，其特征在于：隔离介质将所述N型漂移区、P-well区隔离。
6.根据权利要求1所述的横向高压功率器件的结终端结构，其特征在于：隔离介质的槽深度VP小于N型漂移区的结深且大于P-well区的结深。
7.根据权利要求1所述的横向高压功率器件的结终端结构，其特征在于：隔离介质为二氧化硅材料。
CN201610725628.7A 2016-08-25 2016-08-25 横向高压功率器件的结终端结构 Expired - Fee Related CN106098754B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610725628.7A CN106098754B (zh) 2016-08-25 2016-08-25 横向高压功率器件的结终端结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610725628.7A CN106098754B (zh) 2016-08-25 2016-08-25 横向高压功率器件的结终端结构

Publications (2)

Publication Number Publication Date
CN106098754A CN106098754A (zh) 2016-11-09
CN106098754B true CN106098754B (zh) 2019-04-12

Family

ID=57226033

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610725628.7A Expired - Fee Related CN106098754B (zh) 2016-08-25 2016-08-25 横向高压功率器件的结终端结构

Country Status (1)

Country Link
CN (1) CN106098754B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6198131B1 (en) * 1998-12-07 2001-03-06 United Microelectronics Corp. High-voltage metal-oxide semiconductor
CN102244092A (zh) * 2011-06-20 2011-11-16 电子科技大学 一种横向高压功率半导体器件的结终端结构
CN103165657A (zh) * 2013-03-13 2013-06-19 电子科技大学 一种横向高压功率半导体器件的结终端结构
CN103904124A (zh) * 2014-04-10 2014-07-02 电子科技大学 具有u型延伸栅的soi槽型ldmos器件
CN105047694A (zh) * 2015-08-28 2015-11-11 电子科技大学 一种横向高压功率器件的结终端结构
CN105140269A (zh) * 2015-08-05 2015-12-09 电子科技大学 一种横向高压功率器件的结终端结构
CN105206659A (zh) * 2015-08-28 2015-12-30 电子科技大学 一种横向高压功率器件的结终端结构

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011029466A (ja) * 2009-07-28 2011-02-10 Hitachi Ltd 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6198131B1 (en) * 1998-12-07 2001-03-06 United Microelectronics Corp. High-voltage metal-oxide semiconductor
CN102244092A (zh) * 2011-06-20 2011-11-16 电子科技大学 一种横向高压功率半导体器件的结终端结构
CN103165657A (zh) * 2013-03-13 2013-06-19 电子科技大学 一种横向高压功率半导体器件的结终端结构
CN103904124A (zh) * 2014-04-10 2014-07-02 电子科技大学 具有u型延伸栅的soi槽型ldmos器件
CN105140269A (zh) * 2015-08-05 2015-12-09 电子科技大学 一种横向高压功率器件的结终端结构
CN105047694A (zh) * 2015-08-28 2015-11-11 电子科技大学 一种横向高压功率器件的结终端结构
CN105206659A (zh) * 2015-08-28 2015-12-30 电子科技大学 一种横向高压功率器件的结终端结构

Also Published As

Publication number Publication date
CN106098754A (zh) 2016-11-09

Similar Documents

Publication Publication Date Title
CN104201206B (zh) 一种横向soi功率ldmos器件
CN102184939B (zh) 一种具有高k介质槽的半导体功率器件
CN107275383B (zh) 一种含有异质结的超结igbt
CN101969073A (zh) 快速超结纵向双扩散金属氧化物半导体管
CN106887466A (zh) 一种二维类超结ldmos器件及其制备方法
CN105047694B (zh) 一种横向高压功率器件的结终端结构
CN103928528B (zh) 一种横向高压功率半导体器件的结终端结构
CN103928527A (zh) 一种横向高压功率半导体器件的结终端结构
CN105047693B (zh) 一种横向高压功率器件的结终端结构
CN107170801B (zh) 一种提高雪崩耐量的屏蔽栅vdmos器件
CN105789291A (zh) 一种双分裂沟槽栅电荷存储型igbt及其制造方法
CN106129118B (zh) 横向高压功率器件的结终端结构
CN106252393B (zh) 横向高压功率器件的结终端结构
CN103928500B (zh) 一种横向高压功率半导体器件的结终端结构
CN102263125A (zh) 一种横向扩散金属氧化物功率mos器件
CN105140269B (zh) 一种横向高压功率器件的结终端结构
CN104617139B (zh) Ldmos器件及制造方法
CN106206677B (zh) 横向高压功率器件的结终端结构
CN106098754B (zh) 横向高压功率器件的结终端结构
CN105206659B (zh) 一种横向高压功率器件的结终端结构
CN107359194B (zh) 一种消除高电场的器件
CN106098755B (zh) 横向高压功率器件的结终端结构
CN109065629A (zh) 一种槽栅超结器件
CN108767013A (zh) 一种具有部分埋层的sj-ldmos器件
CN105206657B (zh) 一种横向高压功率器件的结终端结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20190412

CF01 Termination of patent right due to non-payment of annual fee