CN103904124A - 具有u型延伸栅的soi槽型ldmos器件 - Google Patents
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Abstract
一种具有U型延伸栅的SOI槽型LDMOS器件，属于半导体功率器件技术领域。本发明在常规LDMOS器件的基础上，通过将普通槽栅延伸至漏端，形成U型延伸栅，并在有源层中引入介质槽，介质槽中填充材料的介电系数低于有源层的介电系数。本发明一方面，在导通状态，U型延伸栅侧壁形成多子积累层，形成电流的低阻通道，降低导通电阻；另一方面，在阻断状态，介质槽调制器件横向电场，改善器件表面和体内电场分布，提高器件耐压。同时介质槽折叠漂移区，缩小器件横向尺寸，大大降低了比导通电阻。
Description
技术领域
本发明属于功率半导体器件技术领域，涉及LDMOS（Lateral Double-diffusion Metal OxideSemiconductor field effect transistor，横向双扩散金属-氧化物-半导体场效应晶体管）器件，尤其是一种SOI（Semiconductor On Insulator，绝缘衬底上半导体）槽型LDMOS)器件
背景技术
SOI是指绝缘衬底上的半导体，与体硅技术相比，SOI技术具有高速、低功耗、高集成度、寄生效应小、泄漏电流小以及便于隔离等优点，并具备很强的抗辐照能力以及无可控硅自锁效应。同时其相对低的导通电阻以及便于集成等特点使得SOI LDMOS在功率集成电路、尤其在低功耗集成电路中应用十分广泛。
对常规功率MOS器件，存在硅极限（Silicon limit）问题，即比导通电阻正比于击穿电压的2.5次方（Ron,sp∝BV2.5）。随着击穿电压提高，比导通电阻呈指数趋势上升，功耗大大增加。与VDMOS(Vertical Double-diffusion Metal Oxide Semiconductor field effect transistor，纵向双扩散金属-氧化物-半导体场效应晶体管)相比，LDMOS漂移区长度增加导致芯片面积等比例增加，器件的比导通电阻增加。因此，LDMOS的硅极限问题严重制约着横向器件的发展。
为了缓解比导通电阻和击穿电压的矛盾关系，业内研究者进行了大量研究。RESURF（Reduced Surface Field）技术是横向器件常用的改善耐压与比导通电阻的关系的方法之一，RESURF技术把常规的一维电场向二维电场转换，通过二维耗尽，优化器件表面电场，改善耐压与比导通电阻的关系，但RESURF技术对比导通电阻的改善有限。
槽栅结构能够有效降低比导通电阻，与传统平面栅结构相比，槽栅结构有以下优点：首先，槽栅结构能够避免平面栅结构的JFET（Junction Field-Effect-Transistor，结型场效应晶体管）效应；其次，槽栅结构的沟道沿纵向方向，能够缩小器件元胞尺寸，提高沟道密度和电流密度；最后，槽栅结构的沟道长度不受光刻工艺的限制，沟道可以做得较短，能有效降低导通电阻。由于槽深结构有相对于平面栅的优势，部分业内研究者将槽栅和平面栅结合，进一步提高沟道密度，减小导通电阻。文献（Tobias Erlbacher,G.Rattmann,Anton J.Bauer,LotharFrey,【Trench Gate Integration into Planar Technology for Reduced On-resistance in LDMOSDevices】,ISPSD,2010）针对LDMOS功率器件提出了一种双栅结构，槽栅的引入，使得漂移区的电流不再集中于表面，电流流通面积增大。槽栅和平面栅构成双沟道，大大降低了导通电阻。但由于漂移区的掺杂浓度较低，且漂移区较长，限制了导通电阻的进一步降低。中国专利（201210179867.9，2012.06.04，【一种双栅功率MOSFET器件】）提出一种低阻双栅LDMOS，器件结构如图1所示，该结构在普通双栅LDMOS的基础上，通过将与金属漏极相连的漏极欧姆接触区向有源层下方延伸，形成纵向漏极接触区18a，并在有源层与衬底之间引入一层与纵向漏极接触区下端相连的重掺杂埋层18b。该结构能够有效缩短电流导通路径，同时双电流通道能够提高电流流通面积，降低导通电阻，但耐压会受到一定影响。
为了进一步缓解常规LDMOS存在的上述问题，业内研究者基于槽的概念，在器件漂移区中引入介质槽。介质槽能折叠漂移区，缩小器件尺寸，同等耐压下，能大大减小芯片面积，节约成本。文献（Xiaorong Luo,Jie Fan,Yuangang Wang,Tianfei Lei,Ming Qiao,Bo Zhang,Florin Udrea,【Ultralow Specific On-Resistance High-Voltage SOI Lateral MOSFET】，IEEEELECTRON DEVICE LETTERS,VOL.32,NO.2,FEBRUARY2011）提出一种超低比导通电阻SOI LDMOS，器件结构如图2所示，该结构把常规槽栅结构延伸至介质埋层2，并在漂移区5中引入介质槽6。介质槽对漂移区产生多维度耗尽，降低器件表面电场，同时介质槽填充材料的介电系数低于漂移区5材料介电常数，增强了介质槽内电场，提高了器件耐压。延伸至介质埋层的槽栅形成低电阻通道，提高电流密度，且介质槽折叠漂移区，缩小器件横向尺寸，使器件比导通电阻大大降低，功耗降低。该结构在横向尺寸为6.5μm上，击穿电压为233V，比导通电阻为3.3mΩ·cm2，优值为16.5MW/cm2。
以上结构正向导通时漂移区电阻占主导，因此导通电阻依赖漂移区浓度。但随耐压升高，优化的漂移区浓度降低，导致导通电阻增大。
发明内容
为了进一步缓减功率半导体器件中击穿电压和比导通电阻的矛盾，本发明提供一种具有U型延伸栅的SOI槽型LDMOS器件，该器件将普通槽栅延伸至漏端形成U型延伸栅结构。在器件的导通状态下，U型延伸栅侧壁形成多子积累层，形成电流的低阻通道，降低导通电阻，使导通电阻不取决于漂移区掺杂浓度；而在器件的阻断状态下，在漂移区中引入的介质槽能够改善器件表面和体内电场分布，提高器件耐压，同时介质槽通过折叠漂移区作用，能够缩小器件横向尺寸，降低比导通电阻。
本发明技术方案如下：
具有U型延伸栅的SOI槽型LDMOS器件，如图3至图6所示，包括纵向自下而上的衬底层1、介质埋层2和有源层3。有源层3表面两侧分别具有第二导电类型半导体体区9和第一导电类型重掺杂半导体漏区12，其中第二导电类型半导体体区9中具有相互独立的第一导电类型重掺杂半导体源区10和第二导电类型重掺杂半导体体接触区11，第一导电类型重掺杂半导体源区10和第二导电类型重掺杂半导体体接触区11的引出端均与金属源极S相连，第一导电类型重掺杂半导体漏区12的引出端与金属漏极D相连。第二导电类型半导体体区9和之间的有源层为第一导电类型半导体漂移区5，第一导电类型半导体漂移区5中具有介质槽6，槽内填充有介电常数小于第一导电类型半导体漂移区5介电常数的介质材料；介质槽6的纵向深度大于第二导电类型半导体体区9的纵向深度但小于漂移区5的厚度。有源层3中还具有一个U型延伸栅结构，所述U型延伸栅结构由金属栅极G、延伸栅半导体材料和栅介质材料4构成，其中延伸栅半导体材料包括第二导电类型重掺杂半导体栅端欧姆接触区13，半导体高阻区14，第一导电类型重掺杂半导体场截止区15以及第二导电类型半导体漏端接触区16；第二导电类型重掺杂半导体栅端欧姆接触区13的引出端与金属栅极G相连，第二导电类型半导体漏端接触区16的引出端与金属漏极D相连，第二导电类型半导体漏端接触区16的下方与第一导电类型重掺杂半导体场截止区15相连，半导体高阻区14连接于第二导电类型重掺杂半导体栅端欧姆接触区13和第一导电类型重掺杂半导体场截止区15之间，整个延伸栅半导体材料形成一个U型结构；半导体高阻区14的下方与介质埋层2相连，整个延伸栅半导体材料采用栅介质材料4与第一导电类型重掺杂半导体源区10、第二导电类型半导体体区9、第一导电类型半导体漂移区5和第一导电类型重掺杂半导体漏区12相隔离。
进一步地，本发明提供的具有U型延伸栅的SOI槽型LDMOS器件中，所述介质槽6的纵向深度大于第二导电类型半导体体区9的纵向深度但小于漂移区5的厚度；介质槽内填充两种或两种以上介电常数不同介质材料，不同介质材料的介电常数沿介质槽纵向方向自下而上逐渐递减。多种填充介质在不同介质界面处引入的电场尖峰，能起到调制体内电场，提高器件耐压的作用。
进一步地，本发明提供的具有U型延伸栅的SOI槽型LDMOS器件中，所述介质槽内靠近第二导电类型半导体体区9的一侧还具有一个由导电材料形成的槽栅结构7，所述槽栅结构7的导电材料8的引出端与金属栅极G相连；所述第一导电类型重掺杂半导体源区10分为两部分，且分别位于第二导电类型重掺杂半导体体接触区11两侧，三者的引出端共同接金属源极S，其中一部分第一导电类型重掺杂半导体源区10a与栅介质材料4接触，另一部分第一导电类型重掺杂半导体源区10b与介质槽6接触；槽栅结构7的纵向深度大于或等于第二导电类型半导体体区9的纵向深度，槽栅结构7的导电材料8采用介质槽6内填充的介质材料与另一部分第一导电类型重掺杂半导体源区10b和第二导电类型半导体体区9相隔离。槽栅结构7的增加能提高整个器件的沟道密度，降低沟道电阻。
此外，本领域技术人员应当知道，本发明提供的具有U型延伸栅的SOI槽型LDMOS器件中，所述U型延伸栅中的半导体高阻区14可以采用第一导电类型或第二导电类型半导体形成；所述栅介质材料4可以采用二氧化硅或介电系数比二氧化硅高的介质材料；所述介质埋层2材料可以采用二氧化硅或介电常数低于二氧化硅的介质材料；所述有源层3可以采用采用Si、SiC、SiGe、GaAs或GaN半导体材料形成。
本发明的有益效果是：
与常规槽型LDMOS器件相比，本发明提供的具有U型延伸栅的SOI槽型LDMOS器件具有以下优点：器件在正向导通状态下，延伸至漏端的U型栅在漂移区外侧形成多子积累层，构成低阻通道，能够降低漂移区电阻；在反向阻断状态下，在有源层中引入的介质槽，能够起到调制器件横向电场，改善器件的表面和体内电场分布的作用，从而提高器件耐压。正向电流大部分通过多子积累层，打破常规器件导通电阻强烈依赖漂移区浓度的定律，同时介质槽折叠漂移区，缩小器件横向尺寸，能够进一步降低比导通电阻，缓解了Ron,sp∝BV2.5的矛盾。
附图说明
图1是现有技术中双栅带埋层的功率MOSFET器件的剖面结构示意图。
图2是现有技术中超低比导通电阻功率MOSFET器件的剖面结构示意图。
图3是本发明提供的具有U型延伸栅的SOI槽型功率LDMOS器件剖面结构示意图（N沟道）。
图4是本发明提供的具有U型延伸栅的双栅SOI槽型功率LDMOS器件剖面结构示意图。
图5是本发明提供的具有变介电系数介质槽的U型延伸栅SOI槽型LDMOS器件剖面结构示意图。
图6是本发明提供的具有U型延伸栅的SOI槽型LDMOS器件剖面结构示意图（P沟道）。
图7是各结构在反向阻断状态下的二维等势线分布图。
图8是各结构在正向导通状态下的二维电流线分布图。
附图标记：
1是衬底层，2是介质埋层，3是有源层，4是栅介质材料，5是第一导电类型半导体漂移区，6是介质槽，7是槽栅结构，8是槽栅结构中的导电材料，9是第二导电类型半导体体区，10是第一导电类型重掺杂半导体源区，11是第二导电类型重掺杂半导体体接触区，12是第一导电类型重掺杂半导体漏区，13是第二导电类型重掺杂半导体栅端欧姆接触区，14是半导体高阻区，15是第一导电类型重掺杂半导体场截止区，16是第二导电类型半导体漏端接触区，17是平面栅，18是漏接触区，18a是纵向漏接触区，18b是横向重掺杂埋层，19是平面栅栅介质，G是金属栅极，D是金属漏极，S是金属源极。
具体实施方式
下面参照附图并结合具体实施例，对本发明的技术方案进行详细描述。
本发明的技术方案，充分利用U型延伸栅、介质槽，对SOI槽型LDMOS的电气性能进行了综合改进和提高。为方便描述，本发明提供的具有U型延伸栅的SOI槽型LDMOS器件有时也简称器件。
实施方案一
图3是本发明提出的N沟道具有U型延伸栅的SOI槽型LDMOS器件结构示意图。如图3所示，器件包括纵向自下而上的衬底层1、介质埋层2和有源层3；有源层3表面两侧分别具有第二导电类型半导体体区9和第一导电类型重掺杂半导体漏区12，其中第二导电类型半导体体区9中具有相互独立的第一导电类型重掺杂半导体源区10和第二导电类型重掺杂半导体体接触区11，第一导电类型重掺杂半导体源区10和第二导电类型重掺杂半导体体接触区11的引出端均与金属源极S相连，第一导电类型重掺杂半导体漏区12的引出端与金属漏极D相连。第二导电类型半导体体区9和之间的有源层为第一导电类型半导体漂移区5，第一导电类型半导体漂移区5中具有介质槽6，槽内填充有介电常数小于第一导电类型半导体漂移区5介电常数的介质材料；介质槽6的纵向深度大于第二导电类型半导体体区9的纵向深度但小于漂移区5的厚度。有源层3中还具有一个U型延伸栅结构，所述U型延伸栅结构由金属栅极G、延伸栅半导体材料和栅介质材料4构成，其中延伸栅半导体材料包括第二导电类型重掺杂半导体栅端欧姆接触区13，半导体高阻区14，第一导电类型重掺杂半导体场截止区15以及第二导电类型半导体漏端接触区16；第二导电类型重掺杂半导体栅端欧姆接触区13的引出端与金属栅极G相连，第二导电类型半导体漏端接触区16的引出端与金属漏极D相连，第二导电类型半导体漏端接触区16的下方与第一导电类型重掺杂半导体场截止区15相连，半导体高阻区14连接于第二导电类型重掺杂半导体栅端欧姆接触区13和第一导电类型重掺杂半导体场截止区15之间，整个延伸栅半导体材料形成一个U型结构；半导体高阻区14的下方与介质埋层2相连，整个延伸栅半导体材料采用栅介质材料4与第一导电类型重掺杂半导体源区10、第二导电类型半导体体区9、第一导电类型半导体漂移区5和第一导电类型重掺杂半导体漏区12相隔离。
实施方案二
图4是本发明提出的一种具有U型延伸栅的双栅SOI槽型LDMOS器件。图4所示方案二与图3所示方案一的区别在于采用双栅结构。在介质槽6中引入槽栅7，将N型源区分为两部分10a、10b，一部分源区10a与栅介质4接触，另一部分源区10b与介质槽6接触,。双栅结构能提高沟道密度和电流密度，降低沟道电阻，进而降低比导通电阻，与实施方案一相比，本方案器件具有更低的比导通电阻。
实施方案三
图5是本发明提出的一种具有变介电系数介质槽的U型延伸栅SOI槽型LDMOS器件。图5所示方案三与图3所示方案一的区别在于介质槽6的填充材料为介电系数从上到下逐渐增加的多种介质，且所有填充材料的介电系数都低于半导体有源层3的介质系数。由于介质槽6内填充材料介电系数不同，该器件在反向阻断状态下，在不同介电系数填充材料的交界处引入电场尖峰，能够起到调制器件体内电场分布的作用，从而提高器件耐压，进一步改善耐压和比导通电阻的关系。
实施方案四
图6是本发明提供的P沟道具有U型延伸栅的SOI槽型LDMOS器件。与N沟道具有U型延伸栅的SOI槽型LDMOS器件相比，图6所示方案四的漂移区5、漏区12、体接触区11、体区9、欧姆接触区13、重掺杂场截止区15、接触区16、源区10a和10b等区域的半导体材料的导电类型与N沟道具有延伸栅的SOI槽型LDMOS器件的相应区域相反。衬底1和高阻区14的导电类型可为第一导电类型或者第二导电类型。本发明提出的具有延伸栅的SOI槽型LDMOS器件，既可用于制作N沟道MOSFET器件，也可以制作P沟道MOSFET器件。
本发明的上述几种实施方案描述的具有U型延伸栅的SOI槽型LDMOS器件，其衬底1可以是N型或P型半导体材料，其SOI层3可以采用Si、SiC、SiGe、GaAs或GaN等半导体材料。当有源层材料采用Si，则延伸栅半导体材料为Si，槽栅的导电材料8为多晶硅。
栅介质材料4工业界一般选择二氧化硅，或者介电常数高于二氧化硅的介质材料。介电系数高的栅介质在相同栅结构下的MIS（Metal-Insulator-Semiconductor）电容更大，积累的电荷越多，更能有效降低导通电阻。且在同等栅电容下，栅介质能做得足够厚，工艺容差性好。
介质埋层2工业界常取二氧化硅，或介电系数低于二氧化硅的介质材料。二氧化硅工艺相对成熟，但采用介电系数低于二氧化硅的介质，可以增强介质埋层2的电场，有利于提高器件的耐压。介质槽6的填充材料的介电系数低于半导体有源层的介质系数，工业界常用材料为二氧化硅，或介电系数低于二氧化硅的介质材料。采用介电系数低于二氧化硅的介质材料，能进一步增强介质槽内电场，提高器件耐压。
图7是各结构在反向阻断状态下时的二维等势线分布图。（a）代表常规槽型SOI LDMOS结构；（b）代表具有延伸栅的SOI槽型LDMOS器件结构。图7（b）的高阻区14为N型半导体，图中两根相邻等势线的电位差为5V，两种结构在器件横向尺寸均为7μm的条件下，击穿电压都是215V（有源层半导体材料为Si，绝缘介质材料为SiO2）。如图7所示，介质槽的引入能折叠漂移区，缩小器件横向尺寸，同时调制器件横向电场，改善器件表面和体内电场分布，提高器件耐压，延伸栅的引入对器件的耐压几乎无影响。
图8是是各结构在正向导通状态下的二维电流线分布图。（a）代表常规槽型SOI LDMOS结构；（b）代表本发明的具有U型延伸栅的SOI槽型LDMOS器件结构。图8（b）的高阻区14为N型半导体，图中两根相邻电流线的电流强度差为1×10-6A/μm。如图8（a）所示，常规槽型SOI LDMOS漂移区浓度比较低，电流线非常稀疏，比导通电阻为13.5mΩ·cm2（VG=15V）。如图8（b）所示，U型延伸栅在漂移区5外侧形成一层高浓度的电子积累层，在正向导通状态下，大部分电流通过电子积累层，漂移区电阻大大降低，比导通电阻为2mΩ·cm2（VG=15V）。高阻区14为P型时，反向阻断状态下，能对N型漂移区5耗尽，提高漂移区5掺杂浓度，能进一步降低比导通电阻。
综上所述，本发明提供的具有U型延伸栅的SOI槽型LDMOS器件，一方面通过延伸至漏的U型延伸栅，在导通状态，在漂移区外侧形成高浓度的多子积累层，形成低阻通道；另一方面在漂移区中引入介质槽，在阻断状态，调制器件横向电场，改善器件表面和体内电场分布，提高器件耐压。正向导通状态下，大部分电流流过多子积累层，且介质槽折叠漂移区，缩小器件横向尺寸，器件比导通电阻大大降低。与常规槽型LDMOS器件相比，器件电流大部分通过电子积累层，打破常规器件比导通电阻强烈依赖漂移区浓度的定律，而延伸栅对耐压几乎无影响，有效缓解了击穿电压和比导通电阻的矛盾关系。
Claims (7)
1.具有U型延伸栅的SOI槽型LDMOS器件，包括纵向自下而上的衬底层（1）、介质埋层（2）和有源层（3）；有源层（3）表面两侧分别具有第二导电类型半导体体区（9）和第一导电类型重掺杂半导体漏区（12），其中第二导电类型半导体体区（9）中具有相互独立的第一导电类型重掺杂半导体源区（10）和第二导电类型重掺杂半导体体接触区（11），第一导电类型重掺杂半导体源区（10）和第二导电类型重掺杂半导体体接触区（11）的引出端均与金属源极（S）相连，第一导电类型重掺杂半导体漏区（12）的引出端与金属漏极（D）相连；第二导电类型半导体体区（9）和之间的有源层为第一导电类型半导体漂移区（5），第一导电类型半导体漂移区（5）中具有介质槽（6），槽内填充有介电常数小于第一导电类型半导体漂移区（5）介电常数的介质材料；所述介质槽（6）的纵向深度大于第二导电类型半导体体区（9）的纵向深度但小于漂移区（5）的厚度；
其特征在于，有源层（3）中还具有一个U型延伸栅结构，所述U型延伸栅结构由金属栅极（G）、延伸栅半导体材料和栅介质材料（4）构成，其中延伸栅半导体材料包括第二导电类型重掺杂半导体栅端欧姆接触区（13），半导体高阻区（14），第一导电类型重掺杂半导体场截止区（15）以及第二导电类型半导体漏端接触区（16）；第二导电类型重掺杂半导体栅端欧姆接触区（13）的引出端与金属栅极（G）相连，第二导电类型半导体漏端接触区（16）的引出端与金属漏极（D）相连，第二导电类型半导体漏端接触区（16）的下方与第一导电类型重掺杂半导体场截止区（15）相连，半导体高阻区（14）连接于第二导电类型重掺杂半导体栅端欧姆接触区（13）和第一导电类型重掺杂半导体场截止区（15）之间，整个延伸栅半导体材料形成一个U型结构；半导体高阻区（14）的下方与介质埋层（2）相连，整个延伸栅半导体材料采用栅介质材料（4）与第一导电类型重掺杂半导体源区（10）、第二导电类型半导体体区（9）、第一导电类型半导体漂移区（5）和第一导电类型重掺杂半导体漏区（12）相隔离。
2.根据权利要求1所述的具有U型延伸栅的SOI槽型LDMOS器件，其特征在于，所述介质槽（6）内填充两种或两种以上介电常数不同介质材料，不同介质材料的介电常数沿介质槽纵向方向自下而上逐渐递减。
3.根据权利要求1或2所述的具有U型延伸栅的SOI槽型LDMOS器件，其特征在于，所述介质槽内靠近第二导电类型半导体体区（9）的一侧还具有一个由导电材料形成的槽栅结构（7），所述槽栅结构（7）的导电材料（8）的引出端与金属栅极（G）相连；所述第一导电类型重掺杂半导体源区（10）分为两部分，且分别位于第二导电类型重掺杂半导体体接触区（11）两侧，三者的引出端共同接金属源极（S），其中一部分第一导电类型重掺杂半导体源区（10a）与栅介质材料（4）接触，另一部分第一导电类型重掺杂半导体源区（10b）与介质槽（6）接触；槽栅结构（8）的纵向深度大于或等于第二导电类型半导体体区（9）的纵向深度，槽栅结构（8）的导电材料（8）采用介质槽（6）内填充的介质材料与另一部分第一导电类型重掺杂半导体源区（10b）和第二导电类型半导体体区（9）相隔离。
4.根据权利要求1至3中任一项所述具有U型延伸栅的SOI槽型LDMOS器件，其特征在于，所述U型延伸栅中的半导体高阻区（14）为第一导电类型或第二导电类型半导体。
5.根据权利要求1至4中任一项所述具有U型延伸栅的SOI槽型LDMOS器件，其特征在于，所述栅介质材料（4）为二氧化硅或介电系数比二氧化硅高的介质材料。
6.根据权利要求1至5中任一项所述具有U型延伸栅的SOI槽型LDMOS器件，其特征在于，所述介质埋层（2）材料为二氧化硅或介电常数低于二氧化硅的介质材料。
7.根据权利要求1至6中任一项所述具有U型延伸栅的SOI槽型LDMOS器件，其特征在于，所述有源层（3）材料采用Si、SiC、SiGe、GaAs或GaN半导体材料。
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Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105161420A (zh) * | 2015-07-13 | 2015-12-16 | 电子科技大学 | 一种横向mosfet器件的制造方法 |
| CN106098754A (zh) * | 2016-08-25 | 2016-11-09 | 电子科技大学 | 横向高压功率器件的结终端结构 |
| CN106129118A (zh) * | 2016-08-25 | 2016-11-16 | 电子科技大学 | 横向高压功率器件的结终端结构 |
| CN107134481A (zh) * | 2017-05-08 | 2017-09-05 | 工业和信息化部电子第五研究所华东分所 | 一种电子元件及其制备方法 |
| CN107195683A (zh) * | 2017-06-26 | 2017-09-22 | 电子科技大学 | 一种横向高压器件 |
| CN107275388A (zh) * | 2017-06-26 | 2017-10-20 | 电子科技大学 | 一种横向高压器件 |
| CN107425052A (zh) * | 2017-07-28 | 2017-12-01 | 电子科技大学 | 一种横向高压器件 |
| CN107425067A (zh) * | 2017-05-08 | 2017-12-01 | 工业和信息化部电子第五研究所华东分所 | 一种新型电子元件及其制备方法 |
| CN105185819B (zh) * | 2015-10-10 | 2018-05-29 | 工业和信息化部电子第五研究所华东分所 | 一种环形栅半导体功率器件和制备方法 |
| CN110212032A (zh) * | 2019-05-31 | 2019-09-06 | 西安电子科技大学 | 一种栅控双极-场效应复合元素半导体基横向双扩散金属氧化物半导体晶体管 |
| CN110416306A (zh) * | 2019-07-01 | 2019-11-05 | 长沙理工大学 | 一种具有阶梯分离栅l型槽横向器件 |
| CN111162122A (zh) * | 2019-12-23 | 2020-05-15 | 广东美的白色家电技术创新中心有限公司 | 一种横向功率器件 |
| CN114464673A (zh) * | 2022-04-11 | 2022-05-10 | 北京芯可鉴科技有限公司 | 双栅ldmosfet器件、制造方法及芯片 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020060339A1 (en) * | 2000-11-20 | 2002-05-23 | Michiaki Maruoka | Semiconductor device having field effect transistor with buried gate electrode surely overlapped with source region and process for fabrication thereof |
| CN101393915A (zh) * | 2007-09-19 | 2009-03-25 | 恩益禧电子股份有限公司 | 具有沟槽栅极结构的半导体器件 |
| JP2010171417A (ja) * | 2008-12-25 | 2010-08-05 | Rohm Co Ltd | 半導体装置 |
| CN102790082A (zh) * | 2011-05-16 | 2012-11-21 | 瑞萨电子株式会社 | Ie型沟槽栅igbt |
-
2014
- 2014-04-10 CN CN201410142967.3A patent/CN103904124B/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020060339A1 (en) * | 2000-11-20 | 2002-05-23 | Michiaki Maruoka | Semiconductor device having field effect transistor with buried gate electrode surely overlapped with source region and process for fabrication thereof |
| CN101393915A (zh) * | 2007-09-19 | 2009-03-25 | 恩益禧电子股份有限公司 | 具有沟槽栅极结构的半导体器件 |
| JP2010171417A (ja) * | 2008-12-25 | 2010-08-05 | Rohm Co Ltd | 半導体装置 |
| CN102790082A (zh) * | 2011-05-16 | 2012-11-21 | 瑞萨电子株式会社 | Ie型沟槽栅igbt |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105161420A (zh) * | 2015-07-13 | 2015-12-16 | 电子科技大学 | 一种横向mosfet器件的制造方法 |
| CN105161420B (zh) * | 2015-07-13 | 2017-10-13 | 电子科技大学 | 一种横向mosfet器件的制造方法 |
| CN105185819B (zh) * | 2015-10-10 | 2018-05-29 | 工业和信息化部电子第五研究所华东分所 | 一种环形栅半导体功率器件和制备方法 |
| CN106098754A (zh) * | 2016-08-25 | 2016-11-09 | 电子科技大学 | 横向高压功率器件的结终端结构 |
| CN106129118A (zh) * | 2016-08-25 | 2016-11-16 | 电子科技大学 | 横向高压功率器件的结终端结构 |
| CN106129118B (zh) * | 2016-08-25 | 2019-04-26 | 电子科技大学 | 横向高压功率器件的结终端结构 |
| CN106098754B (zh) * | 2016-08-25 | 2019-04-12 | 电子科技大学 | 横向高压功率器件的结终端结构 |
| CN107134481A (zh) * | 2017-05-08 | 2017-09-05 | 工业和信息化部电子第五研究所华东分所 | 一种电子元件及其制备方法 |
| CN107425067A (zh) * | 2017-05-08 | 2017-12-01 | 工业和信息化部电子第五研究所华东分所 | 一种新型电子元件及其制备方法 |
| CN107195683A (zh) * | 2017-06-26 | 2017-09-22 | 电子科技大学 | 一种横向高压器件 |
| CN107275388A (zh) * | 2017-06-26 | 2017-10-20 | 电子科技大学 | 一种横向高压器件 |
| CN107275388B (zh) * | 2017-06-26 | 2021-06-08 | 电子科技大学 | 一种横向高压器件 |
| CN107425052A (zh) * | 2017-07-28 | 2017-12-01 | 电子科技大学 | 一种横向高压器件 |
| CN110212032A (zh) * | 2019-05-31 | 2019-09-06 | 西安电子科技大学 | 一种栅控双极-场效应复合元素半导体基横向双扩散金属氧化物半导体晶体管 |
| CN110212032B (zh) * | 2019-05-31 | 2021-04-13 | 西安电子科技大学 | 一种栅控双极-场效应复合元素半导体基横向双扩散金属氧化物半导体晶体管 |
| CN110416306A (zh) * | 2019-07-01 | 2019-11-05 | 长沙理工大学 | 一种具有阶梯分离栅l型槽横向器件 |
| CN111162122A (zh) * | 2019-12-23 | 2020-05-15 | 广东美的白色家电技术创新中心有限公司 | 一种横向功率器件 |
| CN111162122B (zh) * | 2019-12-23 | 2023-02-24 | 广东美的白色家电技术创新中心有限公司 | 一种横向功率器件 |
| CN114464673A (zh) * | 2022-04-11 | 2022-05-10 | 北京芯可鉴科技有限公司 | 双栅ldmosfet器件、制造方法及芯片 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103904124B (zh) | 2016-08-17 |
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