CN103268890B - 一种具有结型场板的功率ldmos器件 - Google Patents
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Abstract
一种具有结型场板的功率LDMOS器件，属于功率半导体器件技术领域。本发明在常规LDMOS器件的衬底中形成与衬底掺杂类型相反的埋层，在器件漂移区表面形成由PN结构成的结型场板。本发明利用结型场板中PN结电场分布调制器件表面电场，使器件表面电场分布更加均匀，能有效避免金属场板末端电场尖峰的不足，提高器件的击穿特性；反向阻断状态下，结型场板对漂移区有辅助耗尽作用，能大幅提高漂移区掺杂水平，降低器件导通电阻；同时，结型场板中PN结反向偏置时反向电流小，有利降低场板中的泄漏电流，衬底中的埋层能有效提高器件耐压特性。本发明的器件具有高压、低功耗、低成本与易集成的特点，适用于功率集成电路与射频功率集成电路。
Description
技术领域
本发明属于功率半导体器件技术领域，涉及功率MOSFET器件，尤其是功率LDMOS器件。
发明背景
对于常规LDMOS器件而言，漂移区长度随器件击穿电压的升高而单调增加；这不仅会增大器件(或电路)的芯片面积和成本，而且不利于芯片小型化。更严重的是，器件的导通电阻随漂移区长度(或器件耐压)的增加而增大，其中击穿电压(BV,Breakdown Voltage)与比导通电阻(Ron,sp，Specific on-Resistance)之间关系可表示为Ron,sp∝BV2.5，而导通电阻的增加导致器件功耗急剧增加，并且器件开关速度也随之减低。
为缓解击穿电压与导通电阻之间的矛盾关系，提高器件的击穿电压，研究者提出了诸多方法，其中结终端技术应用广泛。文献(陈星弼，【p-n+结有场板时表面电场分布的简单表示式】，电子学报，Vol.14，36(1986))中指出金属场板(如图1所示)可有效降低器件表面电场峰值并改善器件表面电场的分布，从而提高器件击穿电压；但金属场板的不足之处在于金属场板的末端会引入一个附加电场尖峰而影响器件的击穿特性。
进一步，有研究者提出了如图2所示的非均匀氧化层的斜坡金属场板结构，可以降低金属场板末端附加电场尖峰值从而提高器件击穿特性；但斜坡金属场板结构因非均匀氧化层工艺实现难度大而应用受限。
为了达到与非均匀场板技术同样的效果并降低工艺难度，有研究者提出了如图3所示的阶梯型场板结构(张波，【提高器件耐压的非均匀氧化层场板技术】，半导体技术，No.4，19(1998))，阶梯型场板结构同样能缓解金属场板末端的附加电场尖峰而提高器件击穿电压，并且工艺相对简单；但阶梯型场板结构的实现需要增加掩模版的张数，因此成本会有所增加。
除了金属场板结构外，也有研究者提出了SIPOS(Semi-Insulating Poly-crystalline Silicon)高电阻率阻性场板结构(L.E.Clark and D.S.Zoroglu,【Enhancement of breakdown propertiesof overlay annular diodes by field shaping resistive films】,Solid-State Electronics,vol.15,pp.653-657,1972)，如图4所示。此SIPOS阻性场板是在器件源极与漏极之间引入了高电阻率的多晶电阻层，利用多晶电阻分压特性使得器件表面电势连续分布，有效降低了器件表面电场峰值并使得表面电场分布更加均匀，避免了器件表面提前击穿从而提高器件击穿电压；然而SIPOS中由漏极流向源极的泄露电流较大，会增加器件的功耗。
RESURF(Reduced SURface Field,降低表面电场)结构是功率半导体器件中缓解器件击穿电压与导通电阻矛盾的常用技术，图5给出了RESURF结构截面示意图。RESURF结构能降低器件表面电场峰值而避免提前击穿，同时也能提高漂移区的掺杂浓度而降低导通电阻。文献(Y.Koishikawa,M.Takahashi,H.Yangigawa,and T.Kunyama,【Double RESURF devicetechnology for power ICs】,NEC RES Dev.,1994,359(4)；Mohamed Imam,Zia Hossain,Mohammed Quddus,Jim Adams,Charles Hoggatt,Takeshi Ishiguro,and Rajesh Nair,【Design andOptimization of Double-RESURF High-Voltage Lateral Devices for a Manufacturable Process】,IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.50,NO.7,JULY 2003)中给出了RESURF技术对提高器件击穿电压与降低导通电阻的效果，从中可以看出RESURF结构有效缓解了器件击穿电压与比导通电阻间2.5次方的矛盾关系。但是RESURF结构需要占用部分电流流经面积而不利于进一步降低导通电阻。
发明内容
本发明目的在于提供一种具有结型场板(Junction Field Plate,JFP)的功率LDMOS器件。所述功率LDMOS器件具有新型结型场板结构，该结型场板(JFP)结构与传统金属场板等结终端结构相比，结型场板结构能降低场板中泄漏电流并优化器件表面电场的分布，削弱常规金属场板末端的电场尖峰，改善器件的击穿特性；同时JFP对漂移区有辅助耗尽，能大幅度提高漂移区掺杂浓度而减小器件导通电阻。本发明提供的具有结型场板的功率LDMOS器件中，新型结型场板结构也能够应用于多种功率半导体器件中。
本发明技术方案如下：
一种具有结型场板的功率LDMOS器件，如图6所示，包括纵向自下而上的第一导电类型半导体衬底1和第二导电类型半导体有源层7；所述第一导电类型半导体衬底1中具有第二导电类型半导体埋层2；所述第二导电类型半导体有源层7表面一侧具有第一导电类型半导体体区4，第一导电类型半导体体区4表面具有相邻的第二导电类型半导体源区5和第一导电类型半导体体接触区6，第二导电类型半导体源区5和第一导电类型半导体体接触区6的共同引出端为源电极S；所述第二导电类型半导体有源层7表面另一侧具有第二导电类型半导体漏区8，第二导电类型半导体漏区8的引出端为漏电极D；第二导电类型半导体漏区8与第一导电类型半导体体区4之间的有源层7形成器件的漂移区；所述第一导电类型半导体体区4表面，以及与之相连的部分第二导电类型半导体源区5和部分漂移区表面具有栅介质层10a，栅介质层表面为栅导电材料10b，栅导电材料的引出端为栅电极G；栅电极G与源电极S之间具有隔离介质9。所述漂移区表面还具有结型场板结构，所述结型场板结构由场介质14和半导体结型场板构成，其中场介质14位于漂移区表面，半导体结型场板位于场介质14表面；所述半导体结型场板包括与源电极S相接触的第一导电类型半导体欧姆接触区11，与漏电极D相接触的第二导电类型半导体欧姆接触区13，以及位于第一导电类型半导体欧姆接触区11和第二导电类型半导体欧姆接触区13之间的半导体高阻区12。
如图7所示，上述具有结型场板的功率LDMOS器件中，所述半导体结型场板的半导体高阻区12与第二导电类型半导体欧姆接触区13之间还具有第二导电类型掺杂半导体缓冲区12c；所述第二导电类型掺杂半导体缓冲区12c的掺杂浓度低于第二导电类型半导体欧姆接触区13的掺杂浓度。第二导电类型掺杂半导体缓冲区12c能降低漏端电场峰值，避免器件提前击穿。
如图9所示，上述具有结型场板的功率LDMOS器件中，所述半导体结型场板的半导体高阻区12中还具有平行于器件横向方向的第二导电类型掺杂半导体区12b，使得所述半导体结型场板的半导体高阻区12由第一导电类型掺杂半导体区12a和第二导电类型掺杂半导体区12b在垂直于从源区到漏区的方向上交替排列形成超结结构；相应地，位于结型场板结构下方的漂移区中还具有平行于器件横向方向的第一导电类型掺杂半导体区7b，使得器件漂移区由第二导电类型掺杂半导体区7a和第一导电类型掺杂半导体区7b在垂直于从源区到漏区的方向上交替排列形成超结结构；漂移区中的第一导电类型掺杂半导体区7b位于半导体高阻区12中的第二导电类型掺杂半导体区12b的正下方，二者形状和宽度相同且导电类型相反；漂移区中的第二导电类型掺杂半导体区7a位于半导体高阻区12中的第一导电类型掺杂半导体区12a的正下方，二者形状和宽度相同且导电类型相反。其中器件漂移区的超结结构的纵向结深小于或等于有源层7的结深。
如图10所示，半导体结型场板的超结结构半导体高阻区12还可与第二导电类型掺杂半导体缓冲区12c组合在一起，但第二导电类型掺杂半导体缓冲区12c沿器件横向方向的尺寸应小于超结结构半导体高阻区12沿器件横向方向的尺寸。图10所示的具有结型场板的功率LDMOS器件，同样，器件漂移区的超结结构的纵向结深小于或等于有源层7的结深。
上述具有结型场板的功率LDMOS器件中，所述位于第一导电类型半导体衬底1中的第二导电类型半导体埋层2贯穿于从源区到漏区的衬底层中，或只是位于靠近漏区的部分衬底中。
上述具有结型场板的功率LDMOS器件中，所述半导体高阻区12、第二导电类型半导体埋层2、半导体高阻区12中的第一导电类型掺杂半导体区12a、半导体高阻区12中的第二导电类型掺杂半导体区12b、漂移区中的第二导电类型掺杂半导体区7a和漂移区中的第一导电类型掺杂半导体区7b都属于均匀掺杂半导体；或者都属于从源区到漏区方向变掺杂的半导体，其中，半导体高阻区12、半导体高阻区12中的第一导电类型掺杂半导体区12a、漂移区中的第一导电类型掺杂半导体区7b的掺杂浓度均是从源区到漏区方向逐渐降低，第二导电类型半导体埋层2、半导体高阻区12中的第二导电类型掺杂半导体区12b和漂移区中的第二导电类型掺杂半导体区7a的掺杂浓度均是从源区到漏区方向逐渐增加。
上述具有结型场板的功率LDMOS器件中，所述第一导电类型半导体衬底1与第二导电类型半导体有源层7在第一导电类型半导体体区4附近的交界面处具有第一导电类型半导体埋层3。
上述具有结型场板的功率LDMOS器件中，所述场介质(14)是二氧化硅或者介电系数比二氧化硅更高的介质材料。采用介电常数更高的介质材料，这有利增强结型场板结构对漂移区的辅助耗尽作用，减小导通电阻。
本发明中形成结型场板层的材料可以是单晶硅，也可是多晶、Ge等其他半导体材料。
综上所述，本发明提供的具有结型场板的功率LDMOS器件与常规功率MOS器件相比，具有如下特点：(a)与SIPOS电阻场板相比，结型场板中PN结反向偏置时反向电流小，有利降低场板中的泄漏电流；(b)利用反向偏置结型场板中电场分布可调制器件表面电场，使其分布更加均匀，有利提高器件的击穿特性；(c)利用结型场板对漂移区的辅助耗尽作用可提高漂移区掺杂水平，降低器件导通电阻；(d)该器件与常规CMOS工艺流程能良好兼容。
附图说明
图1是常规金属场板的结构示意图。
图2是非均匀氧化层金属场板的结构示意图。
图3是阶梯氧化层金属场板的结构示意图。
图4是常规SIPOS阻性场板的结构示意图。
图5(a)是常规single-RESURF结构的截面示意图。
图5(b)是常规double-RESURF结构的截面示意图。
图6是本发明提供的具有结型场板的功率LDMOS器件结构示意图。
图7是本发明提供的半导体结型场板中带第二导电类型掺杂半导体缓冲区12c的JFP功率LDMOS器件结构示意图。
图8是本发明提供的具有部分第二导电类型半导体埋层2的JFP功率LDMOS器件结构示意图。
图9(a)是本发明提供的具有超结结构的JFP功率LDMOS器件结构示意图。
图9(b)是本发明提供的具有超结结构的JFP功率LDMOS器件结构示意图，其中第二导电类型半导体埋层2是部分埋层。
图9(c)是本发明提供的具有超结结构的JFP功率LDMOS器件结构示意图，其中超结漂移区结深小于有源层7的结深。
图10(a)是本发明提供的超结结构与第二导电类型掺杂半导体缓冲区12c相结合的JFP功率LDMOS器件结构示意图。
图10(b)是本发明提供的超结结构与第二导电类型掺杂半导体缓冲区12c相结合的JFP功率LDMOS器件结构示意图，其中第二导电类型半导体埋层2是部分埋层。
图10(c)是本发明提供的超结结构与第二导电类型掺杂半导体缓冲区12c相结合的JFP功率LDMOS器件结构示意图，其中超结漂移区结深小于有源层7的结深。
图11是本发明提供的具有第一导电类型半导体埋层3的JFP功率LDMOS器件结构示意图。
图12(a)～(c)是本发明提供的具有第二导电类型半导体埋层2、第一导电类型半导体埋层3与第二导电类型掺杂半导体缓冲层12c的不同组合形式的JFP功率LDMOS器件结构示意图。
具体实施方式
下面结合附图以N沟道JFP LDMOS为例，描述本发明中的技术实施方案。
实施方案一：
图6是本发明提出的具有JFP的功率LDMOS器件结构示意图，包括衬底1、N埋层2、P型体区4、源区5、体接触区6、有源层7、漏区8、电极隔离介质层9、栅介质10a、栅电极导电材料10b、P型欧姆接触区11、P型高电阻区12、N型欧姆接触区13、场介质14以及源电极S、栅电极G和漏电极D，其中体区4与漏区8之间的有源层称为漂移区。
P型欧姆接触区11、P型高电阻区12、N型欧姆接触区13和场介质14构成位于器件表面的结型场板结构JFP；其中P型欧姆接触区11与源电极S电气相连，N型欧姆接触区13和漏电极D电气相连。该JFP能有效调节器件表面电场分布而提高器件的击穿特性，同时JFP中P型高电阻区12对漂移区有辅助耗尽作用而大幅提高漂移区的掺杂水平，改善器件导通电阻特性；而反向偏置时JFP中泄漏电流因为PN结势垒的存在而大大减小，降低了器件的静态功耗。
位于衬底1中的N型埋层2掺杂浓度高并在器件反向偏置时不会全耗尽，即该N埋层2在器件反向偏置时形成等电势体，可以调制器件体内电势分布，进而提高器件的纵向耐压。
另一方面，场介质14可以是二氧化硅或是介电系数更高的介质材料；当场介质14是高介电系数材料时可增强结型场板对漂移区的辅助耗尽作用，有利降低器件导通电阻。
实施方案二：
图7是本发明提出的结型场板中具有N型缓冲区12c的JFP高压LDMOS器件结构示意图；与图6所示结构相比，P型高电阻区12与N型欧姆接触区13之间增加了N型缓冲区12c，N型缓冲区12c的掺杂浓度低于N型欧姆接触区13的掺杂浓度。增加的N型缓冲区12c可缓和器件在N型欧姆接触区13与P型半导体层12d之间的电场尖峰，有利改善器件的耐压特性。
实施方案三：
图8是本发明提供的具有部分第二导电类型半导体埋层2的JFP功率LDMOS器件结构示意图。与图6所示结构相比，图8中部分N型埋层2处于漏端下方的衬底1中，此时N型埋层2同样可提高器件纵向耐压；同时，相比有整块N埋层2的情况，部分N埋层2有利降低衬底泄漏电流。
实施方案四：
本发明提出的结型场板结构和N型埋层2同样适用于超结(SJ)器件。
图9(a)所示是结型场板结构以SJ的形式应用于SJ LDMOS器件时的结构示意图。相比图6示结构，高电阻区12由P型半导体层12a和N型半导体层12b形成SJ结构，而漂移区是由N型半导体层7a和P型半导体层7b构成SJ结构；其中半导体层12a和7a处于上下关系，二者形状和宽度相同，其形状是矩形或梯形等；半导体层12b和7b处于上下关系，二者形状和宽度相同，其形状是矩形或梯形等。因此，场板结构中的SJ结构能对漂移区中SJ结构起到辅助耗尽作用，提高漂移区中半导体层7a和7b的掺杂水平而降低器件导通电阻；同时表面的结型场板结构与N埋层2能一起缓解漂移区中SJ结构对电荷非平衡的敏感程度，削弱衬底辅助耗尽作用。另一方面，由于衬底辅助耗尽作用主要体现在器件漏端，图9(b)示出了具有部分N型埋层2的结构示意图；为更好兼容CMOS等工艺，有源层7中由半导体层7a和7b构成的超结结深可小于等于有源层7的结深，如图9(c)所示。
结合实施案例二，在图9(a)示结构的结型场板SJ区域与N型欧姆接触区13之间加入N型缓冲区12c形成如图10(a)示结构；N型缓冲区12c同样可降低N型欧姆接触区13与P型半导体层12a之间的电场尖峰，避免器件提前击穿而提高器件性能。类似的，具有部分N型埋层2的结构如图10(b)所示；有源层7中由半导体层7a和7b构成的超结结深小于有源层7的结深时的结构如图10(c)所示。
上述高电阻区12、N型埋层2与半导体层12a、12b、7a、7b是均匀掺杂，或是从源端到漏端方向变掺杂(其中掺杂浓度，高电阻区12、半导体层12a、7b是从源区到漏区方向掺杂浓度逐渐降低，N型埋层2、半导体层12b、7a是从源区到漏区方向掺杂浓度逐渐增加)。
实施案例五：
图11是本发明提出的具有P埋层3的JFP高压LDMOS器件结构示意图，其中P型埋层3位于衬底1与外延层7在体区4的交界面处，具有RESURF的作用；该P型埋层3能降低器件源端电场尖峰并提高器件表面中部的电场均值，从而提高器件的耐压特性，并提高漂移区掺杂浓度而降低导通电阻。
图12(a)～(c)依次是P型埋层3、缓冲层12c与N型埋层2在不同组合情况下的JFP高压LDMOS器件结构示意图。
Claims (11)
1.一种具有结型场板的功率LDMOS器件，包括纵向自下而上的第一导电类型半导体衬底(1)和第二导电类型半导体有源层(7)；所述第一导电类型半导体衬底(1)中具有第二导电类型半导体埋层(2)；所述第二导电类型半导体有源层(7)表面一侧具有第一导电类型半导体体区(4)，第一导电类型半导体体区(4)表面具有相邻的第二导电类型半导体源区(5)和第一导电类型半导体体接触区(6)，第二导电类型半导体源区(5)和第一导电类型半导体体接触区(6)的共同引出端为源电极(S)；所述第二导电类型半导体有源层(7)表面另一侧具有第二导电类型半导体漏区(8)，第二导电类型半导体漏区(8)的引出端为漏电极(D)；第二导电类型半导体漏区(8)与第一导电类型半导体体区(4)之间的有源层(7)形成器件的漂移区；所述第一导电类型半导体体区(4)表面，以及与之相连的部分第二导电类型半导体源区(5)和部分漂移区表面具有栅介质层(10a)，栅介质层表面为栅导电材料(10b)，栅导电材料的引出端为栅电极(G)；栅电极(G)与源电极(S)之间具有隔离介质(9)；
所述漂移区表面还具有结型场板结构，所述结型场板结构由场介质(14)和半导体结型场板构成，其中场介质(14)位于漂移区表面，半导体结型场板位于场介质(14)表面；所述半导体结型场板包括与源电极(S)相接触的第一导电类型半导体欧姆接触区(11)，与漏电极(D)相接触的第二导电类型半导体欧姆接触区(13)，以及位于第一导电类型半导体欧姆接触区(11)和第二导电类型半导体欧姆接触区(13)之间的半导体高阻区(12)。
2.根据权利要求1所述的具有结型场板的功率LDMOS器件，其特征在于，在所述半导体高阻区(12)与第二导电类型半导体欧姆接触区(13)之间还具有第二导电类型掺杂半导体缓冲区(12c)；所述第二导电类型掺杂半导体缓冲区(12c)的掺杂浓度低于第二导电类型半导体欧姆接触区(13)的掺杂浓度。
3.根据权利要求1所述的具有结型场板的功率LDMOS器件，其特征在于，在所述半导体高阻区(12)中还具有平行于器件横向方向的第二导电类型掺杂半导体区(12b)，使得所述半导体高阻区(12)由第一导电类型掺杂半导体区(12a)和第二导电类型掺杂半导体区(12b)在垂直于从源区到漏区的方向上交替排列形成超结结构；相应地，位于结型场板结构下方的漂移区中还具有平行于器件横向方向的第一导电类型掺杂半导体区(7b)，使得器件漂移区由第二导电类型掺杂半导体区(7a)和第一导电类型掺杂半导体区(7b)在垂直于从源区到漏区的方向上交替排列形成超结结构；漂移区中的第一导电类型掺杂半导体区(7b)位于半导体高阻区(12)中的第二导电类型掺杂半导体区(12b)的正下方，二者形状和宽度相同且导电类型相反；漂移区中的第二导电类型掺杂半导体区(7a)位于半导体高阻区(12)中的第一导电类型掺杂半导体区(12a)的正下方，二者形状和宽度相同且导电类型相反。
4.根据权利要求2所述的具有结型场板的功率LDMOS器件，其特征在于，在所述半导体高阻区(12)中还具有平行于器件横向方向的第二导电类型掺杂半导体区(12b)，使得所述半导体结型场板的半导体高阻区(12)由第一导电类型掺杂半导体区(12a)和第二导电类型掺杂半导体区(12b)在垂直于从源区到漏区的方向上交替排列形成超结结构；相应地，位于结型场板结构下方的漂移区中还具有平行于器件横向方向的第一导电类型掺杂半导体区(7b)，使得器件漂移区由第二导电类型掺杂半导体区(7a)和第一导电类型掺杂半导体区(7b)在垂直于从源区到漏区的方向上交替排列形成超结结构；漂移区中的第一导电类型掺杂半导体区(7b)位于半导体高阻区(12)中的第二导电类型掺杂半导体区(12b)的正下方，二者形状和宽度相同且导电类型相反；漂移区中的第二导电类型掺杂半导体区(7a)位于半导体高阻区(12)中的第一导电类型掺杂半导体区(12a)的正下方，二者形状和宽度相同且导电类型相反；且所述第二导电类型掺杂半导体缓冲区(12c)沿器件横向方向的尺寸应小于超结结构半导体高阻区(12)沿器件横向方向的尺寸。
5.根据权利要求3所述的具有结型场板的功率LDMOS器件，其特征在于，器件漂移区的超结结构的纵向结深小于或等于有源层(7)的结深。
6.根据权利要求4所述的具有结型场板的功率LDMOS器件，其特征在于，器件漂移区的超结结构的纵向结深小于或等于有源层(7)的结深。
7.根据权利要求1至6之任一项所述具有结型场板的功率LDMOS器件，其特征在于，所述位于第一导电类型半导体衬底(1)中的第二导电类型半导体埋层(2)贯穿于从源区到漏区的衬底层中。
8.根据权利要求1至6之任一项所述具有结型场板的功率LDMOS器件，其特征在于，所述位于第一导电类型半导体衬底(1)中的第二导电类型半导体埋层(2)只是位于靠近漏区的部分衬底中。
9.根据权利要求3至6之任一项所述具有结型场板的功率LDMOS器件，其特征在于，所述第二导电类型半导体埋层(2)、半导体高阻区(12)中的第一导电类型掺杂半导体区(12a)、半导体高阻区(12)中的第二导电类型掺杂半导体区(12b)、漂移区中的第二导电类型掺杂半导体区(7a)和漂移区中的第一导电类型掺杂半导体区(7b)都属于均匀掺杂半导体；或者都属于从源区到漏区方向变掺杂的半导体，其中，半导体高阻区(12)中的第一导电类型掺杂半导体区(12a)、漂移区中的第一导电类型掺杂半导体区(7b)的掺杂浓度是从源区到漏区方向逐渐降低，第二导电类型半导体埋层(2)、半导体高阻区(12)中的第二导电类型掺杂半导体区(12b)和漂移区中的第二导电类型掺杂半导体区(7a)的掺杂浓度是从源区到漏区方向逐渐增加。
10.根据权利要求1至6之任一项所述具有结型场板的功率LDMOS器件，其特征在于，所述第一导电类型半导体衬底(1)与第二导电类型半导体有源层(7)在第一导电类型半导体体区(4)附近的交界面处具有第一导电类型半导体埋层(3)。
11.根据权利要求1至6之任一项所述具有结型场板的功率LDMOS器件，其特征在于，所述场介质(14)是二氧化硅或者介电系数比二氧化硅更高的介质材料。
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