CN104241365A - 一种soi横向功率mosfet器件 - Google Patents
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Abstract
一种SOI横向功率MOSFET器件，属于功率半导体器件技术领域。本发明在漂移区引入介质槽，槽内填充两种或两种以上的介质材料，且介质材料的介电系数低于有源层的介电常数，同时介电系数自下而上逐渐递减；介质槽靠近体区一侧具有体区纵向延伸结构；介质槽与介质埋层之间具有与漂移区掺杂类型相反的半导体埋层。变k介质材料填充的介质槽对有源层内电场的调制作用和纵向折叠漂移区的作用使得器件耐压大大提高并缩小器件横向尺寸；体区纵向延伸结构和半导体埋层结构的引入进一步提高了器件耐压，而且增强了对漂移区的耗尽作用，可提高漂移区掺杂浓度，从而降低器件的导通电阻；介质槽还能够降低器件的栅-漏电容，提高器件的频率和输出功率。
Description
技术领域
本发明属于功率半导体器件技术领域，涉及MOSFET（Metal-Oxide-Semiconductor Field-Effect-Transistor，金属-氧化物-半导体场效应晶体管）器件，尤其是SOI（Semiconductor On Insulator，绝缘层上的半导体）MOSFET器件
背景技术
对于常规LDMOS器件而言，漂移区长度随器件击穿电压的升高单调增加。这不仅使器件(或电路)的芯片面积增加、成本增大，而且不利于集成电路的小型化。更为严重的是，器件的导通电阻随漂移区长度(或器件耐压)的增加而增大(导通电阻与器件耐压的关系式可表达为：Ron,sp∝BV2.5，其中BV为器件耐压，Ron,sp为器件比导通电阻)，导通电阻的增加导致器件的功耗急剧增加，同时器件的开关速度也随之降低。
为了缓解击穿电压与导通电阻之间的矛盾关系，业内研究者提出了基于沟槽技术的SOI器件结构。该类结构是在体区与漏区之间的漂移区中引入介质槽，并在介质槽内填充介电系数比漂移区介电系数小的介电材料。根据高斯定理，介质槽内的横向电场要高于漂移区内的横向电场，这样便可利用介质槽来承受器件大部分的横向耐压，从而可以在一定的耐压条件下缩小器件的横向尺寸，或者在相同的器件尺寸下获得更高的击穿电压；介质槽使漂移区纵向折叠，缩小了器件的横向尺寸从而获得较低的比导通电阻；同时，漂移区内的介质槽可以形成多维度的MIS（Metal-Insulator-Semiconductor）结构，从而增强对漂移区的耗尽作用，提高漂移区掺杂浓度，降低器件的导通电阻。总之，沟槽技术的器件结构可以对击穿电压与比导通电阻之间的矛盾关系有所改善。
文献（Won-So Son，Young-HoSohn and Sie-Young Choi，【Effects of a trench under the gate in high voltage RESURF LDMOSFET for SOI power integrated circuits】Solid State Electronics48（2004）1629-1635）提出具有槽的RESURF LDMOSFET，其器件结构如图1所示。该器件将氧化物槽11引入栅电极G末端附近直至漏区7c之间的漂移区4中。氧化物槽11在漂移区4的掺杂浓度过高时，可以降低栅电极G末端之下硅表面的电场强度，避免此处的提前击穿；同时，氧化物槽11还能降低漏端7c边缘的表面电场峰值，从而能在降低导通电阻的基础上提高器件耐压。该文献报道其实验结果为，在漂移区4长度为16μm，介质埋层2和有源层3厚度分别为3μm和8μm时的耐压为352V，比导通电阻约为18.8mΩ·cm2。该类结构的LDMOS器件在耐压为250V时，比导通电阻约为9mΩ·cm2。可见，该结构的LDMOS器件在降低漂 移区长度和改善比导通电阻与耐压之间矛盾关系方面的效果比较有限。
文献（Kota Seto,Ryu Kamibaba,Masanori Tsukuda and Ichiro Omura，【Universal trench edge termination design】IEEE ISPSD2012，161-164）将沟槽技术应用于终端结构中（其终端结构如图2所示），设计出了耐压>1000V的终端结构。该终端结构是在漂移区中引入介质槽9，介质槽9内填充BCB（BenzoCycloButene，苯并环丁烯，相对介电系数为2.65）介质；在介质槽9靠近阳极区7d一侧和介质槽底部形成P型条，构成体区纵向延伸结构6；在介质槽9底部体区纵向延伸结构6末端注入形成高掺杂的N型半导体岛6b。介质槽9在反向阻断时可承受大部分的终端压降；高掺杂的半导体岛6b阻止了耗尽区向远离阳极区一侧扩展，在该侧会有大量空穴积累，使介质槽9内的横向电场显著提高。此二者均可减小终端面积，从而提高芯片面积的利用率。体区纵向延伸结构6可将此类终端结构的击穿点由介质槽9与阳极区7d接触附近转移到阳极区7d下方，因而能够进一步提高终端耐压。该文献报道，在固定槽深为55μm的条件下，在槽宽分别为20μm、60μm、100μm时，仿真获得的耐压分别为1222V、1474V和1559V。此类终端结构的耐压可达理想PIN二极管耐压的90%。但由于该类终端结构在介质槽底部引入了高掺杂的N型半导体岛，因而在工艺上较难实现。
中国专利（申请号201010173833.X，申请日2012.02.29，【SOI横向MOSFET器件】）采用纵向延伸至介质埋层2的槽栅8，同时在漂移区4中引入介质槽9，并在介质槽9中形成埋栅81，构成了具有双沟道的SOI横向MOSFET器件，如图3所示。该结构同样利用介质槽9来承受大部分的压降，因而可以缩小器件尺寸；延伸槽栅8在正向导通时形成电子的积累层，使得比导通电阻大大降低；延伸槽栅8和介质层内的埋栅81构成双沟道，增加了器件的电流密度；延伸槽栅与介质埋层2接触，便于高压器件与低压集成电路的隔离。文献（Xiaorong Luo，T.F.Lei，Y.G.Wang et al.，【Low on-Resistance SOI Dual-Trench-Gate MOSFET】IEEE Transactions on Electron Devices59(2012)，504-509）报道了该类结构在2μm厚的有源层，0.5μm厚的介质埋层和3μm的半元胞尺寸下，其耐压为92V，比导通电阻约为0.36mΩ·cm2。该类器件在耐压<300V的应用领域具有明显的优势。在器件耐压高于300V时，该类器件一方面需要较厚的有源层，这势必会导致延伸槽栅8的工艺难度加大，从而导致成本的增加；另一方面需要较厚的介质埋层2，这会导致严重的自热效应；此外，在高压应用时，沟道电阻所占器件总电阻比例较小，采用双沟道增加了工艺复杂度，却对器件的导通电阻改善不大。可见，该类器件不适合制造耐压>300V的功率器件。
发明内容
本发明所要解决的技术问题，就是提供一种SOI横向功率MOSFET器件，利用变K介 质材料的介质槽9结构配合介质槽9靠近体区7一侧的体区纵向延伸结构以及介质槽9下方的半导体埋层5结构，提高LDMOSFET器件的耐压，降低比导通电阻和功耗，缩小器件的横向尺寸和芯片面积。
本发明技术方案是：
一种SOI横向功率MOSFET器件，如图4至图8所示，包括自下而上的衬底层1、介质埋层2和有源层3。所述有源层3为第一掺杂类型半导体；有源层3表面一侧具有第二掺杂类型的半导体体区7，另一侧表面具有第一重掺杂类型半导体漏区7c。第二掺杂类型的半导体体区7中具有相互独立的第一重掺杂类型半导体源区7a和第二重掺杂类型半导体体接触区7b，第一重掺杂类型半导体源区7a和第二重掺杂类型半导体体接触区7b的引出端与金属源电极S相连。第一重掺杂类型半导体漏区7c的引出端与金属漏电极D相连。第二掺杂类型的半导体体区7与第一重掺杂类型半导体漏区7c之间的有源层3形成器件的漂移区4。漂移区4中具有介质槽9，且介质槽9的一侧与第二掺杂类型的半导体体区7相接触。有源层3中还具有栅极结构8，所述栅极结构8由栅介质材料8a、栅导电材料8b和金属栅电极G构成；其中栅导电材料8b的引出端与金属栅电极相连，栅导电材料8b采用与第二掺杂类型的半导体体区7、第一重掺杂类型半导体源区7a和有源层3均接触的栅介质材料8a进行隔离。所述SOI横向功率MOSFET器件还具有下述特征：介质槽9的纵向深度大于第二掺杂类型的半导体体区7的纵向深度但小于有源层3厚度；介质槽9自下而上由两种或两种以上不同介电系数的介质材料填充，且介质材料的介电系数低于有源层3所用材料的介电常数，同时介质材料的介电系数自下而上逐渐递减；介质槽9与第二掺杂类型的半导体体区7接触的一侧还具有一个顶部与第二掺杂类型的半导体体区7相接触的第二掺杂类型的半导体条状区域6，该第二掺杂类型的半导体条状区域6形成第二掺杂类型的半导体体区7的纵向延伸结构；介质槽9与介质埋层2之间的有源层3中还具有第二掺杂类型的半导体埋层5，第二掺杂类型的半导体埋层5与介质槽9底部和介质埋层2顶部均不接触。
进一步地，本发明提供的SOI横向功率MOSFET器件，其中栅极结构可采用沟槽栅结构或平面栅结构。若采用沟槽栅结构，其沟槽栅的纵向深度可与第二掺杂类型的半导体体区7的纵向深度相当，也可延伸至介质埋层2（延伸至介质埋层2的槽栅结构应用于高压集成电路时，该槽栅能够实现其与低压控制电路之间的全介质隔离，简化了集成电路的制造工艺）。
进一步地，本发明提供的SOI横向功率MOSFET器件，当栅极结构为延伸至介质埋层2的槽栅结构时，第二掺杂类型的半导体埋层5与介质埋层2之间还可增加第一掺杂类型的半导体缓冲层4a，所述第一掺杂类型的半导体缓冲层4a与第二掺杂类型的半导体埋层5不相接 触。该方案可以形成L型的低阻电流通路，对比导通电阻有很大改善。
进一步地，本发明提供的SOI横向功率MOSFET器件，所述介质槽9靠近第一重掺杂类型半导体漏区7c的一侧还具有与介质槽9相接触的第二掺杂类型的半导体条状区域6a。该方案对介质槽内的横向电场有所削弱，但可以提高漂移区掺杂浓度，因而也可以取得击穿电压和比导通电阻的良好折衷。与介质槽9相接触的第二掺杂类型的半导体条状区域6a可与第一重掺杂类型半导体漏区7c接触或不接触。接触时，所述与第一重掺杂类型半导体漏区（7c）相接触的第二掺杂类型的半导体条状区域（6a）的顶部与第一重掺杂类型半导体漏区（7c）相连，且第一重掺杂类型半导体漏区（7c）侧面与介质槽（9）相连。
进一步地，本发明提供的SOI横向功率MOSFET器件，所述半导体埋层2的横向位置与介质槽9平齐或不平齐。特别地，当半导体埋层2的横向位置与介质槽9平齐时，在工艺实现中可与介质槽使用同一张掩模版，从而可以降低成本。
本发明所达到的有益效果是：
本发明提供的SOI横向功率MOSFET器件在阻断状态下，位于漏区7c和体区7之间的介质槽9参与耐压，由于介质槽9内采用比有源层3材料介电系数小的介电材料，所以介质槽9内的表面电场远大于有源层3内的表面电场；在纵向，变K介质材料的介质槽9调制有源层3内的电场，并对有源层3形成多维度耗尽。二者均使器件耐压提高，因此，对于相同的器件横向尺寸，器件耐压可以大幅提高；或对于相同的耐压，漂移区和器件长度可以大幅减小，从而降低导通电阻和功耗。介质槽9使器件漂移区4沿纵向折叠，缩小器件横向尺寸，进而降低比导通电阻和芯片成本，并增加开关速度。介质槽9靠近体区7一侧的体区纵向延伸结构6和介质槽9下方的半导体埋层5，进一步增加了对漂移区4的辅助耗尽作用，并调制有源层3内的电场，从而增加器件耐压并降低器件比导通电阻。
附图说明
图1是现有一种具有介质槽的SOI RESURF LDMOS器件结构示意图。
图2是现有一种具有纵向JTE结构的槽型终端结构示意图。
图3是现有一种具有双栅结构的SOI槽型LDMOS器件结构示意图。
图4是本发明提供的N沟道SOI横向功率MOSFET器件结构示意图。其中(a)具有槽栅结构，介质槽内填充两种绝缘介质材料；(b)具有平面栅结构，介质槽内填充两种绝缘介质材料。
图5是本发明提供的具有槽栅结构的N沟道SOI横向功率MOSFET器件结构示意图。其中(a)具有槽栅结构，其槽栅结构延伸至介质埋层2，介质槽9内填充两种绝缘介质材料； (b)具有槽栅结构，其槽栅结构延伸至介质埋层2，介质槽9内填充两种绝缘介质材料，且介质埋层2与第二掺杂类型的半导体埋层5之间具有第一掺杂类型的半导体缓冲层4a。
图6是本发明提供的N沟道SOI横向功率MOSFET器件结构示意图。其中(a)具有槽栅结构，介质槽9靠近漏区一侧具有与漏区相接触的第二掺杂类型的半导体条状区域6a，介质槽9内填充两种绝缘介质材料；(b)具有平面栅结构，介质槽9靠近漏区一侧具有与漏区相接触的第二掺杂类型的半导体条状区域6a，介质槽9内填充两种绝缘介质材料。
图7是本发明提供的N沟道SOI横向功率MOSFET器件结构示意图。其中(a)具有槽栅结构，其中介质槽9内填充n（n>2）种绝缘介质材料；(b)具有平面栅结构，其中介质槽9内填充n（n>2）种绝缘介质材料。
图8是本发明提供的P沟道SOI横向功率MOSFET器件结构示意图。其中(a)具有槽栅结构，介质槽9内填充两种绝缘介质材料；(b)具有平面栅结构，介质槽9内填充两种绝缘介质材料。
图9是本发明提供的SOI横向功率MOSFET器件与普通槽型LDMOS在器件击穿时的电场仿真对比图。其中(a)是表面横向电场对比图；(b)是绕介质槽的电场分量对比图。
图10是本发明提供的SOI横向功率MOSFET器件与普通槽型LDMOS在器件击穿时的等势线分布对比图。其中(a)为普通槽型LDMOS，(b)为本发明提供的槽型SOI横向功率MOSFET。
图11是本发明提供的SOI横向功率MOSFET器件与普通槽型LDMOS在器件正向导通时的电流线分布对比图。其中(a)为普通槽型LDMOS，(b)为本发明提供的SOI横向功率MOSFET器件。
附图标记：
1是衬底层，2是介质埋层，3是有源层，4是漂移区，4a是第一掺杂类型的半导体缓冲层，5是第二掺杂类型的半导体埋层，6是顶部与第二掺杂类型的半导体体区7相接触的第二掺杂类型的半导体条状区域，6a是与介质槽9靠近漏区一侧相接触的第二掺杂类型的半导体条状区域，6b是介质槽底部的半导体岛，7是第二掺杂类型的半导体体区，7a是第一重掺杂类型半导体源区，7b是第二重掺杂类型半导体体接触区，7c是第一重掺杂类型半导体漏区，7d是阳极区，7e是阴极区，8是栅电极结构，81是埋栅，8a是栅介质材料，8b是栅导电材料，9是介质槽，9a是介质槽内填充的介质，91是填充介质1，92是填充介质2，9n是填充介质n，10是场氧化层，11是氧化物槽，S是源电极，D是漏电极，G是栅电极，A是阳极，C是阴极。
具体实施方式
下面结合附图及实施例，详述本发明的技术方案。所述技术方案同样适用于体硅技术，只是相应地去除SOI技术中的介质埋层结构。
实施例1
一种SOI横向功率MOSFET器件，如图4，包括自下而上的衬底层1、介质埋层2和有源层3。所述有源层3为第一掺杂类型半导体；有源层3表面一侧具有第二掺杂类型的半导体体区7，另一侧表面具有第一重掺杂类型半导体漏区7c。第二掺杂类型的半导体体区7中具有相互独立的第一重掺杂类型半导体源区7a和第二重掺杂类型半导体体接触区7b，第一重掺杂类型半导体源区7a和第二重掺杂类型半导体体接触区7b的引出端与金属源电极S相连。第一重掺杂类型半导体漏区7c的引出端与金属漏电极D相连。第二掺杂类型的半导体体区7与第一重掺杂类型半导体漏区7c之间的有源层3形成器件的漂移区4。漂移区4中具有介质槽9，且介质槽9的一侧与第二掺杂类型的半导体体区7相接触。有源层3中还具有栅极结构8，所述栅极结构8由栅介质材料8a、栅导电材料8b和金属栅电极G构成；其中栅导电材料8b的引出端与金属栅电极相连，栅导电材料8b采用与第二掺杂类型的半导体体区7、第一重掺杂类型半导体源区7a和有源层3均接触的栅介质材料8a进行隔离。所述SOI横向功率MOSFET器件还具有下述特征：介质槽9的纵向深度大于第二掺杂类型的半导体体区7的纵向深度但小于有源层3厚度；介质槽9自下而上由两种不同介电系数的介质材料填充（填充介质1和填充介质2），且介质材料的介电系数低于有源层3所用材料的介电常数，同时介质材料的介电系数自下而上逐渐递减（填充介质1的介电常数高于填充介质2的介电常数）；介质槽9与第二掺杂类型的半导体体区7接触的一侧还具有一个顶部与第二掺杂类型的半导体体区7相接触的第二掺杂类型的半导体条状区域6，该第二掺杂类型的半导体条状区域6形成第二掺杂类型的半导体体区7的纵向延伸结构；介质槽9与介质埋层2之间的有源层3中还具有第二掺杂类型的半导体埋层5，第二掺杂类型的半导体埋层5与介质槽9底部和介质埋层2顶部均不接触。
图4是实施例1提供的N沟道SOI横向功率MOSFET器件结构示意图。其中(a)具有槽栅结构，介质槽内填充两种绝缘介质材料；(b)具有平面栅结构，介质槽内填充两种绝缘介质材料。
实施例1提供的SOI横向功率MOSFET器件在高压阻断态，由于填充介质1采用比有源层3介电系数小的介电材料，所以介质槽9内的表面电场远大于有源层3内的表面电场；在纵向，变K介质材料的介质槽调制有源层3内的电场，并对有源层3形成多维度辅助耗尽。 二者均使器件耐压提高。因此，对于相同的器件横向尺寸，器件耐压可以大幅提高；或对于相同的耐压，漂移区和器件长度可以大幅减小，从而降低导通电阻和功耗。同时，介质槽9使漂移区4沿纵向折叠，使器件横向尺寸得以缩小，进而可以降低比导通电阻和芯片成本，并提高开关速度。体区的纵向延伸结构与半导体埋层5，一方面可以增强对漂移区4的耗尽作用，另一方面又可调制有源层3内的电场，从而可以保证在高耐压的条件下获得较低的比导通电阻。
实施例2
与实施例1中的槽栅结构器件（如图4（a）所示）相比，本例器件将槽栅8延伸至介质埋层2，如图5(a)所示。当本发明所提出的器件用于高压集成电路时，该槽栅能够实现其与低压控制电路之间的全介质隔离，简化了集成电路的制造工艺。在正向导通时，延伸槽栅8可以在有源层3内形成积累层，从而大大降低比导通电阻。而在反向阻断态，延伸槽栅8、介质埋层2以及介质槽9可以对漂移区4形成多维度的耗尽，这一方面可以提高漂移区浓度，降低导通电阻，另一方面也可以提高器件耐压。
实施例3
与实施例2相比，本例器件在有源层3与介质埋层4之间注入形成一层较薄的N型缓冲层4a，如图5(b)所示。该缓冲层4a与延伸槽栅8一起可以形成L型的低阻电流通路，可以大幅度降低器件比导通电阻。
实施例4
与实施例1相比，本例器件在介质槽9靠近漏区7c一侧形成P型掺杂的半导体条6a，如图6(a)和6(b)所示，其中图6(a)所示为槽栅结构，图6(b)所示为平面栅结构。P型掺杂半导体条6a对介质槽9内的横向电场有所削弱，但可以提高漂移区4内的掺杂浓度，因此也可在器件耐压和比导通电阻之间取得良好的折衷。
实施例5
与实施例1相比，本例器件在介质槽9内填充n(n>2)种不同介电系数的介电材料，如图7(a)和7(b)所示，其中图7(a)所示为槽栅结构，图7(b)所示为平面栅结构。介质槽9内自上而下依次为绝缘介质1、绝缘介质2…绝缘介质n。其中绝缘介质1的介电系数小于有源层材料的介电系数，介质槽9内的介电系数自上而下逐渐递减。填充多种介电材料的介质槽9可以进一步调制有源层4内的电场，因而可以获得比实施例1更好的器件性能。但在介质槽9内填充n(n>2)种绝缘介质材料会导致工艺难度的加大。
对于实施例2～4，介质槽9内均可填充n(n>2)种绝缘介质材料。
实施例6
与实施例1相比，本例器件为本发明所提出的P沟道SOI横向功率MOSFET器件，如图8(a)和8(b)所示，其中图8(a)所示为槽栅结构，图8(b)所示为平面栅结构。对于实施例1～5所描述的N沟道槽型功率SOI LDMOS技术方案同样适合P沟道类型的器件，只是对换相应半导体区域的N型和P型。
本发明的上述几种实施例所描述的SOI横向功率MOSFET器件，可以采用Si、SiC、SiGe、GaAs或GaN等半导体材料作为有源层3的材料制作器件，这几种材料技术成熟，取材方便。而对于介质埋层2，业界常用、工艺成熟的材料为SiO2，也可用介电系数低于SiO2的低K介质。根据高斯定理，当介质埋层2中绝缘材料的介电系数越低时，介质埋层2中的电场越强，从而SOI器件的纵向耐压越大，因而低K介质的埋层材料有利于SOI器件耐压的提高。当有源层3材料采用Si，推荐的绝缘栅介质8a为SiO2，绝缘栅中的导电材料8b为多晶硅或者金属，介质埋层材料2为SiO2。本发明的技术方案，对衬底材料几乎没有要求，可以是N型或P型半导体材料，甚至可以是绝缘介质材料，或与介质埋层为同一种介质材料。
如果有源层3材料采用Si，对于本发明所提出的介质槽9内填充两种介质材料的槽型功率SOI LDMOS器件，绝缘介质91可选用苯并环丁烯（BenzoCycloButene，BCB），其相对介电系数约为2.65，远低于Si的相对介电系数11.9，所以可以提高介质槽9表面的横向电场，进而可以提高器件耐压或减小器件的元胞面积。绝缘介质92可选用SiO2，其相对介电系数为3.9，也低于Si的相对介电系数，同样可以提高介质槽9内的横向电场。而且由于介质槽9内填充低介电系数的介电材料，可以降低器件的栅-漏电容，从而可以提高器件开关速度。
本发明所提出的SOI横向功率MOSFET器件，如何在介质槽9内填充多种绝缘介质是工艺实现中的一个关键问题。对于绝缘介质91选用BCB，绝缘介质92选用SiO2的介质槽9内填充两种介质材料的本发明结构，介质槽的填充可选用如下工艺步骤：a），在介质槽9内淀积SiO2并平坦化处理；b），刻蚀部分介质槽9内填充的SiO2；c），采用SOD法（spin-on dielectrics，旋涂介质）填充BCB并平坦化处理。SiO2的淀积及刻蚀在工艺上已经比较成熟，SOD法在薄膜材料制备上也较常用，因而在介质槽9内填充SiO2和BCB两种绝缘介质并没有多大工艺难度。若介质槽内填充两种以上绝缘介质，则可采用SOD法分段填充，因为SOD法可以精确控制薄膜的生长厚度，而且薄膜的平整度、致密程度都非常高，但工艺的成本势必会增加。
图9(a)为本发明所提出的SOI横向功率MOSFET器件与普通槽型功率SOI LDMOS器件表面横向电场对比图。从图9(a)中可看出，本发明所提出的槽型SOI LDMOS器件介质槽内 最大横向电场达130V/微米，较普通槽型SOI LDMOS器件的70V/微米提高了将近一倍。图9(b)为本发明所提出的槽型功率SOI LDMOS器件与普通槽型功率SOI LDMOS器件绕槽电场分量对比图。从图9(b)可以看出，由于变介质材料介质槽的引入，本发明提出的槽型SOI LDMOS器件有源层内的电场因被调制而得以显著增强。图10为本发明所提出的槽型功率SOI LDMOS器件与普通槽型功率SOI LDMOS器件二维等势线分布对比图，图(a)为普通槽型SOI LDMOS器件，图(b)为本发明提出的槽型SOI LDMOS器件。图中相邻两根等势线的电势差为20V/微米，两种结构的击穿电压分别为307V、635V。本发明提出的槽型器件耐压与普通槽型器件耐压相比提高了一倍多。
图11为本发明提出的SOI横向功率MOSFET器件与普通槽型功率SOI LDMOS器件二维电流线分布对比图，图(a)为普通槽型SOI LDMOS器件（图中相邻两根电流线的电流强度差为1×10-8A/μm），图(b)为本发明提出的槽型SOI LDMOS器件（图中相邻两根电流线的电流强度差为1×10-7A/μm）。对比图11(a)和图11(b)可看出，由于P型纵向JTE区和P型半导体埋层的引入，本发明提出的槽型SOI LDMOS器件的导通电阻大大降低，其比导通电阻35.3mΩ·cm2，较普通槽型SOI LDMOS的406mΩ·cm2，降低了近12倍。
综上，本发明所提供的SOI横向功率MOSFET器件一方面使器件耐压大大提高并缩小器件横向尺寸，主要是因为变介质材料填充的介质槽9对有源层内电场的调制作用和纵向折叠漂移区的作用；另一方面，由于体区纵向延伸结构和半导体埋层结构5的引入，不仅调制了有源层电场使耐压进一步提升，而且增强了对漂移区的耗尽作用，使漂移区掺杂浓度得以提高，从而降低了器件的导通电阻；再者，介质槽9降低了器件的栅-漏电容，提高了器件的频率和输出功率。
Claims (9)
1.一种SOI横向功率MOSFET器件，包括自下而上的衬底层（1）、介质埋层（2）和有源层（3）；所述有源层（3）为第一掺杂类型半导体；有源层（3）表面一侧具有第二掺杂类型的半导体体区（7），另一侧表面具有第一重掺杂类型半导体漏区（7c）；第二掺杂类型的半导体体区（7）中具有相互独立的第一重掺杂类型半导体源区（7a）和第二重掺杂类型半导体体接触区（7b），第一重掺杂类型半导体源区（7a）和第二重掺杂类型半导体体接触区（7b）的引出端与金属源电极（S）相连；第一重掺杂类型半导体漏区（7c）的引出端与金属漏电极（D）相连；第二掺杂类型的半导体体区（7）与第一重掺杂类型半导体漏区（7c）之间的有源层（3）形成器件的漂移区（4）；漂移区（4）中具有介质槽（9），且介质槽（9）的一侧与第二掺杂类型的半导体体区（7）相接触；有源层（3）中还具有栅极结构（8），所述栅极结构（8）由栅介质材料（8a）、栅导电材料（8b）和金属栅电极（G）构成；其中栅导电材料（8b）的引出端与金属栅电极相连，栅导电材料（8b）采用与第二掺杂类型的半导体体区（7）、第一重掺杂类型半导体源区（7a）和有源层（3）均接触的栅介质材料（8a）进行隔离；
其特征在于，所述介质槽（9）的纵向深度大于第二掺杂类型的半导体体区（7）的纵向深度但小于有源层（3）厚度；介质槽（9）自下而上由两种或两种以上不同介电系数的介质材料填充，且介质材料的介电系数低于有源层（3）所用材料的介电常数，同时介质材料的介电系数自下而上逐渐递减；介质槽（9）与第二掺杂类型的半导体体区（7）接触的一侧还具有一个顶部与第二掺杂类型的半导体体区（7）相接触的第二掺杂类型的半导体条状区域（6），该第二掺杂类型的半导体条状区域（6）形成第二掺杂类型的半导体体区（7）的纵向延伸结构；介质槽（9）与介质埋层（2）之间的有源层（3）中还具有第二掺杂类型的半导体埋层（5），第二掺杂类型的半导体埋层（5）与介质槽（9）底部和介质埋层（2）顶部均不接触。
2.根据权利要求1所述的SOI横向功率MOSFET器件，其特征在于，所述栅极结构为平面栅结构。
3.根据权利要求1所述的SOI横向功率MOSFET器件，其特征在于，所述栅极结构为沟槽栅结构。
4.根据权利要求3所述的SOI横向功率MOSFET器件，其特征在于，所述沟槽栅结构的纵向深度与第二掺杂类型的半导体体区（7）的纵向深度相当。
5.根据权利要求3所述的SOI横向功率MOSFET器件，其特征在于，所述沟槽栅结构的纵向深度延伸至介质埋层（2）。
6.根据权利要求5所述的SOI横向功率MOSFET器件，其特征在于，第二掺杂类型的半导体埋层（5）与介质埋层（2）之间还具有第一掺杂类型的半导体缓冲层（4a），所述第一掺杂类型的半导体缓冲层（4a）与第二掺杂类型的半导体埋层（5）不相接触。
7.根据权利要求1至6中任一项所述SOI横向功率MOSFET器件，其特征在于，所述半导体埋层（2）的横向位置与介质槽（9）平齐或不平齐。
8.根据权利要求1至6中任一项所述SOI横向功率MOSFET器件，其特征在于，所述介质槽（9）靠近第一重掺杂类型半导体漏区（7c）的一侧还具有与介质槽（9）相接触的第二掺杂类型的半导体条状区域（6a）。
9.根据权利要求8所述的SOI横向功率MOSFET器件，其特征在于，所述与介质槽（9）相接触的第二掺杂类型的半导体条状区域（6a）的顶部与第一重掺杂类型半导体漏区（7c）相连，且第一重掺杂类型半导体漏区（7c）侧面与介质槽（9）相连。
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