CN105633137A - 一种槽栅功率mosfet器件 - Google Patents

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Abstract

本发明属于功率半导体技术领域，特别涉及一种槽栅功率MOSFET器件。本发明有以下特点：一、采用横向重掺杂半导体漏区和纵向漏延伸区，从而使器件同时具有VDMOS可并联产生大电流和LDMOS易集成的优点；二、采用分段沟槽栅结构，可以提高沟道密度，节省器件尺寸，从而降低器件的比导通电阻；三、通过半导体体区与横向漂移区形成RESURF结构，可以改善器件的表面电场，提高横向漂移区掺杂浓度，导通状态下，横向漂移区形成低阻通道，显著降低器件的功耗。

Description

一种槽栅功率MOSFET器件
技术领域
本发明属于半导体技术领域，具体的说涉及一种槽栅功率MOSFET器件。
背景技术
功率MOSFET(MetalOxideSemiconductorFiled-EffectTransistor)是单极型(多子)导电器件，具有输入阻抗高，开关速度快，易驱动，与CMOS工艺兼容等优点，在计算机，通信，新能源，轨道交通，智能电网等领域广泛应用。
功率VDMOS具有可并联的特点，可以产生大电流，同时其元胞尺寸不随耐压的增大而增大，使器件具有较小的比导通电阻Ron.sp。但功率VDMOS存在不可集成的问题，这也限制了其在功率集成电路中的应用。
功率LDMOS由于易集成的优点而广泛应用于功率集成电路中，但耐压越高，漂移区越长，掺杂浓度越低，这使其比导通电阻增加，功耗随之增大。槽栅的引入，使漂移区中的电流不再集中于表面，电流流通面积增加，从而降低了比导通电阻。文献(ReducedOnResistanceinLDMOSDevicesbyIntegratingTrenchGatesIntoPlanarTechnology，IEEEELECTRONDEVICELETTERS,VOL.31,NO.5,MAY2010)在功率器件LDMOS中引入了槽栅结构，使其同时具有平面栅和槽栅，从而有效降低了器件的比导通电阻，但LDMOS较大的器件尺寸依然限制了其比导通电阻的降低。
RESURF(REduceSURfaceField，降低表面场)技术具有如下优点：一，可以降低器件的表面电场，使电场分布更加均匀，避免了器件在表面处提前击穿，从而提高耐压。二，可以提高漂移区的掺杂浓度，从而有效的降低器件的比导通电阻。文献(A700-VJunction-IsolatedTripleRESURFLDMOSWithN-TypeTopLayer，IEEEELECTRONDEVICELETTERS,VOL.35,NO.7,JULY2014)提出一种具有N-top层的Triple-RESURF器件，P埋层可以辅助耗尽漂移区，提高漂移区浓度，高掺杂N-top层可以提供低阻通道，从而有效降低器件的比导通电阻。但P埋层通过高能离子注入形成，工艺难度较大，同时P埋层还会引入JFET(JunctionField-Effect-Transistor)效应。
发明内容
本发明的目的是提出一种可集成的槽栅功率MOSFET器件，结合VDMOS可并联产生大电流和LDMOS易集成的优点，同时提高电流流通面积，节省器件尺寸，从而显著降低器件的功耗。
为实现上述目的，本发明采用如下技术方案：
一种槽栅功率MOSFET器件，包括从下至上依次层叠设置的第二导电类型半导体衬底1、第一导电类型重掺杂半导体漏区31、第一导电类型半导体有源层2和第二导电类型半导体体区4；所述第二导电类型半导体体区4中具有栅极结构和第一导电类型半导体漂移区7；所述第一导电类型半导体漂移区7位于栅极结构的两侧；所述第二导电类型半导体体区4的两侧还具有第一导电类型重掺杂半导体漏延伸区32，所述第一导电类型重掺杂半导体漏延伸区32的侧面与第二导电类型半导体体区4、第一导电类型半导体漂移区7和第一导电类型半导体有源层2接触，第一导电类型重掺杂半导体漏延伸区32的下表面与第一导电类型重掺杂半导体漏区31的上表面接触，第一导电类型重掺杂半导体漏延伸区32上表面与漏极金属接触；其特征在于，所述栅极结构包括平面栅结构11和沟槽栅结构10；所述平面栅结构11位于第一导电类型半导体漂移区7和沟槽栅结构10之间，所述平面栅结构11与第一导电类型半导体漂移区7接触；所述平面栅结构11与沟槽栅结构之间的第二导电类型半导体体区4中具有源极结构12，所述源极结构12与沟槽栅侧面接触；所述沟槽栅结构10包括多个沿器件横向方向并列设置的沟槽栅，每个沟槽栅由沟槽栅介质6和位于沟槽栅介质6中的导电材料5构成；所述导电材料5的上表面与栅极金属接触，沟槽栅的下端延伸至第一导电类型半导体有源层2中；沿器件横向方向，相邻沟槽栅之间具有沟槽栅源极结构14。
进一步的，所述沟槽栅沿器件纵向方向分为多段，沟槽栅的上端位于第一导电类型的重掺杂半导体源区8中，所述源极结构12由第一导电类型的重掺杂半导体源区8构成。
进一步的，所述源极结构12由源极金属、第二导电类型的重掺杂半导体体接触区9及位于第二导电类型的重掺杂半导体体接触区9两侧的第一导电类型的重掺杂半导体源区8构成，所述源极金属位于第二导电类型的重掺杂半导体体接触区9和第一导电类型的重掺杂半导体源区8的上表面。
进一步的，所述沟槽栅源极结构14包括第一导电类型的重掺杂半导体源区8、第二导电类型的重掺杂半导体体接触区9和源极金属，所述第一导电类型的重掺杂半导体源区8和第二导电类型的重掺杂半导体体接触区9位于第二导电类型半导体体区4中，且第二导电类型的重掺杂半导体体接触区9位于第一导电类型的重掺杂半导体源区8之间，所述第一导电类型的重掺杂半导体源区8与沟槽栅介质6接触，源极金属位于第一导电类型的重掺杂半导体源区8和第二导电类型的重掺杂半导体体接触区9上表面。
进一步的，所述沟槽栅沿器件纵向方向分为多段，所述沟槽栅源极14沿器件纵向方式也分为多段且与沟槽栅一一对应，相邻两段沟槽栅之间具有第一导电类型的重掺杂半导体源区8中，所述源极结构12由第一导电类型的重掺杂半导体源区8、第二导电类型的重掺杂半导体体接触区9和源极金属构成，所述第二导电类型的重掺杂半导体体接触区9位于第一导电类型的重掺杂半导体源区8之间，源极金属位于第一导电类型的重掺杂半导体源区8和第二导电类型的重掺杂半导体体接触区9上表面。
进一步的，所述沟槽栅在器件俯视图中，其形状为多边形或圆形。
进一步的，所述第二导电类型半导体衬底1和第一导电类型的重掺杂半导体漏极接触区31之间具有介质层13，所述介质层13上表面与第一导电类型的重掺杂半导体漏极接触区31接触，下表面与第二导电类型半导体衬底1接触。
本发明的有益效果为，采用横向重掺杂半导体漏区和纵向漏延伸区，从而使器件同时具有VDMOS可并联产生大电流和LDMOS易集成的优点；采用分裂的沟槽栅结构，可以提高沟道密度，节省器件尺寸，从而降低器件的比导通电阻；通过半导体体区与横向漂移区形成RESURF结构，可以改善器件的表面电场，提高横向漂移区掺杂浓度，导通状态下，横向漂移区形成低阻通道，显著降低器件的功耗。
附图说明
图1是实施例1的结构示意图；
图2是实施例1的俯视结构示意图；
图3为实施例2的结构示意图；
图4为实施例3的结构示意图；
图5为图4中沿AA’线的截面示意图；
图6为实施例4的结构示意图；
图7为实施例4的俯视结构示意图；
图8为实施例5的结构示意图。
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案：
本发明中所述的器件横向方向对应附图中x轴方向，器件纵向方向对应附图中z轴方向，器件垂直方向对应附图中y轴方向。
本发明的技术方案是，充分利用分段沟槽栅结构和漏延伸区对可集成槽栅功率MOSFET器件的电气性能进行了综合改进和提高。为了方便描述，本发明提供的一种可集成槽栅功率MOSFET器件有时也简称为器件。
实施例1
如图1所述，为实施例1的槽栅功率MOSFET结构示意图，本例包括第二导电类型半导体衬底1及其上方的第一导电类型重掺杂半导体漏区31；所述第一导电类型重掺杂半导体漏区31上方为第一导电类型半导体有源层2；所述第一导电类型半导体有源层2表面设置第二导电类型半导体体区4。图2是本例的结构俯视图。由图1和图2中可知，多列沿纵向平行的沟槽栅结构10从第二导电类型半导体体区4表面延伸至第一导电类型半导体有源层2内，每列沟槽栅结构10包括沟槽栅介质6和沟槽栅介质6所半包围的导电材料5，所述导电材料5上表面接栅极金属G；每相邻两列沟槽栅结构10之间第二导电类型半导体体区4表面设置沟槽栅源极结构14，所述沟槽栅源极结构14在横向上由第二导电类型的重掺杂半导体体接触区9及其两侧的第一导电类型的重掺杂半导体源区8构成，所述第二导电类型的重掺杂半导体体接触区9两侧均与第一导电类型的重掺杂半导体源区8相连，所述第一导电类型的重掺杂半导体源区8另一侧与沟槽栅结构10接触；所述沟槽栅源极结构14与其两侧的沟槽栅结构10构成重复单元12，所述重复单元12在横向上多个并联；在所述并联重复单元最外围设置源极，所述源极由第一导电类型的重掺杂半导体源区8构成；所述源极与最外围沟槽栅结构10相连；在所述源极外围第二导电类型半导体体区4表面设置第一导电类型半导体漂移区7，所述第一导电类型半导体漂移区7与源极之间有间距，即为横向沟道；所述横向沟道上方设置平面栅结构11，所述平面栅结构11包括栅介质及其上方的栅极金属；在所述第一导电类型半导体漂移区7远离沟槽栅结构11的一侧形成第一导电类型重掺杂半导体漏延伸区32，所述第一导电类型重掺杂半导体漏延伸区32从表面延伸至体内，与第一导电类型重掺杂半导体漏区31接触，所述第一导电类型重掺杂半导体漏延伸区32上表面与漏极金属接触。
本例的槽栅功率MOSFET器件与传统功率MOSFET器件的区别在于，本发明结合VDMOS可并联产生大电流和LDMOS易集成的优点，采用分段沟槽栅结构，可以提高沟道密度，节省器件尺寸，从而降低器件的比导通电阻，同时半导体体区与横向漂移区形成RESURF结构，可以改善器件的表面电场，提高横向漂移区掺杂浓度，导通状态下，横向漂移区形成低阻通道，显著降低器件的功耗。
实施例2
如图3所示，本例的与实施例1的区别在于，所述沟槽栅结构10在俯视图中，其形状为多边形或者圆形。多边形或者圆形沟槽栅可以增大电流流通面积，提高电流能力。
实施例3
如图4所示，本例的结构与实施例1的区别在于，所述沟槽栅源极结构14在俯视图中纵向上由分段式的第一导电类型的重掺杂半导体源区8和第二导电类型的重掺杂半导体体接触区9构成，所述第二导电类型的重掺杂半导体体接触区9被第一导电类型的重掺杂半导体源区8所包围。图5是本例沿AA’横截面图(半个元胞)，由图可知，器件的尺寸进一步减小，从而有效降低器件的比导通电阻。
实施例4
如图6所示，本例的结构与实施例1的区别在于，每列沟槽栅结构10在俯视图中纵向上是连续的，所述源极由第二导电类型的重掺杂半导体体接触区9及其两侧的第一导电类型的重掺杂半导体源区8构成，所述源极上表面接源极金属(S)。图7是本例结构俯视图(半个元胞)，由图可以清楚地看到，沟槽栅结构在俯视图中是连续的，这样使布线更简单，更方便。
实施例5
如图8所示，为实施例5的结构示意图(半个元胞)，与实施例1的区别在于，在第二导电类型半导体衬底1和第一导电类型的重掺杂半导体漏极接触区31之间设置介质层(13)。所述介质层(13)上表面与第一导电类型的重掺杂半导体漏极接触区31相连，下表面与第二导电类型半导体衬底1相连。本例采用SOI结构，可以减小寄生电容，同时可以实现与低压电路之间完全的介质隔离。
以上通过实施例描述了本发明，本发明有以下特点：一、采用横向重掺杂半导体漏区和纵向漏延伸区，从而使器件同时具有VDMOS可并联产生大电流和LDMOS易集成的优点；二、采用分裂的沟槽栅结构，可以提高沟道密度，节省器件尺寸，从而降低器件的比导通电阻；三、通过半导体体区与横向漂移区形成RESURF结构，可以改善器件的表面电场，提高横向漂移区掺杂浓度，导通状态下，横向漂移区形成低阻通道，显著降低器件的功耗。

Claims (9)

1.一种槽栅功率MOSFET器件，包括从下至上依次层叠设置的第二导电类型半导体衬底(1)、第一导电类型重掺杂半导体漏区(31)、第一导电类型半导体有源层(2)和第二导电类型半导体体区(4)；所述第二导电类型半导体体区(4)中具有栅极结构和第一导电类型半导体漂移区(7)；所述第一导电类型半导体漂移区(7)位于栅极结构的两侧；所述第二导电类型半导体体区(4)的两侧还具有第一导电类型重掺杂半导体漏延伸区(32)，所述第一导电类型重掺杂半导体漏延伸区(32)的侧面与第二导电类型半导体体区(4)、第一导电类型半导体漂移区(7)和第一导电类型半导体有源层(2)接触，第一导电类型重掺杂半导体漏延伸区(32)的下表面与第一导电类型重掺杂半导体漏区(31)的上表面接触，第一导电类型重掺杂半导体漏延伸区(32)上表面与漏极金属接触；其特征在于，所述栅极结构包括平面栅结构(11)和沟槽栅结构(10)；所述平面栅结构(11)位于第一导电类型半导体漂移区(7)和沟槽栅结构(10)之间，所述平面栅结构(11)与第一导电类型半导体漂移区(7)接触；所述平面栅结构(11)与沟槽栅结构之间的第二导电类型半导体体区(4)中具有源极结构(12)，所述源极结构(12)与沟槽栅侧面接触；所述沟槽栅结构(10)包括多个沿器件横向方向并列设置的沟槽栅，每个沟槽栅由沟槽栅介质(6)和位于沟槽栅介质(6)中的导电材料(5)构成；所述导电材料(5)的上表面与栅极金属接触，沟槽栅的下端延伸至第一导电类型半导体有源层(2)中；沿器件横向方向，相邻沟槽栅之间具有沟槽栅源极结构(14)。
2.根据权利要求1所述的一种槽栅功率MOSFET器件，其特征在于，所述源极结构(12)由源极金属、第二导电类型的重掺杂半导体体接触区(9)及位于第二导电类型的重掺杂半导体体接触区(9)两侧的第一导电类型的重掺杂半导体源区(8)构成，所述源极金属位于第二导电类型的重掺杂半导体体接触区(9)和第一导电类型的重掺杂半导体源区(8)的上表面。
3.根据权利要求1所述的一种槽栅功率MOSFET器件，其特征在于，所述沟槽栅沿器件纵向方向分为多段，沟槽栅的上端位于第一导电类型的重掺杂半导体源区(8)中，所述源极结构(12)由第一导电类型的重掺杂半导体源区(8)构成。
4.根据权利要求1～3任意一项所述的一种槽栅功率MOSFET器件，其特征在于，所述沟槽栅源极结构(14)包括第一导电类型的重掺杂半导体源区(8)、第二导电类型的重掺杂半导体体接触区(9)和源极金属，所述第一导电类型的重掺杂半导体源区(8)和第二导电类型的重掺杂半导体体接触区(9)位于第二导电类型半导体体区(4)上表面，且第二导电类型的重掺杂半导体体接触区(9)位于第一导电类型的重掺杂半导体源区(8)之间，所述第一导电类型的重掺杂半导体源区(8)与沟槽栅介质(6)接触，源极金属位于第一导电类型的重掺杂半导体源区(8)和第二导电类型的重掺杂半导体体接触区(9)上表面。
5.根据权利要求2所述的一种槽栅功率MOSFET器件，所述沟槽栅源极结构(14)在纵向上由分段式的第一导电类型的重掺杂半导体源区(8)和第二导电类型的重掺杂半导体体接触区(9)构成，所述第二导电类型的重掺杂半导体体接触区(9)被第一导电类型的重掺杂半导体源区(8)所包围，所述分段沟槽栅源极与分段沟槽栅一一对应，源极金属位于第一导电类型的重掺杂半导体源区(8)和第二导电类型的重掺杂半导体体接触区(9)上表面。
6.根据权利要求2或5所述的一种槽栅功率MOSFET器件，其特征在于，所述沟槽栅在器件俯视图中，其形状为多边形或圆形。
7.根据权利要求1-3、5任意一项所述的一种槽栅功率MOSFET器件，其特征在于，所述第二导电类型半导体衬底(1)和第一导电类型的重掺杂半导体漏极接触区(31)之间具有介质层(13)，所述介质层(13)上表面与第一导电类型的重掺杂半导体漏极接触区(31)接触，下表面与第二导电类型半导体衬底(1)接触。
8.根据权利要求4所述的一种槽栅功率MOSFET器件，其特征在于，所述第二导电类型半导体衬底(1)和第一导电类型的重掺杂半导体漏极接触区(31)之间具有介质层(13)，所述介质层(13)上表面与第一导电类型的重掺杂半导体漏极接触区(31)接触，下表面与第二导电类型半导体衬底(1)接触。
9.根据权利要求6所述的一种槽栅功率MOSFET器件，其特征在于，所述第二导电类型半导体衬底(1)和第一导电类型的重掺杂半导体漏极接触区(31)之间具有介质层(13)，所述介质层(13)上表面与第一导电类型的重掺杂半导体漏极接触区(31)接触，下表面与第二导电类型半导体衬底(1)接触。
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