CN115148791B - 一种超结mosfet - Google Patents

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Abstract

本发明属于功率半导体器件技术领域，具体涉及一种超结MOSFET，包括：漏电极、衬底、漂移区、第一浮岛区、柱区、第二浮岛区、体区、接触区、源区、介质层、金属源极、栅氧化层、多晶硅栅极；通过在第一导电类型的漂移区内引入第二导电类型掺杂的第一浮岛区，能够进一步辅助漂移区在器件工作时有效耗尽；通过在第二导电类型的柱区内引入第一导电类型的浮岛区，能够进一步辅助柱区在器件工作时的有效耗尽；超结区域的有效耗尽确保了器件的拥有较高的阻断电压，避免被提前击穿；同时超结区域的有效耗尽可以进一步提高掺杂浓度，从而减小器件的导通电阻，降低器件的导通功耗。

Description

一种超结MOSFET
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种超结MOSFET。
背景技术
与双极型晶体管相比，VDMOS具有开关速度快、损耗低、输入阻抗小、驱动功率小、频率特性好、跨导线性度高等优点，成为目前应用广泛的功率半导体器件。但常规VDMOS器件的导通电阻随耐压增长导致了器件功耗急剧增加。电荷平衡器件超结VDMOS降低了导通电阻和耐压之间的制约关系，能够同时实现较低的通态功耗和较高的阻断电压。超结VDMOS结构利用相互交替的P柱和N柱代替传统功率器件的N漂移区，器件关断时，在反向偏压下，由于横向电场和纵向电场的相互作用，P柱和N柱完全耗尽，耗尽区内的纵向电场分布均匀，击穿电压依赖于耗尽层厚度，与掺杂浓度无关，因此提高耐压层的掺杂浓度能够有效减小器件的导通电阻，降低导通功耗。
当耐压层的掺杂浓度较低时，耐压层比较容易耗尽从而能够承受横向电压；但是当耐压层的掺杂浓度升高时，耗尽变得困难，且容易在耗尽之前就产生较大的横向电场并使得器件提前击穿，使器件的性能遭到破坏。
发明内容
本发明要解决的技术问题在于克服现有技术中超结VDMOS器件耐压层掺杂浓度提高时，耗尽变得困难导致器件容易被提前击穿的缺陷，从而提供一种超结MOSFET。
一种超结MOSFET，包括：漏电极、第一导电类型的衬底、第一导电类型的漂移区、第二导电类型的第一浮岛区、第二导电类型的柱区、第一导电类型的第二浮岛区、第二导电类型的体区、第二导电类型的接触区、第一导电类型的源区、介质层、金属源极、栅氧化层、多晶硅栅极；
所述衬底位于所述漏电极上侧；
所述漂移区位于所述衬底上侧；
所述第一浮岛区位于所述漂移区内部，并被所述漂移区包围；
所述柱区位于所述漂移区的中部两侧；
所述第二浮岛区位于所述柱区远离所述漂移区一侧；
所述体区位于所述柱区上侧，并且右侧与所述漂移区接触；
所述接触区位于所述体区上侧远离所述漂移区一侧；
所述源区位于所述体区上侧，并与所述接触区接触；
所述介质层覆盖部分所述漂移区上侧、部分所述接触区上侧和部分所述源区上侧；
所述金属源极与所述接触区连接；
所述栅氧化层覆盖所述体区上侧，并覆盖部分所述源区上侧和部分所述漂移区上侧；
所述多晶硅栅极覆盖所述栅氧化层上侧。
进一步的，所述第一浮岛区为多个，并在所述漂移区内从上到下均匀排列。
进一步的，所述第二浮岛区为多个，并在两个柱区内分别从上到下均匀排列。
进一步的，相邻所述第一浮岛区间距不小于1微米。
进一步的，相邻所述第二浮岛区间距不小于1微米。
进一步的，所述第一浮岛区的掺杂浓度不低于所述漂移区的掺杂浓度。
进一步的，所述第二浮岛区的掺杂浓度不低于所述柱区的掺杂浓度。
进一步的，多个所述第一浮岛区的掺杂浓度不相等。
进一步的，多个所述第二浮岛区的掺杂浓度不相等。
有益效果：
1.本发明通过在第一导电类型的漂移区内引入第二导电类型掺杂的第一浮岛区，能够进一步辅助漂移区在器件工作时有效耗尽；通过在第二导电类型的柱区内引入第一导电类型的浮岛区，能够进一步辅助柱区在器件工作时的有效耗尽；超结区域的有效耗尽确保了器件的拥有较高的阻断电压，避免被提前击穿；同时超结区域的有效耗尽可以进一步提高掺杂浓度，从而减小器件的导通电阻，降低器件的导通功耗。
2.本发明通过在漂移区内设置多个从上到下均匀排列的第一浮岛区以及在柱区内设置多个从上到下均匀排列的第二浮岛区，能够进一步确保较高掺杂浓度的漂移区和柱区在各个位置的有效耗尽，确保器件超结结构的耐压。
3.本发明通过多个第一浮岛的掺杂浓度不相等，以及多个第二浮岛的掺杂浓度不相等，为设于不同位置的第一浮岛或第二浮岛设置不同的掺杂的浓度，在不同位置不同结构处需要耗尽的载流子数量不同，在多个浮岛进行不同浓度掺杂能够确保在超结结构的各个区域将载流子有效耗尽。
附图说明
图1为本发明的器件结构示意图。
附图标记：1、漏电极；2、衬底；3、漂移区；4、第一浮岛区；5、柱区；6、第二浮岛区；7、体区；8、接触区；9、源区；10、介质层；11、金属源极；12、栅氧化层；13、多晶硅栅极。
具体实施方式
为了使本领域的技术人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
参照图1所示，本实施例提供了一种超结MOSFET，包括：漏电极1、第一导电类型的衬底2、第一导电类型的漂移区3、第二导电类型的第一浮岛区4、第二导电类型的柱区5、第一导电类型的第二浮岛区6、第二导电类型的体区7、第二导电类型的接触区8、第一导电类型的源区9、介质层10、金属源极11、栅氧化层12、多晶硅栅极13；所述衬底2位于所述漏电极1上侧；所述漂移区3位于所述衬底2上侧；所述第一浮岛区4位于所述漂移区3内部，并被所述漂移区3包围；所述柱区5位于所述漂移区3的中部两侧；所述第二浮岛区6位于所述柱区5远离所述漂移区3一侧；所述体区7位于所述柱区5上侧，并且右侧与所述漂移区3接触；所述接触区8位于所述体区7上侧远离所述漂移区3一侧；所述源区9位于所述体区7上侧，并与所述接触区8接触；所述介质层10覆盖部分所述漂移区3上侧、部分所述接触区8上侧和部分所述源区9上侧；所述金属源极11与所述接触区8连接；所述栅氧化层12覆盖所述体区7上侧，并覆盖部分所述源区9上侧和部分所述漂移区3上侧；所述多晶硅栅极13覆盖所述栅氧化层12上侧。
在本发明的一个实施例中，所述第一浮岛区4设置三个，并在所述漂移区3中部从上到下均匀排列；所述第二浮岛区6设置留个，并在两侧的柱区5每侧设置三个，分别在所述柱区5内从上到下均匀排列；进一步确保较高掺杂浓度的漂移区3和柱区5在各个位置的有效耗尽，确保器件超结结构的耐压。
相邻所述第一浮岛区4间距2微米，相邻所述第二浮岛区6间距2微米。
所述第一浮岛区4的掺杂浓度不低于所述漂移区3的掺杂浓度；所述第二浮岛区6的掺杂浓度不低于所述柱区5的掺杂浓度；从而确保超结区域的有效耗尽。
多个所述第一浮岛区4的掺杂浓度不相等；所述多个第二浮岛区6的掺杂浓度不相等；为设于不同位置的第一浮岛或第二浮岛设置不同的掺杂的浓度，在不同位置不同结构处需要耗尽的载流子数量不同，在多个浮岛进行不同浓度掺杂能够确保在超结结构的各个区域将载流子有效耗尽。
其中，对于N型功率半导体器件，所述的第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型功率半导体器件，所述的第一导电类型为P型导电，所述第二导电类型为N型导电。
工作原理：通过在第一导电类型的漂移区3内引入第二导电类型掺杂的第一浮岛区4，能够进一步辅助漂移区3在器件工作时有效耗尽；通过在第二导电类型的柱区5内引入第一导电类型的浮岛区，能够进一步辅助柱区5在器件工作时的有效耗尽；超结区域的有效耗尽确保了器件的拥有较高的阻断电压，避免被提前击穿；同时超结区域的有效耗尽可以进一步提高掺杂浓度，从而减小器件的导通电阻，降低器件的导通功耗。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的技术人员来说，在不脱离本发明构思的前提下，还可以做出若干等同替代或明显变型，而且性能或用途相同，都应当视为属于本发明的保护范围之内。

Claims (3)

1.一种超结MOSFET，其特征在于，包括：漏电极（1）、第一导电类型的衬底（2）、第一导电类型的漂移区（3）、第二导电类型的第一浮岛区（4）、第二导电类型的柱区（5）、第一导电类型的第二浮岛区（6）、第二导电类型的体区（7）、第二导电类型的接触区（8）、第一导电类型的源区（9）、介质层（10）、金属源极（11）、栅氧化层（12）、多晶硅栅极（13）；
所述衬底（2）位于所述漏电极（1）上侧；
所述漂移区（3）位于所述衬底（2）上侧；
所述第一浮岛区（4）位于所述漂移区（3）内部，并被所述漂移区（3）包围；
所述柱区（5）位于所述漂移区（3）的中部两侧；
所述第二浮岛区（6）位于所述柱区（5）远离所述漂移区（3）一侧；
所述体区（7）位于所述柱区（5）上侧，并且右侧与所述漂移区（3）接触；
所述接触区（8）位于所述体区（7）上侧远离所述漂移区（3）一侧；
所述源区（9）位于所述体区（7）上侧，并与所述接触区（8）接触；
所述介质层（10）覆盖部分所述漂移区（3）上侧、部分所述接触区（8）上侧和部分所述源区（9）上侧；
所述金属源极（11）与所述接触区（8）连接；
所述栅氧化层（12）覆盖所述体区（7）上侧，并覆盖部分所述源区（9）上侧和部分所述漂移区（3）上侧；
所述多晶硅栅极（13）覆盖所述栅氧化层（12）上侧；
所述第一浮岛区（4）为多个，并在所述漂移区（3）内从上到下均匀排列；
所述第二浮岛区（6）为多个，并在两个柱区（5）内分别从上到下均匀排列；
所述第一浮岛区（4）的掺杂浓度不低于所述漂移区（3）的掺杂浓度；
所述第二浮岛区（6）的掺杂浓度不低于所述柱区（5）的掺杂浓度；
多个所述第一浮岛区（4）的掺杂浓度不相等；
多个所述第二浮岛区（6）的掺杂浓度不相等。
2.根据权利要求1所述的一种超结MOSFET，其特征在于，相邻所述第一浮岛区（4）间距不小于1微米。
3.根据权利要求1所述的一种超结MOSFET，其特征在于，相邻所述第二浮岛区（6）间距不小于1微米。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117253905A (zh) * 2023-11-13 2023-12-19 深圳天狼芯半导体有限公司 一种具有浮岛结构的SiC器件及制备方法
CN117238914A (zh) * 2023-11-13 2023-12-15 深圳天狼芯半导体有限公司 一种集成SBD的SiC器件及制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111627984A (zh) * 2020-06-04 2020-09-04 中芯集成电路制造(绍兴)有限公司 超结器件及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4764987B2 (ja) * 2000-09-05 2011-09-07 富士電機株式会社 超接合半導体素子
KR100873419B1 (ko) * 2002-06-18 2008-12-11 페어차일드코리아반도체 주식회사 높은 항복 전압, 낮은 온 저항 및 작은 스위칭 손실을갖는 전력용 반도체 소자
CN102110716B (zh) * 2010-12-29 2014-03-05 电子科技大学 槽型半导体功率器件
US8860130B2 (en) * 2012-11-05 2014-10-14 Alpha And Omega Semiconductor Incorporated Charged balanced devices with shielded gate trench
CN103165678B (zh) * 2013-03-12 2015-04-15 电子科技大学 一种超结ldmos器件
CN105633127B (zh) * 2015-12-31 2019-03-29 电子科技大学 一种超结mosfet
CN107564965B (zh) * 2017-08-22 2020-03-31 电子科技大学 一种横向双扩散mos器件
CN107731922B (zh) * 2017-09-02 2019-05-21 西安交通大学 一种带浮空区的低导通电阻碳化硅超结mosfet器件与制备方法
US10818788B2 (en) * 2017-12-15 2020-10-27 Alpha And Omega Semiconductor (Cayman) Ltd. Schottky diode integrated into superjunction power MOSFETs
CN112635559A (zh) * 2019-09-24 2021-04-09 南通尚阳通集成电路有限公司 平面栅超结mosfet
CN112164722A (zh) * 2020-11-04 2021-01-01 深圳市威兆半导体有限公司 具有均匀掺杂沟道的屏蔽栅mosfet器件及加工工艺
CN215731731U (zh) * 2021-05-08 2022-02-01 深圳市威兆半导体有限公司 超结功率mosfet
CN114512406A (zh) * 2022-04-19 2022-05-17 北京芯可鉴科技有限公司 超结器件的制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111627984A (zh) * 2020-06-04 2020-09-04 中芯集成电路制造(绍兴)有限公司 超结器件及其制造方法

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