CN113224164B - 一种超结mos器件 - Google Patents

一种超结mos器件 Download PDF

Info

Publication number
CN113224164B
CN113224164B CN202110428258.1A CN202110428258A CN113224164B CN 113224164 B CN113224164 B CN 113224164B CN 202110428258 A CN202110428258 A CN 202110428258A CN 113224164 B CN113224164 B CN 113224164B
Authority
CN
China
Prior art keywords
doped
type semiconductor
region
type
conductivity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110428258.1A
Other languages
English (en)
Other versions
CN113224164A (zh
Inventor
任敏
李长泽
马荣耀
张新
郑芳
张雪璠
李泽宏
张波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Wuxi China Resources Huajing Microelectronics Co Ltd
Original Assignee
University of Electronic Science and Technology of China
Wuxi China Resources Huajing Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China, Wuxi China Resources Huajing Microelectronics Co Ltd filed Critical University of Electronic Science and Technology of China
Priority to CN202110428258.1A priority Critical patent/CN113224164B/zh
Publication of CN113224164A publication Critical patent/CN113224164A/zh
Application granted granted Critical
Publication of CN113224164B publication Critical patent/CN113224164B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions

Abstract

本发明提供一种超结MOS器件，从下至上依次包括漏极金属层、重掺杂第二类导电类型半导体漏区、中等掺杂第二类导电类型半导体缓冲层、轻掺杂第二类导电类型半导体柱区、中等掺杂第二类导电类型半导体JFET区、源极金属层；本发明在超结VDMOS器件的基础上，将部分漏极金属层挖槽填充穿过中等掺杂第二类导电类型半导体缓冲层与重掺杂第一类导电类型岛区接触，重掺杂第一类导电类型岛区之间为轻掺杂第二类导电类型半导体间隙区。反向恢复电流下降阶段由于有空穴的注入，中等掺杂第二类导电类型半导体缓冲层空穴下降速度减慢，反向恢复电流得以平滑衰减，从而降低反向恢复的硬度。

Description

一种超结MOS器件
技术领域
本发明涉及功率半导体器件技术领域，具体涉及到一种超结MOS器件。
背景技术
垂直功率MOS场效应管(VDMOS)因其具有开关速度快、开关损耗低、栅极易驱动、驱动功率小、输入阻抗高、频率响应好和利于大规模集成等优点，被广泛应用于各种电力电子系统。但是VDMOS器件始终存在“硅限”瓶颈，即器件的导通电阻始终与击穿电压的2.5次方成比例，这严重影响了功率VDMOS在高压下工作。而陈星弼院士另辟蹊径，提出了超结结构，通过在VDMOS漂移区通过引入PN柱交替排列，将导通电阻始终与击穿电压的关系由2.5次方减小到1.3次方，使相同高压条件下器件的导通功耗降低。
但是，在超结结构内存在一个体二极管，如图1所示，它是由P+欧姆接触区、P体区、P柱区、N柱区、N缓冲层和N+漏区构成的体二极管，在其工作时将起到反向并联续流二极管的作用。在这个体二极管处于导通状态时，大量过剩载流子贮存在N柱区中，使超结MOSFET具有很多的反向恢复电荷；体二极管处于反向恢复状态时，横向PN结的存在会使这些载流子迅速排出，这就造成了反向恢复硬度很高。因此超结器件在反向恢复时具有较高的电压峰值，较大的电磁干扰(EMI)噪声，甚至会发生器件损伤。
发明内容
本发明针对上述问题，提出了一种具有软恢复体二极管的超结MOS器件，它能够降低器件在反向恢复时的软度，提升器件的反向恢复特性，提高器件的可靠性。
为实现上述发明目的，本发明技术方案如下：
一种超结MOS器件，从下至上依次包括漏极金属层11、重掺杂第二类导电类型半导体漏区9、中等掺杂第二类导电类型半导体缓冲层13、轻掺杂第二类导电类型半导体柱区8、中等掺杂第二类导电类型半导体JFET区12、源极金属层1；
中等掺杂第二类导电类型半导体JFET区12上表面的栅极绝缘氧化层2内部设有多晶硅栅电极3，中等掺杂第二类导电类型半导体JFET区12的左右两侧为中等掺杂第一类导电类型半导体体区5，中等掺杂第一类导电类型半导体体区5的内部上表面设有重掺杂第一类导电类型半导体欧姆接触区4和重掺杂第二类导电类型半导体源区6；所述重掺杂第二类导电类型半导体源区6和中等掺杂第二类导电类型半导体JFET区12之间为中等掺杂第一类导电类型半导体体区5，多晶硅栅电极3与中等掺杂第一类导电类型半导体体区5之间、多晶硅栅电极3和中等掺杂第二类导电类型半导体JFET区12之间都通过栅极绝缘氧化层2相隔离；所述多晶硅栅电极3与源极金属层1之间通过栅极绝缘氧化层2相隔离；所述重掺杂第二类导电类型半导体源区6上表面与源极金属层1、栅极绝缘氧化层2接触；所述重掺杂第一类导电类型半导体欧姆接触区4上方与源极金属层1接触；
轻掺杂第二类导电类型半导体柱区8的左右两侧为轻掺杂第一类导电类型半导体柱区7，所述轻掺杂第一类导电类型半导体柱区7位于中等掺杂第一类导电类型半导体体区5下表面、中等掺杂第二类导电类型半导体缓冲层13上表面；
所述中等掺杂第二类导电类型半导体缓冲层13中具有至少两个重掺杂第一类导电类型岛区10；所述重掺杂第二类导电类型半导体漏区9中具有与重掺杂第一类导电类型岛区10相同数量的沟槽区，所述沟槽区穿透重掺杂第二类导电类型半导体漏区9并到达中等掺杂第二类导电类型半导体缓冲层13，沟槽区与重掺杂第一类导电类型岛区10相接触；所述漏极金属11通过填充上述沟槽区与重掺杂第一类导电类型岛区10之间形成欧姆接触；所述第一类导电类型岛区10的侧面和顶部被轻掺杂第二类导电类型半导体区14包围。
本发明还提供第二种超结MOS器件，从下至上依次包括漏极金属层11、重掺杂第二类导电类型半导体漏区9、中等掺杂第二类导电类型半导体缓冲层13、轻掺杂第二类导电类型半导体柱区8、中等掺杂第一类导电类型半导体体区5、槽栅；
槽栅包括多晶硅栅3、以及多晶硅栅3左右两侧及下侧的绝缘氧化层2；
槽栅的左右两侧为中等掺杂第一类导电类型半导体体区5，中等掺杂第一类导电类型半导体体区5的上表面设有重掺杂第一类导电类型半导体欧姆接触区4和重掺杂第二类导电类型半导体源区6；所述重掺杂第二类导电类型半导体源区6上表面与源极金属层1接触；所述重掺杂第一类导电类型半导体欧姆接触区4上方与源极金属层1接触；
轻掺杂第二类导电类型半导体柱区8的左右两侧为轻掺杂第一类导电类型半导体柱区7，所述轻掺杂第一类导电类型半导体柱区7位于中等掺杂第一类导电类型半导体体区5下表面、中等掺杂第二类导电类型半导体缓冲层13上表面；
所述中等掺杂第二类导电类型半导体缓冲层13中具有至少两个重掺杂第一类导电类型岛区10；所述重掺杂第二类导电类型半导体漏区9中具有与重掺杂第一类导电类型岛区10相同数量的沟槽区，所述沟槽区穿透重掺杂第二类导电类型半导体漏区9并到达中等掺杂第二类导电类型半导体缓冲层13，沟槽区与重掺杂第一类导电类型岛区10相接触；所述漏极金属11通过填充上述沟槽区与重掺杂第一类导电类型岛区10之间形成欧姆接触；所述第一类导电类型岛区10的侧面和顶部被轻掺杂第二类导电类型半导体区14包围。
作为优选方式，所述超结MOS器件的材料为硅、或碳化硅、或砷化镓、或磷化铟或锗硅半导体材料。
作为优选方式，第一类导电类型半导体为P型半导体，所述第二类导电类型半导体为N型半导体；或者第一类导电类型半导体为N型半导体，所述第二类导电类型半导体为P型半导体。
作为优选方式，所述轻掺杂为杂质浓度量级在1e16cm-3及以下的掺杂，所述中等掺杂为杂质浓度量级在1e16cm-3到1e18cm-3之间的掺杂，所述重掺杂为杂质浓度量级大于1e18cm-3的掺杂。
本发明的有益效果为：本发明在超结VDMOS器件的基础上，将多个P岛引入N缓冲层，并且部分漏极金属通过挖槽填充穿过N+漏区进入N缓冲层并与P岛接触，P岛之间间距小且间隙区域为轻掺杂N区。反向恢复电流下降阶段中由于存在有空穴的注入，使得N缓冲层空穴的下降速度减慢，反向恢复电流得以平滑衰减，从而降低反向恢复的硬度。
附图说明
图1是常规超结MOS器件示意图。
图2是本发明实施例1提出的具有软恢复体二极管的超结MOS器件示意图。
图3是本发明实施例2提出的具有软恢复体二极管并优化导通电阻的超结MOS器件示意图。
1为源极金属层，2为栅极绝缘氧化层，3为多晶硅栅电极，4为重掺杂第一类导电类型半导体欧姆接触区，5为中等掺杂第一类导电类型半导体体区，6为重掺杂第二类导电类型半导体源区，7为轻掺杂第一类导电类型半导体柱区，8为轻掺杂第二类导电类型半导体柱区，9为重掺杂第二类导电类型半导体漏区，12为中等掺杂第二类导电类型半导体JFET区，10为重掺杂第一类导电类型岛区，11为漏极金属层，13为中等掺杂第二类导电类型半导体缓冲层，14为轻掺杂第二类导电类型半导体间隙区。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图2所示，一种超结MOS器件，从下至上依次包括漏极金属层11、重掺杂第二类导电类型半导体漏区9、中等掺杂第二类导电类型半导体缓冲层13、轻掺杂第二类导电类型半导体柱区8、中等掺杂第二类导电类型半导体JFET区12、源极金属层1；
中等掺杂第二类导电类型半导体JFET区12上表面的栅极绝缘氧化层2内部设有多晶硅栅电极3，中等掺杂第二类导电类型半导体JFET区12的左右两侧为中等掺杂第一类导电类型半导体体区5，中等掺杂第一类导电类型半导体体区5的内部上表面设有重掺杂第一类导电类型半导体欧姆接触区4和重掺杂第二类导电类型半导体源区6；所述重掺杂第二类导电类型半导体源区6和中等掺杂第二类导电类型半导体JFET区12之间为中等掺杂第一类导电类型半导体体区5，多晶硅栅电极3与中等掺杂第一类导电类型半导体体区5之间、多晶硅栅电极3和中等掺杂第二类导电类型半导体JFET区12之间都通过栅极绝缘氧化层2相隔离；所述多晶硅栅电极3与源极金属层1之间通过栅极绝缘氧化层2相隔离；所述重掺杂第二类导电类型半导体源区6上表面与源极金属层1、栅极绝缘氧化层2接触；所述重掺杂第一类导电类型半导体欧姆接触区4上方与源极金属层1接触；
轻掺杂第二类导电类型半导体柱区8的左右两侧为轻掺杂第一类导电类型半导体柱区7，所述轻掺杂第一类导电类型半导体柱区7位于中等掺杂第一类导电类型半导体体区5下表面、中等掺杂第二类导电类型半导体缓冲层13上表面；
所述中等掺杂第二类导电类型半导体缓冲层13中具有至少两个重掺杂第一类导电类型岛区10；所述重掺杂第二类导电类型半导体漏区9中具有与重掺杂第一类导电类型岛区10相同数量的沟槽区，所述沟槽区穿透重掺杂第二类导电类型半导体漏区9并到达中等掺杂第二类导电类型半导体缓冲层13，沟槽区与重掺杂第一类导电类型岛区10相接触；所述漏极金属11通过填充上述沟槽区与重掺杂第一类导电类型岛区10之间形成欧姆接触；所述第一类导电类型岛区10的侧面和顶部被轻掺杂第二类导电类型半导体区14包围。
所述超结MOS器件的材料为硅、或碳化硅、或砷化镓、或磷化铟或锗硅半导体材料。
第一类导电类型半导体为P型半导体，所述第二类导电类型半导体为N型半导体；或者第一类导电类型半导体为N型半导体，所述第二类导电类型半导体为P型半导体。
所述轻掺杂为杂质浓度量级在1e16cm-3及以下的掺杂，所述中等掺杂为杂质浓度量级在1e16cm-3到1e18cm-3之间的掺杂，所述重掺杂为杂质浓度量级大于1e18cm-3的掺杂。
下面以第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体为例，结合本实施例1详细阐述本发明的工作原理：
体二极管处于正向导通模式下，实施例1中电极连接方式为源极金属层1接高电位，多晶硅栅电极3接低电位，漏极金属层11接低电位。因此，电流通过由重掺杂第一类导电类型半导体欧姆接触区4、中等掺杂第一类导电类型半导体体区5、轻掺杂第一类导电类型半导体柱区7、轻掺杂第二类导电类型半导体柱区8、中等掺杂第二类导电类型半导体缓冲层13和重掺杂第二类导电类型半导体漏区9构成的体二极管由源极金属层1流向漏极金属层11，非平衡载流子空穴将通过体二极管注入到轻掺杂第二类导电类型半导体柱区8；当体二极管反向时，源极金属层1接低电位，多晶硅栅电极3接低电位，漏极金属层11接高电位，电流由正逐渐减小至0；当电流为0时，开始从轻掺杂第二类导电类型半导体柱区8反向抽取非平衡载流子空穴，由于体二极管面积很大，注入的空穴将很快被抽取完。由于中等掺杂第二类导电类型半导体缓冲层13中重掺杂第一类导电类型岛区10和漏极金属层11相接触，重掺杂第一类导电类型岛区10的电位为漏极高电位。同时由于重掺杂第一类导电类型岛区10之间间距很小，中间为轻掺杂第二类导电类型半导体间隙区14，使得间隙区的电阻很大，反向电流流经该区域时电势下降很快，因此重掺杂第一类导电类型岛区10上方的轻掺杂第二类导电类型半导体间隙区14电位远远低于重掺杂第一类导电类型岛区10的电位。重掺杂第一类导电类型岛区10与重掺杂第一类导电类型岛区10上方的轻掺杂第二类导电类型半导体间隙区14构成的二极管正偏，促使重掺杂第一类导电类型岛区10中的空穴向其上方的轻掺杂第二类导电类型半导体间隙区14以及中等掺杂第二类导电类型半导体缓冲层13注入。因此，反向恢复电流下降阶段中由于有空穴的注入，使得中等掺杂第二类导电类型半导体缓冲层13空穴的下降速度减慢，反向恢复电流得以平滑衰减，从而降低反向恢复的硬度。
实施例2
如图3所示，一种超结MOS器件，从下至上依次包括漏极金属层11、重掺杂第二类导电类型半导体漏区9、中等掺杂第二类导电类型半导体缓冲层13、轻掺杂第二类导电类型半导体柱区8、中等掺杂第一类导电类型半导体体区5、槽栅；
槽栅包括多晶硅栅3、以及多晶硅栅3左右两侧及下侧的绝缘氧化层2；
槽栅的左右两侧为中等掺杂第一类导电类型半导体体区5，中等掺杂第一类导电类型半导体体区5的上表面设有重掺杂第一类导电类型半导体欧姆接触区4和重掺杂第二类导电类型半导体源区6；所述重掺杂第二类导电类型半导体源区6上表面与源极金属层1接触；所述重掺杂第一类导电类型半导体欧姆接触区4上方与源极金属层1接触；
轻掺杂第二类导电类型半导体柱区8的左右两侧为轻掺杂第一类导电类型半导体柱区7，所述轻掺杂第一类导电类型半导体柱区7位于中等掺杂第一类导电类型半导体体区5下表面、中等掺杂第二类导电类型半导体缓冲层13上表面；
所述中等掺杂第二类导电类型半导体缓冲层13中具有至少两个重掺杂第一类导电类型岛区10；所述重掺杂第二类导电类型半导体漏区9中具有与重掺杂第一类导电类型岛区10相同数量的沟槽区，所述沟槽区穿透重掺杂第二类导电类型半导体漏区9并到达中等掺杂第二类导电类型半导体缓冲层13，沟槽区与重掺杂第一类导电类型岛区10相接触；所述漏极金属11通过填充上述沟槽区与重掺杂第一类导电类型岛区10之间形成欧姆接触；所述第一类导电类型岛区10的侧面和顶部被轻掺杂第二类导电类型半导体区14包围。
所述超结MOS器件的材料为硅、或碳化硅、或砷化镓、或磷化铟或锗硅半导体材料。
第一类导电类型半导体为P型半导体，所述第二类导电类型半导体为N型半导体；或者第一类导电类型半导体为N型半导体，所述第二类导电类型半导体为P型半导体。
所述轻掺杂为杂质浓度量级在1e16cm-3及以下的掺杂，所述中等掺杂为杂质浓度量级在1e16cm-3到1e18cm-3之间的掺杂，所述重掺杂为杂质浓度量级大于1e18cm-3的掺杂。
本实施例将实施例1中的平面栅改成了槽栅，相较于实施例1少了中等掺杂第二类导电类型半导体JFET区12，在反向恢复时能够保证足够的软度，同时在作为MOS导通时能够减少导通电阻。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (5)

1.一种超结MOS器件，其特征在于：从下至上依次包括漏极金属层(11)、重掺杂第二类导电类型半导体漏区(9)、中等掺杂第二类导电类型半导体缓冲层(13)、轻掺杂第二类导电类型半导体柱区(8)、中等掺杂第二类导电类型半导体JFET区(12)、源极金属层(1)；
中等掺杂第二类导电类型半导体JFET区(12)上表面的栅极绝缘氧化层(2)内部设有多晶硅栅电极(3)，中等掺杂第二类导电类型半导体JFET区(12)的左右两侧为中等掺杂第一类导电类型半导体体区(5)，中等掺杂第一类导电类型半导体体区(5)的内部上表面设有重掺杂第一类导电类型半导体欧姆接触区(4)和重掺杂第二类导电类型半导体源区(6)；所述重掺杂第二类导电类型半导体源区(6)和中等掺杂第二类导电类型半导体JFET区(12)之间为中等掺杂第一类导电类型半导体体区(5)，多晶硅栅电极(3)与中等掺杂第一类导电类型半导体体区(5)之间、多晶硅栅电极(3)和中等掺杂第二类导电类型半导体JFET区(12)之间都通过栅极绝缘氧化层(2)相隔离；所述多晶硅栅电极(3)与源极金属层(1)之间通过栅极绝缘氧化层(2)相隔离；所述重掺杂第二类导电类型半导体源区(6)上表面与源极金属层(1)、栅极绝缘氧化层(2)接触；所述重掺杂第一类导电类型半导体欧姆接触区(4)上方与源极金属层(1)接触；
轻掺杂第二类导电类型半导体柱区(8)的左右两侧为轻掺杂第一类导电类型半导体柱区(7)，所述轻掺杂第一类导电类型半导体柱区(7)位于中等掺杂第一类导电类型半导体体区(5)下表面、中等掺杂第二类导电类型半导体缓冲层(13)上表面；
所述中等掺杂第二类导电类型半导体缓冲层(13)中具有至少两个重掺杂第一类导电类型岛区(10)；所述重掺杂第二类导电类型半导体漏区(9)中具有与重掺杂第一类导电类型岛区(10)相同数量的沟槽区，所述沟槽区穿透重掺杂第二类导电类型半导体漏区(9)并到达中等掺杂第二类导电类型半导体缓冲层(13)，沟槽区与重掺杂第一类导电类型岛区(10)相接触；所述漏极金属(11)通过填充上述沟槽区与重掺杂第一类导电类型岛区(10)之间形成欧姆接触；所述第一类导电类型岛区(10)的侧面和顶部被轻掺杂第二类导电类型半导体区(14)包围。
2.一种超结MOS器件，其特征在于：从下至上依次包括漏极金属层(11)、重掺杂第二类导电类型半导体漏区(9)、中等掺杂第二类导电类型半导体缓冲层(13)、轻掺杂第二类导电类型半导体柱区(8)、中等掺杂第一类导电类型半导体体区(5)、槽栅；
槽栅包括多晶硅栅(3)、以及多晶硅栅(3)左右两侧及下侧的绝缘氧化层(2)；
槽栅的左右两侧为中等掺杂第一类导电类型半导体体区(5)，中等掺杂第一类导电类型半导体体区(5)的上表面设有重掺杂第一类导电类型半导体欧姆接触区(4)和重掺杂第二类导电类型半导体源区(6)；所述重掺杂第二类导电类型半导体源区(6)上表面与源极金属层(1)接触；所述重掺杂第一类导电类型半导体欧姆接触区(4)上方与源极金属层(1)接触；轻掺杂第二类导电类型半导体柱区(8)的左右两侧为轻掺杂第一类导电类型半导体柱区(7)，所述轻掺杂第一类导电类型半导体柱区(7)位于中等掺杂第一类导电类型半导体体区(5)下表面、中等掺杂第二类导电类型半导体缓冲层(13)上表面；
所述中等掺杂第二类导电类型半导体缓冲层(13)中具有至少两个重掺杂第一类导电类型岛区(10)；所述重掺杂第二类导电类型半导体漏区(9)中具有与重掺杂第一类导电类型岛区(10)相同数量的沟槽区，所述沟槽区穿透重掺杂第二类导电类型半导体漏区(9)并到达中等掺杂第二类导电类型半导体缓冲层(13)，沟槽区与重掺杂第一类导电类型岛区(10)相接触；所述漏极金属(11)通过填充上述沟槽区与重掺杂第一类导电类型岛区(10)之间形成欧姆接触；所述第一类导电类型岛区(10)的侧面和顶部被轻掺杂第二类导电类型半导体区(14)包围。
3.根据权利要求1或2所述的一种超结MOS器件，其特征在于：所述超结MOS器件的材料为硅、或碳化硅、或砷化镓、或磷化铟或锗硅半导体材料。
4.根据权利要求1或2所述的一种超结MOS器件，其特征在于：第一类导电类型半导体为P型半导体，所述第二类导电类型半导体为N型半导体；或者第一类导电类型半导体为N型半导体，所述第二类导电类型半导体为P型半导体。
5.根据权利要求1或2所述的一种超结MOS器件，其特征在于：所述轻掺杂为杂质浓度量级在1e16cm-3及以下的掺杂，所述中等掺杂为杂质浓度量级在1e16cm-3到1e18cm-3之间的掺杂，所述重掺杂为杂质浓度量级大于1e18cm-3的掺杂。
CN202110428258.1A 2021-04-21 2021-04-21 一种超结mos器件 Active CN113224164B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110428258.1A CN113224164B (zh) 2021-04-21 2021-04-21 一种超结mos器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110428258.1A CN113224164B (zh) 2021-04-21 2021-04-21 一种超结mos器件

Publications (2)

Publication Number Publication Date
CN113224164A CN113224164A (zh) 2021-08-06
CN113224164B true CN113224164B (zh) 2022-03-29

Family

ID=77088088

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110428258.1A Active CN113224164B (zh) 2021-04-21 2021-04-21 一种超结mos器件

Country Status (1)

Country Link
CN (1) CN113224164B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116230735A (zh) * 2021-12-03 2023-06-06 华润微电子（重庆）有限公司 一种超结mosfet器件
CN114464671B (zh) * 2022-04-11 2022-07-01 江苏长晶浦联功率半导体有限公司 一种改善栅电容特性的超结mosfet
CN114464670B (zh) * 2022-04-11 2022-07-01 江苏长晶科技股份有限公司 一种超低比导的超结mosfet及其制备方法
CN116741811B (zh) * 2023-08-11 2023-10-20 成都森未科技有限公司 一种超结mosfet器件及其加工方法

Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2176886A1 (en) * 2007-08-08 2010-04-21 Advanced Analogic Technologies, Inc. Cascode current sensor for discrete power semiconductor devices
CN101950759A (zh) * 2010-08-27 2011-01-19 电子科技大学 一种Super Junction VDMOS器件
CN102403352A (zh) * 2010-09-14 2012-04-04 无锡华润上华半导体有限公司 一种mos晶体管
CN102403351A (zh) * 2010-09-14 2012-04-04 无锡华润上华半导体有限公司 沟槽型垂直双扩散晶体管
CN102420251A (zh) * 2011-12-05 2012-04-18 电子科技大学 一种具有非均匀浮岛结构的vdmos器件
CN102983159A (zh) * 2008-01-23 2013-03-20 富士电机株式会社 半导体器件及其制造方法
CN103208531A (zh) * 2013-04-07 2013-07-17 株洲南车时代电气股份有限公司 一种快恢复二极管frd芯片及其制作方法
WO2014022092A1 (en) * 2012-07-31 2014-02-06 Io Semiconductor Inc. Power device integration on a common substrate
CN103703566A (zh) * 2011-08-02 2014-04-02 罗姆股份有限公司 半导体装置及其制造方法
CN104253152A (zh) * 2013-06-28 2014-12-31 无锡华润上华半导体有限公司 一种igbt及其制造方法
JP2016136639A (ja) * 2011-08-02 2016-07-28 ローム株式会社 半導体装置およびその製造方法
CN107946375A (zh) * 2017-09-20 2018-04-20 重庆中科渝芯电子有限公司 一种双外延超级势垒整流器
CN109065629A (zh) * 2018-08-24 2018-12-21 电子科技大学 一种槽栅超结器件
CN109713041A (zh) * 2018-12-27 2019-05-03 四川立泰电子有限公司 一种适用于超结dmos器件的改良结构
CN110310983A (zh) * 2019-07-31 2019-10-08 电子科技大学 一种超结vdmos器件
CN110416285A (zh) * 2019-07-31 2019-11-05 电子科技大学 一种超结功率dmos器件
CN209896067U (zh) * 2019-07-31 2020-01-03 电子科技大学 一种超结功率dmos器件
CN111697070A (zh) * 2020-06-29 2020-09-22 电子科技大学 一种逆导型igbt器件

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10361136B4 (de) * 2003-12-23 2005-10-27 Infineon Technologies Ag Halbleiterdiode und IGBT
US7285822B2 (en) * 2005-02-11 2007-10-23 Alpha & Omega Semiconductor, Inc. Power MOS device
JP2006237066A (ja) * 2005-02-22 2006-09-07 Toshiba Corp 半導体装置
DE102015208097B4 (de) * 2015-04-30 2022-03-31 Infineon Technologies Ag Herstellen einer Halbleitervorrichtung durch Epitaxie
DE102015120210B4 (de) * 2015-11-23 2019-02-21 Infineon Technologies Ag Leistungshalbleitertransistor mit vergrößerter bipolarer Verstärkung

Patent Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2176886A1 (en) * 2007-08-08 2010-04-21 Advanced Analogic Technologies, Inc. Cascode current sensor for discrete power semiconductor devices
CN102983159A (zh) * 2008-01-23 2013-03-20 富士电机株式会社 半导体器件及其制造方法
CN101950759A (zh) * 2010-08-27 2011-01-19 电子科技大学 一种Super Junction VDMOS器件
CN102403352A (zh) * 2010-09-14 2012-04-04 无锡华润上华半导体有限公司 一种mos晶体管
CN102403351A (zh) * 2010-09-14 2012-04-04 无锡华润上华半导体有限公司 沟槽型垂直双扩散晶体管
CN103703566A (zh) * 2011-08-02 2014-04-02 罗姆股份有限公司 半导体装置及其制造方法
JP2016136639A (ja) * 2011-08-02 2016-07-28 ローム株式会社 半導体装置およびその製造方法
CN102420251A (zh) * 2011-12-05 2012-04-18 电子科技大学 一种具有非均匀浮岛结构的vdmos器件
WO2014022092A1 (en) * 2012-07-31 2014-02-06 Io Semiconductor Inc. Power device integration on a common substrate
CN103208531A (zh) * 2013-04-07 2013-07-17 株洲南车时代电气股份有限公司 一种快恢复二极管frd芯片及其制作方法
CN104253152A (zh) * 2013-06-28 2014-12-31 无锡华润上华半导体有限公司 一种igbt及其制造方法
CN107946375A (zh) * 2017-09-20 2018-04-20 重庆中科渝芯电子有限公司 一种双外延超级势垒整流器
CN109065629A (zh) * 2018-08-24 2018-12-21 电子科技大学 一种槽栅超结器件
CN109713041A (zh) * 2018-12-27 2019-05-03 四川立泰电子有限公司 一种适用于超结dmos器件的改良结构
CN110310983A (zh) * 2019-07-31 2019-10-08 电子科技大学 一种超结vdmos器件
CN110416285A (zh) * 2019-07-31 2019-11-05 电子科技大学 一种超结功率dmos器件
CN209896067U (zh) * 2019-07-31 2020-01-03 电子科技大学 一种超结功率dmos器件
CN111697070A (zh) * 2020-06-29 2020-09-22 电子科技大学 一种逆导型igbt器件

Also Published As

Publication number Publication date
CN113224164A (zh) 2021-08-06

Similar Documents

Publication Publication Date Title
CN113224164B (zh) 一种超结mos器件
CN108198851B (zh) 一种具有载流子存储效应的超结igbt
US9093522B1 (en) Vertical power MOSFET with planar channel and vertical field plate
US7170106B2 (en) Power semiconductor device
US9685523B2 (en) Diode structures with controlled injection efficiency for fast switching
US9231581B2 (en) Method of operating a reverse conducting IGBT
CN101950759A (zh) 一种Super Junction VDMOS器件
US11211485B2 (en) Trench power transistor
CN109166923B (zh) 一种屏蔽栅mosfet
CN109166921B (zh) 一种屏蔽栅mosfet
CN108346701B (zh) 一种屏蔽栅功率dmos器件
CN111697078A (zh) 高雪崩耐量的vdmos器件及制备方法
CN115148791A (zh) 一种超结mosfet
CN111403474A (zh) 一种集成肖特基二极管的双沟道碳化硅mosfet器件
CN111933711B (zh) 一种集成sbd的超结mosfet
CN109065629B (zh) 一种槽栅超结器件
KR20150069117A (ko) 전력 반도체 소자
KR101994728B1 (ko) 전력 반도체 소자
CN109888006B (zh) 一种低功耗绝缘体上硅横向绝缘栅双极型晶体管
CN108183102B (zh) 一种逆阻型功率mosfet器件
CN114464672B (zh) 一种改善体二极管特性的超结器件
CN109065626B (zh) 一种具有介质阻挡层的槽栅dmos器件
CN111276537A (zh) 一种具有多晶硅耐压层的逆导型rc-ligbt器件
CN107482049B (zh) 一种超结vdmos器件
CN106876441B (zh) 具有固定界面电荷场限环的功率器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant