CN103703566A - 半导体装置及其制造方法 - Google Patents

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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
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    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
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    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
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    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05568—Disposition the whole external layer protruding from the surface
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    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
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    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract

本发明的半导体装置包括半导体芯片和MOSFET，该半导体芯片形成有SiC-IGBT，该SiC-IGBT包括：SiC半导体层；以在所述SiC半导体层的背面侧露出的方式形成的第一导电型的集电极区域；以与所述集电极区域相接的方式形成的第二导电型的基底区域；以与所述基底区域相接的方式形成的第一导电型的沟道区域；以与所述沟道区域相接的方式形成、并且形成所述SiC半导体层的所述表面的一部分的第二导电型的发射极区域；与所述集电极区域连接的集电极电极；该MOSFET包括与所述发射极电极电连接的第二导电型的源极区域以及与所述集电极电极电连接的第二导电型的漏极区域，并且与所述SiC-IGBT并联连接。

Description

半导体装置及其制造方法
技术领域
本发明涉及具备SiC-IGBT（Insulated Gate Bipolar Semiconductor）的半导体装置及其制造方法。
背景技术
近年来，主要在电机控制系统、电力变换系统等各种电力电子领域的系统中使用的SiC半导体装置受到瞩目。
例如，专利文献1公开了包括p型SiC基板（集电极层）、在SiC基板上形成的n型的漂移层、在漂移层的上部形成的p型的基底（base）区域、在基底区域的上部形成的n型的发射极区域的纵型的IGBT。
此外，专利文献2公开了包括n+型SiC基板、在SiC基板上形成的n-型的基底层、在基底层的表层部形成的p型的体区域、在体区域的表层部形成的n+型的源极区域、从基底层的表面贯通源极区域和体区域的栅极沟槽以及隔着栅极绝缘膜埋设于栅极沟槽的栅极电极的沟槽栅极型MOSFET。
现有技术文献
专利文献
专利文献1：日本特开2011-49267号公报；
专利文献2：日本特开2011-44688号公报；
专利文献3：日本特开2010-251517号公报；
专利文献4：日本特开2010-74051号公报。
发明内容
用于解决课题的方案
本发明的半导体装置包括：形成有SiC-IGBT（Insulated Gate Bipolar Semiconductor：绝缘栅双极型晶体管）的半导体芯片，该SiC-IGBT包括：SiC半导体层，具有表面和背面；第一导电型的集电极区域，以在所述SiC半导体层的所述背面侧露出的方式形成；第二导电型的基底区域，以相对于所述集电极区域在所述SiC半导体层的所述表面侧与所述集电极区域相接的方式形成；第一导电型的沟道区域，以相对于所述基底区域在所述SiC半导体层的所述表面侧与所述基底区域相接的方式形成；第二导电型的发射极区域，以相对于所述沟道区域在所述SiC半导体层的所述表面侧与所述沟道区域相接的方式形成，形成所述SiC半导体层的所述表面的一部分；集电极电极，以与所述SiC半导体层的所述背面相接的方式形成，与所述集电极区域连接；发射极电极，以与所述SiC半导体层的所述表面相接的方式形成，与所述发射极区域连接；MOSFET（Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管），包括与所述发射极电极电连接的第二导电型的源极区域和与所述集电极电极电连接的第二导电型的漏极区域，并且与所述SiC-IGBT并联连接。
在SiC-IGBT中，从集电极区域向基底区域注入电子或空穴，在基底区域发生电导率调制，所以，能实现基底区域的低导通电阻化。因此，为了提高IGBT的耐受电压而降低基底区域的杂质浓度，即使起因于该杂质浓度，基底区域本来的电阻值变高，也能维持充分低的导通电阻。其结果是，与SiC-MOSFET相比，作为在高耐受电压区域使用的元件是有效的。
另一方面，与Si相比，SiC的pn势垒高，因此，在低电流区域（例如，4A以下的电流区域）使用SiC-IGBT的情况下，需要高的导通电压。这与SiC-MOSFET相比也是非常高的值。虽然SiC-MOSFET使用SiC，但是与IGBT不同，由于导通电流从初始阶段开始就线性地增加，所以，在低电流区域不会特别地变得不利。例如，在1A左右的电流区域使用的情况下，SiC-MOSFET的导通电压为约0.8V、Si-IGBT的导通电压为约1.3V，相对于此，SiC-IGBT的导通电压为3.5V，有大约4倍左右的差异。
因此，根据本发明的半导体装置，对于SiC-IGBT并联方式连接有MOSFET。由此，通过使SiC-IGBT或MOSFET导通，从而能使电流流过半导体装置。因此，在低电流区域使用半导体装置时，能用MOSFET的导通电压使半导体装置工作，所以，能减低低电流区域中的导通电压。
另外，关于与SiC-IGBT连接的MOSFET，除了SiC-MOSFET、Si-MOSFET等Si类MOSFET以外，还可以是GaN类MOSFET、GaAs类MOSFET。在这些之中，优选是SiC-MOSFET。如果是SiC-MOSFET，就能将SiC-IGBT和SiC-MOSFET集中在同一半导体芯片。
具体地说，优选在本发明的半导体装置中，所述MOSFET包括设置于所述半导体芯片的SiC-MOSFET，所述源极区域利用所述SiC-IGBT的所述发射极区域形成，所述漏极区域以与所述SiC-IGBT的所述集电极区域相邻且选择性地在所述SiC半导体层的所述背面侧露出的方式形成，所述集电极电极统一地与所述漏极区域和所述集电极区域连接。
根据该结构，能在SiC-IGBT与SiC-MOSFET之间共有发射极区域、基底区域、沟道区域、发射极电极以及集电极电极，因此，能将这些元件集中在同一单位单元。其结果是，能谋求半导体装置的小型化，能减低元件间的电容。
另外，SiC-IGBT和SiC-MOSFET也可以在SiC半导体层中作为分别独立的单位单元形成。
此外，在本发明的半导体装置中，优选在所述SiC半导体层包括形成所述SiC半导体层的所述背面并且从该背面朝向所述表面选择性地形成有沟槽的第二导电型的SiC基板和形成在所述SiC基板上并且形成所述SiC半导体层的所述表面的作为所述基底区域的第二导电型的SiC基底层的情况下，所述漏极区域利用所述SiC基板形成，所述集电极区域形成在所述沟槽的底面。
这样的结构的半导体装置能通过本发明的半导体装置的制造方法进行制造，本发明的半导体装置的制造方法是在同一半导体芯片具有例如SiC-IGBT和SiC-MOSFET的半导体装置的制造方法，包括：在具有表面和背面并且形成所述SiC-MOSFET的漏极区域的第二导电型的SiC基板的所述表面形成第二导电型的SiC基底层的工序；通过从所述背面侧选择性地对所述SiC基板进行刻蚀，从而在所述SiC基板形成沟槽的工序；通过在所述沟槽的底面注入第一导电型的杂质，从而在该底面形成集电极区域的工序；通过在所述SiC基底层的表面选择性地注入第一导电型的杂质，从而在所述SiC基底层的表面部形成沟道区域的工序；通过在所述SiC基底层的表面选择性地注入第二导电型的杂质，从而在所述沟道区域的表面部形成兼作所述SiC-MOSFET的源极区域的发射极区域的工序。
根据该方法，能利用SiC基板的刻蚀、对SiC基板或SiC基底层的杂质注入这样的众所周知的半导体装置的制造技术，简单地形成在SiC半导体层的背面侧选择性地露出的集电极区域和漏极区域。
此外，形成所述沟槽的工序还可以包括进行刻蚀直到所述SiC基底层在所述沟槽露出为止的工序。
由此，能使沟槽的最深部到达SiC基板与SiC基底层的界面。即，沟槽的最深部可以位于SiC基板与SiC基底层的界面位置，也可以相对于该界面位于SiC基底层的表面侧。在该情况下，沟槽的底面和侧面的一部分由SiC基底层形成，侧面的剩余的部分由SiC基板形成。此外，沟槽的最深部也可以相对于该界面位于SiC基板的背面侧。在该情况下，沟槽的底面和侧面由SiC基板形成。
此外，在本发明的半导体装置中，所述SiC半导体层也可以包括形成所述SiC半导体层的所述背面并且从该背面朝向所述表面选择性地形成有沟槽的第一导电型的SiC基板以及形成在所述SiC基板上并且形成所述SiC半导体层的所述表面的作为所述基底区域的第二导电型的SiC基底层，在该情况下，优选所述集电极区域利用所述SiC基板形成，所述漏极区域形成在所述沟槽的底面。
此外，优选所述沟槽呈条纹状形成有多条。
此外，在本发明的半导体装置中，所述SiC半导体层也可以包括形成所述SiC半导体层的所述背面并且从该背面朝向所述表面选择性地形成有沟槽的第二导电型的SiC基板以及形成在所述SiC基板上并且形成所述SiC半导体层的所述表面的作为所述基底区域的第二导电型的SiC基底层，在该情况下，所述漏极区域和所述集电极区域以在所述沟槽的底面相互相邻的方式形成也可以。
这样的结构的半导体装置能通过本发明的半导体装置的制造方法进行制造，本发明的半导体装置的制造方法是在同一半导体芯片具有例如SiC-IGBT和SiC-MOSFET的半导体装置的制造方法，包括：在具有表面和背面的第二导电型的SiC基板的所述表面，形成第二导电型的SiC基底层的工序；通过从所述背面侧选择性地对所述SiC基板进行刻蚀，从而在所述SiC基板形成沟槽的工序；通过在所述沟槽的底面选择性地注入第一导电型的杂质，从而在该底面形成集电极区域的工序；通过在所述沟槽的所述底面选择性地注入第二导电型的杂质，从而在该底面形成漏极区域的工序；通过在所述SiC基底层的表面选择性地注入第一导电型的杂质，从而在所述SiC基底层的表面部形成沟道区域的工序；通过在所述SiC基底层的表面选择性地注入第二导电型的杂质，从而在所述沟道区域的表面部形成兼作所述SiC-MOSFET的源极区域的发射极区域的工序。
根据该方法，能利用SiC基板的刻蚀、对SiC基板或SiC基底层的杂质注入这样的众所周知的半导体装置的制造技术，简单地形成在SiC半导体层的背面侧选择性地露出的集电极区域和漏极区域。
此外，在本发明的半导体装置中，所述SiC半导体层可以包括形成所述SiC半导体层的所述背面并且具有分别以在该背面露出的方式被划分的第一导电型部分和第二导电型部分的SiC基板以及形成在所述SiC基板上并且形成所述SiC半导体层的所述表面的作为所述基底区域的第二导电型的SiC基底层，在该情况下，优选所述集电极区域利用所述SiC基板的所述第一导电型部分形成，所述漏极区域利用所述SiC基板的所述第二导电型部分形成。
在该情况下，优选所述SiC基板的所述第一导电型部分和所述第二导电型部分呈条纹状以交替地排列的方式形成有多个。
此外，在将SiC-IGBT和SiC-MOSFET单芯片化的情况下，优选与漏极区域和集电极区域统一地连接的所述集电极电极在与所述漏极区域和所述集电极区域相接的部分具有金属硅化物。
通过具有金属硅化物，与SiC的导电型为p型和n型无关，对于任一种导电型的SiC，都能使集电极电极进行欧姆接触。
此外，在本发明的半导体装置中，优选所述基底区域包括：与所述沟道区域相接的具有第一杂质浓度的漂移区域；在所述漂移区域与所述集电极区域之间以包围所述集电极区域的方式形成并且具有比所述第一杂质浓度高的第二杂质浓度的缓冲区域。
根据该结构，在SiC-IGBT的截止时，能用缓冲区域阻止从沟道区域与漂移区域的界面产生的耗尽层的延伸，防止击穿（punch through）。因此，能将半导体装置作为击穿形的器件进行设计，能达成低导通电阻化。
而且，在所述SiC半导体层包括形成所述SiC半导体层的所述背面的第二导电型的SiC基板和形成在所述SiC基板上并且形成所述SiC半导体层的所述表面的作为所述基底区域的第二导电型的SiC基底层，选择性地形成有从所述SiC基板的所述背面贯通所述SiC基板而到达所述SiC基底层的沟槽的情况下，优选所述漏极区域利用所述SiC基板形成，所述集电极区域形成在所述沟槽的底面，所述SiC基底层包括以包围所述集电极区域的方式形成的作为所述缓冲区域的第二导电型的缓冲层和形成在所述缓冲层上的作为所述漂移区域的第二导电型的漂移层。
此外，所述SiC半导体层可以包括形成所述SiC半导体层的所述背面并且具有分别以在该背面露出的方式被划分的第一导电型部分和第二导电型部分的SiC基板以及形成在所述SiC基板上并且形成所述SiC半导体层的所述表面的作为所述基底区域的第二导电型的SiC基底层，在该情况下，优选所述集电极区域利用所述SiC基板的所述第一导电型部分形成，所述漏极区域利用所述SiC基板的所述第二导电型部分形成，所述SiC基底层包括在所述SiC基板上以覆盖所述漏极区域和所述集电极区域的方式作为所述缓冲区域的第二导电型的缓冲层和形成在所述缓冲层上的作为所述漂移区域的第二导电型的漂移层。
此外，优选本发明的半导体装置包括与所述发射极电极电连接的第一导电型区域和与所述集电极电极电连接的第二导电型区域，还包括与所述SiC-IGBT并联连接的pn二极管。
由于在内部pn二极管的阳极彼此或阴极被连接，所以，IGBT不能像MOSFET那样内置体二极管。因此，在负载产生了反电动势时，消耗该电动势是困难的。
因此，根据本发明的半导体装置，因为对于SiC-IGBT并联连接有pn二极管，因此，即使在负载产生反电动势，也能通过该pn二极管的整流作用使起因于反电动势的电流作为回流电流流过负载，由此，能防止高的反电动势施加于SiC-IGBT。
此外，在将SiC-IGBT和SiC-MOSFET单芯片化的情况下，优选所述pn二极管包括利用在所述半导体芯片设置的所述MOSFET的所述沟道区域与所述基底区域之间的pn结形成并且内置于所述MOSFET的体二极管。
由此，pn二极管也能与SiC-IGBT以及SiC-MOSFET集中在同一单位单元，因此，能谋求半导体装置的进一步的小型化。
此外，优选本发明的半导体装置还包括与所述SiC-IGBT并联连接的肖特基势垒二极管，其包括：第二导电型的漂移区域；阳极电极，与所述漂移区域进行肖特基接合，与所述发射极电极电连接；阴极电极，与所述漂移区域进行欧姆接触，与所述集电极电极电连接。
根据该结构，与SiC-IGBT并联连接有肖特基势垒二极管，能缩短反向恢复（复原（recovery））时间，因此，能提供能实现高速复原的半导体装置。
此外，在本发明的半导体装置中，在所述半导体芯片中，所述基底区域包括在所述SiC半导体层的所述表面露出并且形成该表面的一部分的基底表面部，所述发射极电极可以包括与所述基底表面部进行肖特基接合的肖特基接合部，在该情况下，优选所述肖特基势垒二极管包括设置在所述半导体芯片的SiC-肖特基势垒二极管，所述漂移区域利用所述SiC-IGBT的所述基底区域形成，所述阳极电极利用所述SiC-IGBT的所述发射极电极形成。
根据该结构，能在SiC-IGBT与SiC-肖特基势垒二极管之间共有基底区域、发射极电极以及集电极电极，因此，能将这些元件集中在同一单位单元。其结果是，能谋求半导体装置的小型化，能减低元件间的电容。
此外，所述半导体装置还可以包括在所述SiC半导体层的所述表面形成并且形成有使所述基底表面部露出的接触孔的层间绝缘膜，还可以包括对所述SiC-IGBT、所述MOSFET以及所述肖特基势垒二极管统一地进行密封的树脂封装。
此外，在本发明的半导体装置中，在所述基底区域的一部分在所述SiC半导体层的所述表面露出的情况下，优选所述半导体芯片包括：以与所述基底区域的所述露出的部分相接的方式形成的肖特基电极；在与所述基底区域和所述肖特基电极的接合部相邻的位置从所述SiC半导体层的所述表面挖下而形成并且具有底面和侧面的沟槽。
根据该结构，能在SiC-IGBT与SiC-肖特基势垒二极管之间共有基底区域，因此，能将这些元件集中在同一单位单元。其结果是，能谋求半导体装置的小型化，能减低元件间的电容。
此外，因为在与肖特基接合部相邻的部分形成有沟槽，所以，能减低施加在基底区域与肖特基电极的肖特基界面的电场强度。其结果是，能将该肖特基界面的势垒设定得低，所以，能实现阈值电压低的肖特基势垒二极管。
在该情况下，优选所述SiC半导体层包括选择性地形成在所述沟槽的所述底面和该底面的边缘部的第一导电型的电场缓和部。
由此，能减低作为半导体装置整体的反向漏电流。即，即使施加接近击穿电压的反向电压，也能减低反向漏电流，因此，能充分地利用SiC半导体的耐受电压性能。
在该情况下，更优选所述电场缓和部跨在所述沟槽的所述底面的所述边缘部与所述沟槽所述侧面之间形成，尤其优选以沿着所述沟槽的所述侧面达到所述沟槽的开口端的方式形成。
此外，优选所述沟槽包括具有平面形状的所述底面以及相对于该平面形状的底面以超过90°的角度倾斜的所述侧面的锥形沟槽。
如果是锥形沟槽，与侧壁相对于底壁以90°呈直角竖立的情况相比，能够进一步提高半导体装置的耐受电压。
进而，在锥形沟槽中，不仅底面，侧面的全部或一部分也与沟槽的开放端对置。因此，例如在经由沟槽将第一导电型杂质注入到SiC半导体层的情况下，能使从沟槽的开放端入射到沟槽内的杂质可靠地打到沟槽的侧面。其结果是，能容易地形成前述的电场缓和部。
另外，所谓锥形沟槽，是包括侧面的全部相对于底面以超过90°的角度倾斜的沟槽、侧面的一部分（例如，形成沟槽的边缘部的部分）相对于底面以超过90°的角度倾斜的沟槽的任一种的概念。
此外，在本发明的半导体装置中，优选所述肖特基电极以埋入到所述沟槽的方式形成，所述电场缓和部具有在所述沟槽的所述底面在与所述肖特基电极之间形成欧姆接合的接触部。
根据该结构，能使肖特基电极与具有接触部（第一导电型）与基底区域（第二导电型）的pn结的pn二极管进行欧姆接合。该pn二极管与具有肖特基电极与基底区域的肖特基结的肖特基势垒二极管（异质结二极管）并联设置。由此，即使在半导体装置流过电涌电流，也能使该电涌电流的一部分流过内置pn二极管。其结果是，能减低流过肖特基势垒二极管的电涌电流，因此，能防止由电涌电流造成的肖特基势垒二极管的热破坏。
此外，在本发明的半导体装置中，优选所述基底区域包括具有第一杂质浓度的基底漂移区域以及在所述基底漂移区域上形成并且相对于所述第一杂质浓度具有相对高的第二杂质浓度的低电阻漂移区域，所述沟槽以其最深部到达所述低电阻漂移区域的方式形成。
在用沟槽划分的单位单元中，能流过电流的区域（电流路径）被制约，因此，当SiC半导体层的形成单位单元的部分的杂质浓度低时，存在单位单元的电阻值变高的危险。因此，像上述的那样，通过以使最深部到达低电阻漂移区域的方式形成沟槽，从而能以低电阻漂移区域形成单位单元的全部或一部分。因此，在形成有该低电阻漂移区域的部分，即使电流路径狭窄，也能通过具有比较高的第二杂质浓度的低电阻漂移区域抑制电阻值的上升。其结果是，能谋求单位单元的低电阻化。
此外，所述基底漂移区域的所述第一杂质浓度可以随着从所述SiC半导体层的所述背面朝向所述表面而减少。此外，所述低电阻漂移区域的所述第二杂质浓度随着从所述SiC半导体层的所述背面朝向所述表面可以是恒定的，也可以随着从所述SiC半导体层的所述背面朝向所述表面而减少。
此外，在本发明的半导体装置中，优选所述基底区域还包括：表面漂移区域，形成在所述低电阻漂移区域上，相对于所述第二杂质浓度具有相对低的第三杂质浓度。
根据该结构，能使SiC半导体层（基底区域）的表面附近的杂质浓度变小，因此，能在施加反向电压时减低施加在SiC半导体层的表面的电场强度。其结果是，能进一步减低反向漏电流。
此外，所述SiC-IGBT可以包括平面栅极型IGBT，该平面栅极型IGBT具有在所述SiC半导体层的所述表面形成的栅极绝缘膜以及在所述栅极绝缘膜上形成并且夹着所述栅极绝缘膜与所述沟道区域对置的栅极电极，也可以包括沟槽栅极型IGBT，该沟槽栅极型IGBT具有从所述SiC半导体层的所述表面贯通所述发射极区域和所述沟道区域而到达所述基底区域的栅极沟槽、在所述栅极沟槽的内表面形成的栅极绝缘膜以及在所述栅极沟槽中在所述栅极绝缘膜的内侧形成的栅极电极。
此外，在本发明的半导体装置的制造方法中，优选还包括在形成所述SiC基底层之前进行并且在所述SiC基板的所述表面附近注入第二导电型的杂质的工序。
根据该方法，在从背面朝向表面对SiC基板进行刻蚀而形成沟槽时，在刻蚀面到达SiC基板的终端（表面附近）时，能检测到与SiC基板的其它部分的刻蚀时不同的等离子体的种类。其结果是，能精密地控制刻蚀的深度。
此外，在本发明的半导体装置的制造方法中，优选形成SiC基底层的工序包括在所述SiC基板的所述表面形成第一高浓度杂质层的工序和在该第一高浓度杂质层上形成杂质浓度与所述第一高浓度杂质层相比相对低的漂移层的工序，形成所述沟槽的工序包括选择性地形成贯通所述SiC基板和所述高浓度杂质层而到达所述漂移层的沟槽的工序，优选本发明的半导体装置的制造方法还包括如下工序：在形成所述集电极区域的工序之前进行的通过在所述沟槽的底面注入第二导电型的杂质而在该底面形成第二高浓度杂质层，由此，形成该第二高浓度杂质层与所述第一高浓度杂质层一体化的缓冲层。
根据该方法，能制造具有集电极区域被缓冲层包围的结构的前述的半导体装置。
此外，本发明的半导体装置是在同一半导体芯片具有SiC-IGBT和SiC-MOSFET的半导体装置，其制造方法可以包括：在具有表面和背面的基板的所述表面形成第二导电型的SiC基底层的工序；通过除去所述基板，从而使所述SiC基底层的背面露出的工序；通过在所述SiC基底层的所述背面选择性地注入第一导电型的杂质，从而在该背面形成集电极区域的工序；通过在所述SiC基底层的所述背面选择性地注入第二导电型的杂质，从而在该背面形成漏极区域的工序；通过在所述SiC基底层的表面选择性地注入第一导电型的杂质，从而在所述SiC基底层的表面部形成沟道区域的工序；通过在所述SiC基底层的表面选择性地注入第二导电型的杂质，从而在所述沟道区域的表面部形成兼作所述SiC-MOSFET的源极区域的发射极区域的工序。
附图说明
图1是本发明的第一实施方式的半导体封装的外观立体图。
图2是图1的半导体芯片内部的电路图。
图3是图1的半导体芯片的示意性的截面图。
图4A是示出图3的半导体芯片的制造工序的一部分的图。
图4B是示出图4A的下一个工序的图。
图4C是示出图4B的下一个工序的图。
图4D是示出图4C的下一个工序的图。
图4E是示出图4D的下一个工序的图。
图4F是示出图4E的下一个工序的图。
图5是示出图3的沟槽的第一变形例的图。
图6是示出图3的沟槽的第二变形例的图。
图7是示出图3的栅极电极的变形例的图。
图8是组装有图3的半导体芯片的逆变器电路的电路图。
图9是本发明的第二实施方式的半导体芯片的示意性的截面图。
图10A是示出图9的半导体芯片的制造工序的一部分的图。
图10B是示出图10A的下一个工序的图。
图10C是示出图10B的下一个工序的图。
图10D是示出图10C的下一个工序的图。
图10E是示出图10D的下一个工序的图。
图10F是示出图10E的下一个工序的图。
图10G是示出图10F的下一个工序的图。
图10H是示出图10G的下一个工序的图。
图11是本发明的第三实施方式（SiC基板划分型）的半导体芯片的示意性的截面图。
图12是本发明的第四实施方式（SiC基板划分型）的半导体芯片的示意性的截面图。
图13是本发明的第五实施方式（沟槽栅极型）的半导体芯片的示意性的截面图。
图14是本发明的第六实施方式（元件分散型）的半导体芯片的示意性的截面图。
图15是本发明的第七实施方式的半导体芯片的示意性的平面图。
图16是图15的半导体芯片的示意性的底面图。
图17是示出图16的集电极区域的条纹（stripe）方向的变形例的图。
图18是本发明的第七实施方式的半导体芯片的示意性的截面图。
图19是用于说明SiC基板和SiC基底层的杂质浓度的图。
图20A是示出图18的半导体芯片的制造工序的一部分的图。
图20B是示出图20A的下一个工序的图。
图20C是示出图20B的下一个工序的图。
图20D是示出图20C的下一个工序的图。
图21是本发明的第八实施方式的半导体芯片的示意性的截面图。
图22A是示出图21的半导体芯片的制造工序的一部分的图。
图22B是示出图22A的下一个工序的图。
图22C是示出图22B的下一个工序的图。
图22D是示出图22C的下一个工序的图。
图23是本发明的第九实施方式的半导体芯片的示意性的截面图。
图24A是示出图23的半导体芯片的制造工序的一部分的图。
图24B是示出图24A的下一个工序的图。
图24C是示出图24B的下一个工序的图。
图24D是示出图24C的下一个工序的图。
图24E是示出图24D的下一个工序的图。
图24F是示出图24E的下一个工序的图。
具体实施方式
以下，参照附图详细地对本发明的实施方式进行说明。
图1是本发明的第一实施方式的半导体封装1的外观立体图。图2是图1的半导体芯片8内部的电路图。
作为半导体装置的半导体封装1包括扁平的长方体形状的树脂封装2、被该树脂封装2所密封的栅极端子3（G）、发射极端子4（E）以及集电极端子5（C）。
三个端子3～5由呈规定的形状形成的金属板构成。在该实施方式中，集电极端子5形成为包括正方形的岛6和从该岛6的一边呈直线状延伸的细长的长方形的端子部分7的形状。栅极端子3和发射极端子4形成为与集电极端子5的端子部分7大致相同的形状，相对于集电极端子5的端子部分7在一侧和另一侧以夹着集电极端子5的端子部分7的方式以相互平行的状态配置。
在集电极端子5（岛6的中央部）上设置有半导体芯片8。在半导体芯片8搭载有IGBT9（Insulated Gate Bipolar Semiconductor）、体二极管10（pn-Di）内置的MOSFET11以及肖特基势垒二极管12（SBD）。即，起到开关功能的IGBT9、MOSFET11以及肖特基势垒二极管12这三个元件搭载于单一的半导体芯片8，该半导体芯片8被集电极端子5的岛6支承。
在半导体芯片8的内部，如图2所示，MOSFET11、体二极管10以及肖特基势垒二极管12与IGBT9并联连接。
具体地说，在IGBT9的发射极（E）分别连接有MOSFET11的源极（S）、体二极管10的阳极（A）以及肖特基势垒二极管12的阳极（A），在IGBT9的集电极（C）分别连接有MOSFET11的漏极（D）、体二极管10的阴极（K）以及肖特基势垒二极管12的阴极（K）。此外，在IGBT9的栅极（G）连接有MOSFET11的栅极（G）。
此外，IGBT9的栅极（G）使用接合线13连接于栅极端子3，IGBT9的发射极（E）使用接合线14连接于发射极端子4。IGBT9的集电极（C）用集电极端子5的岛6连接于集电极端子5。
而且，树脂封装2对半导体芯片8、接合线13、14、集电极端子5的岛6整体以及端子部分7的一部分、栅极端子3的一部分以及发射极端子4的一部分进行密封，集电极端子5的端子部分7、栅极端子3以及发射极端子4各自的剩余的部分从树脂封装2的侧面露出。
另外，关于IGBT9、体二极管10内置的MOSFET11以及肖特基势垒二极管12，只要是能构成图2的电路的方式，可以集中于在图1中用实线示出的半导体芯片8（单一芯片）（可以存在于同一芯片），也可以作为在图1中用虚线示出的IGBT芯片15、MOSFET芯片16（体二极管10内置）以及肖特基势垒二极管芯片17而分别分散设置。
在后者的情况下，用集电极端子5的岛6将IGBT芯片15的集电极（C）、MOSFET芯片16的漏极（D）以及肖特基势垒二极管12的阴极（K）连接于集电极端子5，分别使用接合线18～20将IGBT芯片15的发射极（E）、MOSFET芯片16的源极（S）以及肖特基势垒二极管12的阳极（A）连接于发射极端子4，分别使用接合线21、22将IGBT芯片15的栅极（G）和MOSFET芯片16的栅极（G）连接于栅极端子3，由此，如图2所示，能对IGBT9并联连接MOSFET11、体二极管10以及肖特基势垒二极管12。
<半导体芯片8（元件集中型）的具体结构>
图3是图1的半导体芯片8的示意性的截面图。
半导体芯片8包括具有表面24和背面25的SiC（碳化硅）半导体层、与SiC半导体层23的表面24连接的发射极电极26、与SiC半导体层23的背面25连接的集电极电极27，以使发射极电极26朝向上方的姿势接合集电极电极27与集电极端子5（岛6），从而被集电极端子5支承。图1所示的接合线14连接于发射极电极26。
在SiC半导体层23形成有构成IGBT9、MOSFET11以及肖特基势垒二极管12的多个杂质区域，这些杂质区域被发射极电极26和集电极电极27从上下两侧夹着。发射极电极26和集电极电极27在IGBT9、MOSFET11以及肖特基势垒二极管12之间被共有。即，发射极电极26和集电极电极27对于IGBT9、MOSFET11以及肖特基势垒二极管12成为共用的外部电极。在MOSFET11中，发射极电极26作为源极电极28发挥功能，集电极电极27作为漏极电极29发挥功能。另一方面，在肖特基势垒二极管12中，发射极电极26作为阳极电极30发挥功能，集电极电极27作为阴极电极31发挥功能。由此，在发射极电极26与集电极电极27之间并联连接有由多个SiC杂质区域构成的SiC-IGBT9、SiC-MOSFET11以及SiC-肖特基势垒二极管12。
SiC半导体层23包括：形成SiC半导体层23的背面25的n+型（例如，浓度为1.0×1019～1.0×1021atoms?cm-3。以下相同。）的SiC基板32；形成在该SiC基板32上，形成SiC半导体层23的表面24的n-型（例如，浓度为5.0×1016～1.0×1014atoms?cm-3。以下相同。）的SiC基底层33（SiC外延层）。
在本实施方式中，n+型的SiC基板32形成MOSFET11的漏极区域34和肖特基势垒二极管12的阴极区域35。此外，在MOSFET11和肖特基势垒二极管12中，SiC基底层33作为漂移区域发挥功能。另外，作为n型杂质，能使用例如N（氮）、P（磷）、As（砷）等。
在SiC半导体层23形成有从背面25到达SiC基底层33的多个沟槽36。多个沟槽36例如呈互相空开相等的间隔的条纹状形成。另外，沟槽36的形状不限于条纹状，也可以是格子状等。
各沟槽36的侧面由SiC基板32形成，底面由SiC基底层33形成，在该底面（SiC基底层33的背面部）形成有p+型（例如，浓度为1.0×1018～1.0×1020atoms?cm-3。以下相同。）的集电极区域37（IGBT9的集电极区域37）。另外，作为p型杂质，能使用例如B（硼）、Al（铝）等。
此外，优选相邻的沟槽36的间隔（沟槽间距P）是1μm～500μm。只要沟槽间距P是上述范围，就能防止由于从集电极区域37与SiC基底层33的界面扩展的耗尽层而使相互相邻的集电极区域37之间（即，形成有MOSFET11的电流路径的部分）关闭。
集电极电极27以覆盖SiC基板32的背面25的方式统一地进入到所有的沟槽36，在各沟槽36的侧面与SiC基板32连接，在各沟槽36的底面与集电极区域37连接。集电极电极27由在与沟槽36的内表面（侧面和底面）相接的部分形成有金属硅化物38（例如，镍（Ni）硅化物、钛（Ti）硅化物等）的AlCu（铝和铜的合金）电极构成。由此，对于n+型的SiC基板32和p+型的集电极区域37的任一种导电型的对象物，都能使集电极电极27进行欧姆接触。
在SiC基底层33的表面部选择性地形成有多个阱状的p型（例如，浓度为1×1016～1×1019atoms?cm-3。以下相同。）的沟道区域39。多个沟道区域39在SiC基底层33的表面24露出而形成该表面24的一部分。另一方面，在多个沟道区域39的各自之间，SiC基底层33的一部分在表面24露出而作为基底表面部40。
在各沟道区域39的表面24部形成有n+型的发射极区域41（IGBT9的发射极区域41）。发射极区域41在SiC基底层33的表面24露出而形成该表面24的一部分。该发射极区域41兼作MOSFET11的源极区域42。
在各沟道区域39的中央部形成有从SiC基底层33的表面24贯通发射极区域41而到达沟道区域39的p+型的沟道接触区域43。
在SiC基底层33的表面24形成有由氧化硅（SiO2）构成的栅极绝缘膜44，在栅极绝缘膜44上形成有由多晶硅构成的栅极电极45。栅极电极45跨在发射极区域41与基底表面部40之间，夹着栅极绝缘膜44，与在SiC基底层33的表面24露出的沟道区域39对置。
此外，在SiC基底层33上以覆盖栅极电极45的方式层叠有由SiO2构成的层间绝缘膜46。
在层间绝缘膜46，在各发射极区域41和各基底表面部40的正上方分别形成有在厚度方向上贯通层间绝缘膜46的接触孔47、48。
发射极电极26以覆盖层间绝缘膜46的方式统一地进入到所有的接触孔47、48，在各接触孔47、48中与发射极区域41、沟道接触区域43以及基底表面部40连接。发射极电极26由AlCu电极构成。由此，发射极电极26具有与杂质浓度高的n+型的发射极区域41以及p+型的沟道接触区域43进行欧姆接触的欧姆接触部49和与杂质浓度低的n-型的SiC基底层33进行肖特基接合的肖特基接合部50。
以上，在该半导体芯片8形成有纵型的IGBT9，该纵型的IGBT9包括：发射极电极26；与发射极电极26连接的发射极区域41；相对于发射极区域41在SiC半导体层23的背面25侧与发射极区域41相接而形成的沟道区域39；相对于沟道区域39在SiC半导体层23的背面25侧与沟道区域39相接而形成的SiC基底层33；相对于SiC基底层33在SiC半导体层23的背面25侧与SiC基底层33相接而形成的集电极区域37；与集电极区域37连接的集电极电极27。
而且，该IGBT9的发射极电极26和集电极电极27在MOSFET11和肖特基势垒二极管12之间被共有，在MOSFET11中，作为与这些电极连接的杂质区域，具有发射极区域41（源极区域42）、沟道区域39、SiC基底层33以及SiC基板32。此外，在肖特基势垒二极管12中，作为与这些电极26、27连接的杂质区域，具有SiC基底层33和SiC基板32。
即，在半导体芯片8中，IGBT9、MOSFET11以及肖特基势垒二极管12集中在同一单位单元。
此外，关于MOSFET11，内置有由p型的沟道区域39与n-型的SiC基底层33的pn结形成的pn二极管（体二极管10），在该体二极管10的p侧（阳极侧），作为阳极电极30，连接有发射极电极26，在n侧（阴极侧），作为阴极电极31，连接有集电极电极27。
这样，IGBT9、体二极管10内置的MOSFET11以及肖特基势垒二极管12这三个元件统一地搭载于半导体芯片8并且彼此并联连接。
<半导体芯片8（元件集中型）的制造方法>
图4A～图4F是以工序顺序示出图3的半导体芯片8的制造工序的一部分的图。
为了制造半导体芯片8，如图4A所示，通过CVD（Chemical Vapor Deposition：化学气相沉积）法、LPE（Liquid Phase Epitaxy：液相外延）法、MBE（Molecular Beam Epitaxy：分子束外延）法等外延生长法在晶片状态的SiC基板32的表面上一边掺杂n型杂质一边使SiC晶体生长。由此，在SiC基板32上形成n-型的SiC基底层33。
接着，如图4B所示，在SiC基板32的背面25形成硬掩模51，在对该硬掩模51进行构图之后，从背面25侧对SiC基板32进行干法刻蚀，直到至少SiC基底层33露出为止。由此，SiC基板32从背面25选择性地被挖入，形成沟槽36。
接着，如图4C所示，保持残留有在沟槽36的形成中利用的硬掩模51的状态，使p型杂质朝向从该硬掩模51露出的沟槽36加速，在沟槽36的底面注入p型杂质（离子注入（ion implantation））。接着，对SiC基底层33进行退火处理。由此，注入到沟槽36的底面的p型杂质被活性化，在SiC基底层33形成集电极区域37。此后，将硬掩模51剥离。
接着，如图4D所示，与图4C的工序同样地，在分别进行与沟道区域39、发射极区域41以及沟道接触区域43的形状以及杂质的种类相应的硬掩模的形成以及离子注入之后，对SiC基底层33进行退火处理。由此，注入到SiC基底层33的n型杂质和p型杂质被活性化，在SiC基底层33同时形成沟道区域39、发射极区域41以及沟道接触区域43。
接着，如图4E所示，例如，通过热氧化法在SiC基底层33的表面24形成栅极绝缘膜44。接着，例如，在通过CVD法从SiC基底层33的上方堆积多晶硅之后，对堆积的多晶硅进行构图。由此，形成栅极电极45。
接着，例如，通过CVD法在SiC基底层33上层叠层间绝缘膜46。接着，通过对层间绝缘膜46和栅极绝缘膜44选择性地进行干法刻蚀，从而同时形成接触孔47、48。
接着，如图4F所示，例如，通过溅射法以埋尽各接触孔47、48的方式使AlCu堆积在层间绝缘膜46上。由此，形成发射极电极26。此后，在沟槽36的内表面形成金属硅化物38之后，例如，通过溅射法以埋尽金属硅化物38的内侧的方式使AlCu堆积在SiC基板32的背面25。由此，形成集电极电极27。
经过以上的工序，形成图3所示的半导体芯片8。
在搭载于半导体封装1的IGBT9中，从p+型的集电极区域37对n-型的SiC基底层33注入空穴，在SiC基底层33发生电导率调制，因此，能实现SiC基底层33（漂移层）的低导通电阻化。因此，即使为了提高IGBT9的耐受电压而使SiC基底层33的杂质浓度变低或使厚度变大，从而由于该杂质浓度而SiC基底层33本来的电阻值变高，也能维持充分低的导通电阻。其结果是，与SiC-MOSFET相比，作为在高耐受电压区域使用的元件是有效的。
另一方面，SiC与Si相比pn势垒高，所以，在低电流区域（例如，4A以下的电流区域）使用IGBT的情况下，需要高的导通电压。即使与SiC-MOSFET相比，这也是非常高的值。虽然SiC-MOSFET使用SiC，但是，与IGBT不同，导通电流从初始阶段开始线性地增加，因此，在低电流区域并不是特别不利的。例如，在1A左右的电流区域使用的情况下，SiC-MOSFET的导通电压为约0.8V、Si-IGBT的导通电压为约1.3V，相对于此，SiC-IGBT的导通电压为3.5V，存在约4倍左右的差异。
因此，根据该半导体封装1，对IGBT9并联连接有MOSFET11。由此，通过使IGBT9或MOSFET11导通，从而能使电流流过半导体封装1。因此，在低电流区域使用半导体封装1时，能用MOSFET11的导通电压使半导体封装1工作，所以，能减低在低电流区域中的导通电压。
此外，在本实施方式中，在半导体芯片8中，因为IGBT9、体二极管10内置MOSFET11以及肖特基势垒二极管12集中在同一单位单元，所以，能谋求半导体封装1的小型化，能减低元件间的电容。
另一方面，在IGBT9中，在其内部，由p型沟道区域39与n-型SiC基底层33的pn结形成的pn二极管的阴极和由p+型集电极区域37与n-型SiC基底层33的pn结形成的pn二极管的阴极连接，因此，不能像MOSFET11那样将体二极管10内置。因此，在负载中产生反电动势时，消耗该电动势是困难的。
因此，根据该半导体封装1，在MOSFET11内置有体二极管10，体二极管10与IGBT9并联连接。因此，即使在负载中产生反电动势，也能利用体二极管10的整流作用使起因于反电动势的电流作为回流电流而流过负载，由此，能防止高的反电动势施加于IGBT9。
此外，对IGBT9并联连接有肖特基势垒二极管12，能缩短反向恢复（恢复）时间，因此，能提供能实现高速恢复的半导体封装1。
而且，作为为了将IGBT9和MOSFET11集中在同一半导体芯片8而形成在SiC半导体层23的背面25选择性地露出的集电极区域37和漏极区域34的方法，如图4A～图4C所示，能利用SiC基板32的刻蚀和对SiC基底层33的杂质注入那样的众所周知的半导体装置的制造技术。因此，能在SiC半导体层23的背面25侧简单地形成集电极区域37和漏极区域34。
另外，沟槽36的最深部不需要像图3所示那样位于SiC基板32与SiC基底层33的界面，例如，也可以如图5所示那样，相对于该界面位于SiC基底层33的表面24侧。在该情况下，沟槽36的底面和侧面的一部分由SiC基底层33形成，侧面的剩余的部分由SiC基板32形成。此外，如图6所示，也可以相对于该界面位于SiC基板32的背面25侧。在该情况下，沟槽36的底面和侧面由SiC基板32形成。
此外，栅极电极45例如也可以如图7所示那样，以覆盖基底表面部40的方式跨在相邻的沟道区域39之间形成。在该情况下，基底表面部40不露出，不能连接发射极电极26（肖特基接合部50），因此，肖特基势垒二极管12被省略。
此外，IGBT9、MOSFET11以及肖特基势垒二极管12也可以在SiC半导体层23中分别作为独立的单位单元而形成。
而且，例如，如图8所示，半导体封装1能组装到逆变器电路使用。另外，在图8中为了容易进行图解，作为集中了IGBT9和MOSFET11的一个晶体管示出。
该逆变器电路58是与三相电机59连接的三相逆变器电路，具备直流电源60和开关部61。
在直流电源60中，在其高压侧连接有高压侧布线62，此外，在其低压侧连接有低压侧布线63。
开关部61具备分别与三相电机59的U相59U、V相59V以及W相59W对应的三个串联电路64～66。
串联电路64～66并联连接在高压侧布线62与低压侧布线63之间。串联电路64～66分别具备高压侧的高侧晶体管（IGBT9＋MOSFET11）67H～69H和低压侧的低侧晶体管（IGBT9＋MOSFET11）67L～69L。在各晶体管67H～69H和67L～69L分别以从低压侧向高压侧流过正向电流的方向并联连接有再生二极管70H～72H和70L～72L。
在各晶体管67H～69H和67L～69L的栅极输入来自未图示的控制电路的开关信号。根据该开关信号，各晶体管67H～69H和67L～69L分别进行开关工作。由此，在三相电机59流过三相交流，三相电机59被驱动。
<半导体封装1的第二实施方式>
图9是本发明的第二实施方式的半导体芯片的示意性的截面图。在图9中，对与图3所示的各部分相当的部分标注与对这些各部分标注的附图标记相同的附图标记，并且省略其说明。
在图9的半导体芯片71中，多个沟槽36以贯通SiC基板32进入到SiC基底层33的方式形成。由此，在沟槽36的底面与SiC基底层33的背面之间设置有台阶差72。在SiC基底层33，SiC基底层33的背面选择性地突出该台阶差72的量，由此，形成凸部73。
SiC基底层33包括：以包围集电极区域37的方式形成的n+型的缓冲层74；形成在缓冲层74上，形成SiC半导体层23的表面24的n-型的漂移层75。缓冲层74的杂质浓度比漂移层75高。例如，缓冲层74的杂质浓度为1.0×1018～1.0×1015atoms?cm-3，漂移层75的杂质浓度为5.0×1016～1.0×1014atoms?cm-3。
对于缓冲层74来说，沿凸部73的表面向SiC半导体层23的背面25侧凸出的第一部分76和向该第一部分76的相反侧凸出而包围集电极区域37的第二部分77形成为与沟槽36的间距P匹配地交替地连续的曲折状。
漂移层75占据SiC基底层33的大部分，在SiC半导体层23的表面24侧与沟道区域39相接。
此外，在SiC基板32的表面附近（沟槽36的底部附近）形成有杂质浓度比SiC基板32的其它部分高的高浓度杂质区域78。高浓度杂质区域78与SiC基底层33的凸部73相接。
图10A～图10H是按工序顺序示出图9的半导体芯片的制造工序的一部分的图。
为了制造半导体芯片71，如图10A所示，朝向晶片状态的SiC基板32的表面注入n型杂质（P、As等），由此，形成高浓度杂质区域78。
接着，如图10B所示，通过CVD法、LPE法、MBE法等外延生长法在SiC基板32的表面上一边掺杂n型杂质一边使SiC晶体生长。由此，在SiC基板32上依次层叠有成为缓冲层74的基底的第一高浓度杂质层79和漂移层75，形成n-型的SiC基底层33。
接着，如图10C所示，分别进行与沟道区域39、发射极区域41以及沟道接触区域43的形状和杂质的种类相应的硬掩模的形成和离子注入。由此，在SiC基底层33同时形成沟道区域39、发射极区域41以及沟道接触区域43。
接着，如图10D所示，在SiC基板32的背面25形成硬掩模51，在对该硬掩模51进行构图之后，从背面25侧对SiC基板32进行干法刻蚀，直到至少贯通第一高浓度杂质层79而漂移层75露出为止。由此，SiC基板32从背面25选择性地被挖入而形成沟槽36。
此时，因为在SiC基板32的表面附近形成有高浓度杂质区域78，所以，在刻蚀面到达SiC基板32的终端（表面附近）时，能检测与SiC基板32的其它部分的刻蚀时不同的等离子体的种类。因此，能将刻蚀的深度精密地控制为第一高浓度杂质层79贯通的程度。
接着，如图10E所示，保持残留有在沟槽36的形成中利用的硬掩模51的状态，使n型杂质朝向从该硬掩模51露出的沟槽36加速，在沟槽36的底面注入n型杂质。由此，第二高浓度杂质层80与第一高浓度杂质层79进行一体化，形成缓冲层74。
接着，如图10F所示，使p型杂质朝向从该硬掩模51露出的沟槽36加速，在沟槽36的底面（缓冲层74的第二部分77）注入p型杂质。由此，在SiC基底层33形成集电极区域37。此后，将硬掩模51剥离。在剥离后，对SiC基底层33进行退火处理。由此，注入到沟道区域39、发射极区域41、沟道接触区域43、缓冲层74以及集电极区域37的n型杂质和p型杂质活性化。
接着，如图10G所示，例如，通过热氧化法在SiC基底层33的表面24形成栅极绝缘膜44。接着，例如，在利用CVD法从SiC基底层33的上方堆积多晶硅之后，对堆积的多晶硅进行构图。由此，形成栅极电极45。
接着，例如，利用CVD法在SiC基底层33上层叠层间绝缘膜46。接着，通过选择性地对层间绝缘膜46和栅极绝缘膜44进行干法刻蚀，从而同时形成接触孔47、48。
接着，如图10H所示，例如，利用溅射法以埋尽各接触孔47、48的方式使AlCu堆积在层间绝缘膜46上。由此，形成发射极电极26。此后，在沟槽36的内表面形成金属硅化物38之后，例如，通过溅射法以埋尽金属硅化物38的内侧的方式使AlCu堆积在SiC基板32的背面25。由此，形成集电极电极27。
经过以上的工序形成图9所示的半导体芯片71。
像以上那样，利用该半导体芯片71也能达成与前述的半导体芯片8同样的作用效果。
进而，因为在该半导体芯片71中形成有缓冲层74，所以，在IGBT9截止时，能用缓冲层74阻止从沟道区域39与漂移层75的界面产生的耗尽层的延伸而防止击穿。因此，能将半导体芯片71设计为击穿形的器件，因此，能达成低导通电阻化。
此外，本发明的半导体封装1能通过以下的图11～图14所示的方式实施。另外，在图11～图14中，对与前述的图1～图3所示的各部分对应的部分标注与这些各部分相同的附图标记。此外，以下，省略对标注有相同的附图标记的部分的详细的说明。
（1）SiC基板划分型（图11和图12）
例如，以使p+型部分53与n+型部分54呈条纹状交替地排列的方式将SiC基板52划分为多个部分，使该p+型部分53和n+型部分54在SiC基板52的背面25露出，由此，能将p+型部分53作为IGBT9的集电极区域37利用，能将n+型部分54作为MOSFET11的漏极区域34利用。
此外，在该SiC基板划分型中，也能如图12所示那样，使SiC基底层33为缓冲层74与漂移层75的两层结构。在该情况下，缓冲层74以沿SiC基板32的表面统一地覆盖p+型部分53与n+型部分54的方式形成。
（2）沟槽栅极型（图13）
虽然在前述的实施方式中IGBT9是平面栅极型，但是，例如也可以是沟槽栅极型。
在沟槽栅极型IGBT9中，在沟道区域39的中央部形成有从SiC基底层33的表面24贯通发射极区域41和沟道区域39且最深部达到SiC基底层33的栅极沟槽55。
在栅极沟槽55的内表面以覆盖其整个区域的方式形成有由SiO2构成的栅极绝缘膜56。而且，通过用多晶硅埋尽栅极绝缘膜56的内侧，从而栅极电极57埋入到栅极沟槽55。
此外，沟道接触区域43在包围沟道区域39的中央部的周缘部以从SiC基底层33的表面24贯通发射极区域41的周缘部而到达沟道区域39的方式形成。
（3）元件分散型（图14）
在前述的实施方式中，IGBT9、MOSFET11以及肖特基势垒二极管12集中在同一半导体芯片8，但是，例如，也可以作为分别独立的IGBT芯片15、MOSFET芯片16以及肖特基势垒二极管芯片17分散地形成。
在该情况下，MOSFET芯片16和肖特基势垒二极管芯片17也可以不是SiC，例如能使用Si、GaN、GaAs等其它半导体材料形成。
此外，本发明的半导体芯片能通过以下的第七～第九实施方式来实施。
图15是本发明的第七实施方式的半导体芯片101的示意性的平面图。图16是图15的半导体芯片101的示意性的底面图。图17是示出图16的集电极区域109的条纹方向的变形例的图。图18是本发明的第七实施方式的半导体芯片101的示意性的截面图。
半导体芯片101例如是在平面视图中为正方形的芯片状。在芯片状的半导体芯片101中，在图15和图16的纸面的上下左右方向的长度分别为几mm左右。
半导体芯片101包括n+型的SiC基板102和在该SiC基板102上形成的n-型的SiC基底层103。n+型的SiC基板102形成MOSFET11的漏极区域104和肖特基势垒二极管12的阴极区域105。此外，SiC基底层103在MOSFET11和肖特基势垒二极管12中作为漂移区域116发挥功能。
以从SiC基板102的背面贯通SiC基板102而进入到SiC基底层103的方式形成有多个背面侧沟槽106。由此，在背面侧沟槽106的底面与SiC基底层103的背面之间设置有台阶差107。在SiC基底层103，SiC基底层103的背面选择性地突出该台阶差107的量，由此，形成有凸部108。
多个背面侧沟槽106例如呈空开相互相等的间隔的条纹状形成。另外，沟槽的形状不限于条纹状，也可以是格子状等。此外，在条纹状的情况下，其方向可以如图16所示那样是与表面侧沟槽131（后述）平行的方向，也可以如图17所示那样是与表面侧沟槽131（后述）交叉的方向。
各背面侧沟槽106的侧面由SiC基板102形成，底面由SiC基底层103形成，在该底面（SiC基底层103的背面部）形成有p+型的集电极区域109（IGBT9的集电极区域109）。
而且，以覆盖SiC基板102的背面整个区域的方式形成有集电极电极110。集电极电极110统一地进入到所有的背面侧沟槽106，在各背面侧沟槽106的侧面与SiC基板102连接，在各背面侧沟槽106的底面与集电极区域109连接。集电极电极110由在与背面侧沟槽106的内表面（侧面以及底面）相接的部分形成有金属硅化物111的AlCu电极构成。由此，对于n+型的SiC基板102和p+型的集电极区域109的任一种导电型的对象物，都能使集电极电极110进行欧姆接触。
该集电极电极110成为对IGBT9、MOSFET11以及肖特基势垒二极管12共用的外部电极。在MOSFET11中，集电极电极110作为漏极电极112发挥功能。另一方面，在肖特基势垒二极管12中，集电极电极110作为阴极电极113发挥功能。
此外，在SiC基板102的表面附近（背面侧沟槽106的底部附近）形成有杂质浓度比SiC基板102的其它部分高的高浓度杂质区域114。高浓度杂质区域114与SiC基底层103的凸部108相接。
SiC基底层103包括缓冲区域115和漂移区域116。
在缓冲区域115中，沿凸部108的表面向SiC基底层103的背面侧凸出的第一部分117和向该第一部分117的相反侧凸出并包围集电极区域109的第二部分118呈与背面侧沟槽106的间距匹配地交替地连续的曲折状形成。
漂移区域116具有基底漂移区域125、低电阻漂移区域126以及表面漂移区域127的三层结构，基底漂移区域125与缓冲区域115相接，表面漂移区域127在SiC基底层103的表面露出。
在漂移区域116的表面部选择性地形成有p型的沟道区域119，在该沟道区域119的表面部形成有n+型的发射极区域120。发射极区域120在SiC基底层103的表面露出而形成该表面的一部分。该发射极区域120兼作MOSFET11的源极区域121。
由这些发射极区域120和沟道区域119构成IGBT9（MOSFET11）的单位单元。在相互相邻的IGBT9（MOSFET11）的单位单元之间，漂移区域116的一部分在SiC基底层103的表面露出。
在SiC基底层103形成有从其表面贯通发射极区域120和沟道区域119而最深部到达低电阻漂移区域126的中途部的栅极沟槽122。由此，发射极区域120（源极区域121）形成栅极沟槽122的侧面的一部分。沟道区域119也同样地形成栅极沟槽122的侧面的一部分。而且，漂移区域116形成栅极沟槽122的侧面的一部分和底面。
在栅极沟槽122的内表面（侧面以及底面）以覆盖其整个区域的方式形成有由SiO2等绝缘物构成的栅极绝缘膜123。而且，在栅极沟槽122埋设有由多晶硅等导电物构成的栅极电极124。栅极电极124隔着栅极绝缘膜123与发射极区域120（源极区域121）、沟道区域119以及漂移区域116对置。
在SiC基底层103的表面形成有由SiO2等绝缘物构成的场绝缘膜128。场绝缘膜128具有使SiC基底层103的一部分作为活性区域129而露出的接触孔，覆盖包围该活性区域129的场区域130。
在活性区域129中相互相邻的IGBT9（MOSFET11）的单位单元之间，形成有从SiC基底层103的表面贯通表面漂移区域127且最深部到达低电阻漂移区域126的中途部的表面侧沟槽131。表面侧沟槽131以与栅极沟槽122相同的深度、相同的形状形成。
栅极沟槽122和表面侧沟槽131可以是与背面侧沟槽106平行的条纹状（参照图16），也可以是交叉（例如，正交）的条纹状（参照图17）。
各栅极沟槽122和各表面侧沟槽131被与SiC基底层103的表面平行的底面和相对于该底面倾斜的侧面划分。侧面的倾斜角θ是例如90°～135°。此外，各表面侧沟槽131的深度（从SiC基底层103的表面到表面侧沟槽131的底面的距离）是例如3000?～15000?。此外，各表面侧沟槽131的与长尺寸方向正交的宽度（最深部的宽度）为0.3μm～10μm。
作为各栅极沟槽122和各表面侧沟槽131的具体的形状，如图18所示，例示了底面的边缘部以倾斜角θ＝约90°朝向外侧弯曲且侧面与底面以曲面连续从而底部在剖视图中呈U字状形成的U字沟槽，但是不限于此。例如，侧面与底面也可以以有棱角的面连续。
此外，各栅极沟槽122和各表面侧沟槽131例如可以是如下的沟槽：倾斜角θ超过90°，沿与其长尺寸方向正交的宽度方向切断时的剖视图为倒梯形。对于倒梯形的沟槽来说，侧面的全部可以以倾斜角θ>90°倾斜，也可以是侧面的一部分（侧面的下部）选择性地以倾斜角θ>90°倾斜且侧面的其它部分（侧面的上部）相对于底面形成90°的角度。
在表面侧沟槽131的底面和侧面沿表面侧沟槽131的内表面形成有作为电场缓和部的p型层132。p型层132从表面侧沟槽131的底面经边缘部以跨过沟道区域119和发射极区域120（源极区域121）的方式形成到表面侧沟槽131的开口端为止。
此外，p型层132在与n型的SiC基底层103之间形成pn结部。由此，肖特基势垒二极管12和由p型层132与n型SiC基底层103（低电阻漂移区域126）构成的pn二极管133并联连接。
此外，在p型层132，p+型的接触层134形成在表面侧沟槽131的底面的一部分。接触层134沿表面侧沟槽131的长尺寸方向呈直线状形成，具有从表面侧沟槽131的底面到p型层132的深度方向中途的深度（例如，0.05μm～0.2μm）。
另一方面，在场区域130形成有从该表面贯通表面漂移区域127且最深部到达低电阻漂移区域126的中途部的环状沟槽135。环状沟槽135以包围活性区域129的方式形成。
此外，在环状沟槽135的底面和侧面以在环状沟槽135的内表面露出的方式沿该内表面形成有保护环136。保护环136由与p型层132相同的工序形成，具有与p型层132相同的杂质浓度和厚度。
在场绝缘膜128上形成有由AlCu构成的发射极电极137。发射极电极137在场绝缘膜128的接触孔内与发射极区域120（源极区域121）、表面漂移区域127以及接触层134连接。
即，发射极电极137成为对于IGBT9、MOSFET11以及肖特基势垒二极管12共用的外部电极。在MOSFET11中，发射极电极137作为源极电极138发挥功能。另一方面，在肖特基势垒二极管12中，发射极电极137作为阳极电极139发挥功能。
由此，发射极电极137具有：与杂质浓度高的n+型的发射极区域120以及p+型的接触层134进行欧姆接触的欧姆接触部140；与杂质浓度低的n-型的表面漂移区域127进行肖特基接合的肖特基接合部141。
此外，在半导体芯片101的最表面形成有由SiN等绝缘物构成的表面保护膜142。在表面保护膜142的中央部形成有使发射极电极137露出的开口。图1的接合线14经由该开口与发射极电极137接合。
以上，在该半导体芯片101形成有纵型的IGBT9，该纵型的IGBT9包括：发射极电极137；与发射极电极137连接的发射极区域120；相对于发射极区域120在SiC基底层103的背面侧与发射极区域120相接而形成的沟道区域119；相对于沟道区域119在SiC基底层103的背面侧与沟道区域119相接而形成的漂移区域116；相对于漂移区域116在SiC基底层103的背面侧与漂移区域116相接而形成的集电极区域109；与集电极区域109连接的集电极电极110。
而且，该IGBT9的发射极电极137和集电极电极110在MOSFET11和肖特基势垒二极管12之间被共有，MOSFET11具有发射极区域120（源极区域121）、沟道区域119、漂移区域116以及漏极区域104作为与这些电极连接的杂质区域。此外，肖特基势垒二极管12具有漂移区域116和阴极区域105作为与这些电极连接的杂质区域。
即，在半导体芯片101中，IGBT9、MOSFET11以及肖特基势垒二极管12集中在同一单位单元。
这样，IGBT9、MOSFET11以及肖特基势垒二极管12这三个元件统一地搭载于半导体芯片101 ，并且相互并联连接。
<SiC基底层103的杂质浓度>
接着，参照图19，对SiC基板102和SiC基底层103的杂质浓度的大小进行说明。
图19是用于说明SiC基板102和SiC基底层103的杂质浓度的图。
如图19所示，SiC基板102和SiC基底层103都由含有n型杂质的n型SiC构成。它们的杂质浓度的大小关系是SiC基板102>缓冲区域115>漂移区域116。
SiC基板102的浓度例如沿其厚度方向为5×1018～5×1019cm-3，大致是恒定的。缓冲区域115的浓度例如沿其厚度方向以1×1017～5×1018cm-3恒定或沿表面浓度小。
漂移区域116的浓度以基底漂移区域125、低电阻漂移区域126以及表面漂移区域127各自的界面为边界而阶段性地变化。即，对于各界面在表面侧的层与背面侧的层之间存在浓度差。
基底漂移区域125的浓度例如沿其厚度方向为5×1014～5×1016cm-3，是恒定的。另外，基底漂移区域125的浓度可以如图19的虚线所示那样，随着从SiC基底层103的背面朝向表面，从约3×1016cm-3到约5×1015cm-3连续地减少。
低电阻漂移区域126的浓度比基底漂移区域125的浓度高，例如，沿其厚度方向为5×1015～5×1017cm-3，是恒定的。另外，低电阻漂移区域126的浓度可以如图19的虚线所示那样，随着从SiC基底层103的背面朝向表面，从约3×1017cm-3到约1×1016cm-3连续地减少。
表面漂移区域127的浓度比基底漂移区域125和低电阻漂移区域126的浓度低，例如，沿其厚度方向为5×1014～1×1016cm-3，是恒定的。
如图18所示，因为在具有被相互相邻的表面侧沟槽131夹着的条纹状的单位单元（线单元）的肖特基势垒二极管12中能流过电流的区域（电流路径）被相互相邻的表面侧沟槽131的距离制约，所以，当SiC基底层103中的形成单位单元的部分的杂质浓度低时，存在单位单元的电阻值变高的危险。
因此，如图19所示，通过使形成单位单元的基底部的低电阻漂移区域126的浓度比基底漂移区域125高，从而即使电流路径被表面侧沟槽131的间隔制约，也能利用具有比较高的浓度的低电阻漂移区域126抑制单位单元的电阻值的上升。其结果是，能谋求单位单元的低电阻化。
另一方面，在与发射极电极137（阳极电极139）相接的单位单元的表层部设置具有比较低的浓度的表面漂移区域127，由此，在施加反向电压时能减低施加在SiC基底层103的表面的电场强度。其结果是，能进一步减低反向漏电流。
接着，对图18的半导体芯片101的制造工序进行说明。
图20A～图20D是按工序顺序示出图18的半导体芯片101的制造工序的一部分的图。
首先，如图20A所示，仿照图10A和图10B的工序，在晶片状态的SiC基板102的表面形成高浓度杂质区域114，依次使成为缓冲区域115的基底的第一高浓度杂质区域143和漂移区域116外延生长，形成n-型的SiC基底层103。
接着，如图20B所示，仿照图10C的工序，分别进行与沟道区域119、发射极区域120（源极区域121）的形状以及杂质的种类相应的硬掩模的形成和离子注入。由此，在SiC基底层103形成沟道区域119和发射极区域120（源极区域121）。
接着，形成与栅极沟槽122、表面侧沟槽131以及环状沟槽135的图案相应的硬掩模，通过使用了该硬掩模的刻蚀，以相同的深度同时形成栅极沟槽122、表面侧沟槽131以及环状沟槽135。
接着，通过向表面侧沟槽131和环状沟槽135的内表面选择性地注入杂质，从而同时形成p型层132和保护环136。进而，通过向表面侧沟槽131的底面选择性地形成杂质，从而形成接触层134。
接着，如图20C所示，仿照图10D的工序，在SiC基板102的背面形成硬掩模并且对该硬掩模进行构图之后，从背面侧对SiC基板102进行干法刻蚀直到至少贯通第一高浓度杂质区域143而露出漂移区域116（基底漂移区域125）为止。由此，SiC基板102从背面选择性地被挖入，形成背面侧沟槽106。
接着，如图20D所示，仿照图10E的工序，通过在背面侧沟槽106的底面注入n型杂质，从而形成缓冲区域115。接着，仿照图10F的工序，通过在背面侧沟槽106的底面（缓冲区域115的第二部分118）注入p型杂质，从而在SiC基底层103形成集电极区域109。
此后，对SiC基底层103进行退火处理。由此，注入到漂移区域116、沟道区域119、发射极区域120（源极区域121）、接触层134、缓冲区域115以及集电极区域109的n型杂质和p型杂质活性化。
此后，仿照前述的方法或众所周知的半导体制造技术，通过形成栅极绝缘膜123、栅极电极124、场绝缘膜128、发射极电极137、集电极电极110等，从而得到图18所示的半导体芯片101。
像以上那样，利用该半导体芯片101也能达成与前述的半导体芯片8、71同样的作用效果。
进而，根据该半导体芯片101，因为在与肖特基接合部141相邻的部分形成有表面侧沟槽131，所以，能减低施加在SiC基底层103与阳极电极139的肖特基界面的电场强度。其结果是，能将该肖特基界面的势垒设定得低，因此，能实现阈值电压低的肖特基势垒二极管。
进而，因为在表面侧沟槽131的内表面形成有p型层132，所以，能减低作为半导体芯片101整体的反向漏电流。即，因为即使施加接近击穿电压的反向电压也能减低反向漏电流，所以，能充分地利用SiC半导体的耐受电压性能。
此外，因为pn二极管133与肖特基势垒二极管12并联连接，所以，即使在半导体芯片101流过电涌电流，也能使该电涌电流的一部分流过内置pn二极管133。其结果是，因为能减低流过肖特基势垒二极管12的电涌电流，所以，能防止由电涌电流造成的肖特基势垒二极管12的热破坏。
接着，对第八实施方式的半导体芯片151进行说明。
图21是本发明的第八实施方式的半导体芯片151的示意性的截面图。在图21中，对于与图18所示的各部分相当的部分，标注对与这些各部分标注的附图标记相同的附图标记，省略其说明。
虽然在前述的第七实施方式的半导体芯片101中，在活性区域129呈条纹状形成而配置有多个背面侧沟槽106，但是，在该第八实施方式的半导体芯片151中，形成有跨过条纹状的多个表面侧沟槽131的单一的背面侧沟槽152。该背面侧沟槽152在SiC基板102的背面以覆盖活性区域129的大致整个区域的方式形成。
在背面侧沟槽152的底面交替地呈条纹状形成有MOSFET11的漏极区域153（肖特基势垒二极管12的阴极区域154）和IGBT9的集电极区域155。
图22A～图22D是按工序顺序示出图21的半导体芯片151的制造工序的一部分的图。
首先，如图22A所示，仿照图20A的工序，在晶片状态的SiC基板102的表面形成高浓度杂质区域114，使成为缓冲区域115的基底的第一高浓度杂质区域143和漂移区域116依次进行外延生长，形成n-型的SiC基底层103。
接着，如图22B所示，仿照图20B的工序，分别进行与沟道区域119、发射极区域120（源极区域121）的形状以及杂质的种类相应的硬掩模的形成和离子注入。由此，在SiC基底层103形成沟道区域119和发射极区域120（源极区域121）。
接着，形成与栅极沟槽122、表面侧沟槽131以及环状沟槽135的图案相应的硬掩模，通过使用了该硬掩模的刻蚀，以相同的深度同时形成栅极沟槽122、表面侧沟槽131以及环状沟槽135。
接着，通过向表面侧沟槽131和环状沟槽135的内表面选择性地注入杂质，从而同时形成p型层132和保护环136。进而，通过向表面侧沟槽131的底面选择性地形成杂质，从而形成接触层134。
接着，如图22C所示，仿照图20C的工序，在SiC基板102的背面形成硬掩模并且对该硬掩模进行构图之后，从背面侧对SiC基板102进行干法刻蚀直到至少贯通第一高浓度杂质区域143而露出漂移区域116（基底漂移区域125）为止。由此，SiC基板102从背面选择性地被挖入，形成背面侧沟槽152。
接着，如图22D所示，仿照图20D的工序，通过在背面侧沟槽152的底面注入n型杂质，从而形成缓冲区域115。接着，通过在背面侧沟槽152的底面注入p型杂质，从而在SiC基底层103形成集电极区域155。进而，通过在背面侧沟槽152的底面注入n型杂质，从而在SiC基底层103形成漏极区域153（阴极区域154）。
此后，对SiC基底层103进行退火处理。由此，注入到漂移区域116、沟道区域119、发射极区域120（源极区域121）、接触层134、缓冲区域115、集电极区域155以及漏极区域153（阴极区域154）的n型杂质和p型杂质活性化。
此后，仿照前述的方法或众所周知的半导体制造技术，通过形成栅极绝缘膜123、栅极电极124、场绝缘膜128、发射极电极137、集电极电极110等，从而得到图21所示的半导体芯片151。
像以上那样，利用该半导体芯片151也能达成与前述的半导体芯片8、71、101同样的作用效果。
接着，对第九实施方式的半导体芯片161进行说明。
图23是本发明的第九实施方式的半导体芯片161的示意性的截面图。在图23中，对于与图18所示的各部分相当的部分，标注与对这些各部分标注的附图标记相同的附图标记，省略其说明。
在前述的第七和第八实施方式的半导体芯片101、151中设置有支承SiC基底层103的SiC基板102，但是，在该第九实施方式的半导体芯片161中SiC基板102被省略，SiC基底层103的整个背面露出。
在露出的SiC基底层103的背面，遍及整体形成有缓冲区域162。在该缓冲区域162以在SiC基底层103的背面露出的方式交替地呈条纹状形成有MOSFET11的漏极区域163（肖特基势垒二极管12的阴极区域164）和IGBT9的集电极区域165。
图24A～图24F是按工序顺序示出图23的半导体芯片161的制造工序的一部分的图。
首先，如图24A所示，在晶片状态的基板166的表面只使基底漂移区域125进行外延生长而形成n-型的SiC基底层103。所使用的基板166不限于SiC基板，能使用各种基板。
接着，如图24B所示，通过研磨、干法刻蚀、喷沙法等方法，对基板166进行磨削，直到SiC基底层103的背面露出为止。由此，除去基板166。
接着，如图24C所示，利用外延生长或离子注入，在基底漂移区域125上依次形成低电阻漂移区域126和表面漂移区域127。
接着，如图24D所示，通过在SiC基底层103的背面整体注入n型杂质，从而形成缓冲区域162。
接着，如图24E所示，仿照图20B的工序，分别进行与沟道区域119、发射极区域120（源极区域121）的形状以及杂质的种类相应的硬掩模的形成和离子注入。由此，在SiC基底层103形成沟道区域119和发射极区域120（源极区域121）。
接着，形成与栅极沟槽122、表面侧沟槽131以及环状沟槽135的图案相应的硬掩模，通过使用了该硬掩模的刻蚀，以相同的深度同时形成栅极沟槽122、表面侧沟槽131以及环状沟槽135。
接着，通过向表面侧沟槽131和环状沟槽135的内表面选择性地注入杂质，从而同时形成p型层132和保护环136。进而，通过向表面侧沟槽131的底面选择性地形成杂质，从而形成接触层134。
接着，如图24F所示，仿照图20D的工序，通过在SiC基底层103的背面注入p型杂质，从而在SiC基底层103形成集电极区域65。进而，通过在SiC基底层103的背面注入n型杂质，从而在SiC基底层103形成漏极区域163（阴极区域164）。
此后，对SiC基底层103进行退火处理。由此，注入到漂移区域116、沟道区域119、发射极区域120（源极区域121）、接触层134、缓冲区域162、集电极区域165以及漏极区域163（阴极区域164）的n型杂质和p型杂质活性化。
此后，按照前述的方法或众所周知的半导体制造技术，通过形成栅极绝缘膜123、栅极电极124、场绝缘膜128、发射极电极137、集电极电极110等，从而得到图23所示的半导体芯片161。
像以上那样，利用该半导体芯片161也能达成与前述的半导体芯片8、71、101、151同样的作用效果。
以上，虽然说明了本发明的实施方式，但是，本发明也能以其它的方式实施。
例如，也可以采用使IGBT9、体二极管10、MOSFET11以及肖特基势垒二极管12的各半导体部分的导电型反转的结构。例如，在IGBT9中，也可以是p型的部分为n型、n型的部分为p型。
此外，虽然在第七～第九实施方式中，IGBT9和MOSFET11的单位单元与肖特基势垒二极管12的单位单元交替地配置，但是，配置方式没有特别限制，例如，也可以在前者的单位单元之间配置有两个以上后者的单位单元。
此外，根据前述的实施方式的公开所掌握的特征，也能在不同的实施方式间相互组合。此外，在各实施方式中表示的构成要素能在本发明的范围进行组合。
本发明的实施方式不过是为了使本发明的技术的内容清楚而使用的具体例子，本发明不应限定于这些具体例子进行解释，本发明的精神和范围仅由所附的技术方案所限定。
本申请与2011年8月2日向日本国特许厅提出的特愿2011-169349号、2011年10月25日向日本国特许厅提出的特愿2011-234058号以及2011年12月14日向日本国特许厅提出的特愿2011-273401号对应，通过引用，这些申请的全部公开被编入到本申请。
附图标记说明：
1：半导体封装；
2：树脂封装；
3：栅极端子；
4：发射极端子；
5：集电极端子；
6：（集电极端子的）岛；
7：（集电极端子的）端子部分；
8：半导体芯片；
9：IGBT；
10：体二极管；
11：MOSFET；
12：肖特基势垒二极管；
13：接合线；
14：接合线；
15：IGBT芯片；
16：MOSFET芯片；
17：肖特基势垒二极管芯片；
18：接合线；
19：接合线；
20：接合线；
21：接合线；
22：接合线；
23：SiC半导体层；
24：（SiC半导体层的）表面；
25：（SiC半导体层的）背面；
26：发射极电极；
27：集电极电极；
28：源极电极；
29：漏极电极；
30：阳极电极；
31：阴极电极；
32：SiC基板；
33：SiC基底层；
34：漏极区域；
35：阴极区域；
36：沟槽；
37：集电极区域；
38：金属硅化物；
39：沟道区域；
40：基底表面部；
41：发射极区域；
42：源极区域；
43：沟道接触区域；
44：栅极绝缘膜；
45：栅极电极；
46：层间绝缘膜；
47：接触孔；
48：接触孔；
49：欧姆接触部；
50：肖特基接合部；
51：硬掩模；
52：SiC基板；
53：p+型部分；
54：n+型部分；
55：栅极沟槽；
56：栅极绝缘膜；
57：栅极电极；
58：逆变器电路；
59：三相电机；
59U：（三相电机的）U相；
59V：（三相电机的）V相；
59W：（三相电机的）W相；
60：直流电源；
61：开关部；
62：高压侧布线；
63：低压侧布线；
64：串联电路；
65：串联电路；
66：串联电路；
67H：高侧晶体管；
67L：低侧晶体管；
68H：高侧晶体管；
68L：低侧晶体管；
69H：高侧晶体管；
69L：低侧晶体管；
71：半导体芯片；
72：台阶差；
73：凸部；
74：缓冲层；
75：漂移层；
76：（缓冲层的）第一部分；
77：（缓冲层的）第二部分；
78：高浓度杂质区域；
79：第一高浓度杂质层；
80：第二高浓度杂质层；
101：半导体芯片；
102：SiC基板；
103：SiC基底层；
104：漏极区域；
105：阴极区域；
106：背面侧沟槽；
107：台阶差；
108：凸部；
109：集电极区域；
110：集电极电极；
111：金属硅化物；
112：漏极电极；
113：阴极电极；
114：高浓度杂质区域；
115：缓冲区域；
116：漂移区域；
117：（缓冲区域的）第一部分；
118：（缓冲区域的）第二部分；
119：沟道区域；
120：发射极区域；
121：源极区域；
122：栅极沟槽；
123：栅极绝缘膜；
124：栅极电极；
125：基底漂移区域；
126：低电阻漂移区域；
127：表面漂移区域；
128：场绝缘膜；
129：活性区域；
130：场区域；
131：表面侧沟槽；
132：p型层；
133：pn二极管；
134：接触层；
135：环状沟槽；
136：保护环；
137：发射极电极；
138：源极电极；
139：阳极电极；
140：欧姆接触部；
141：肖特基接合部；
142：表面保护膜；
143：第一高浓度杂质区域；
151：半导体芯片；
152：背面侧沟槽；
153：漏极区域；
154：阴极区域；
155：集电极区域；
161：半导体芯片；
162：缓冲区域；
163：漏极区域；
164：阴极区域；
165：集电极区域；
166：基板。

Claims (38)

1.一种半导体装置，其特征在于，包括：
形成有SiC-IGBT（Insulated Gate Bipolar Semiconductor）的半导体芯片，该SiC-IGBT包括：SiC半导体层，具有表面和背面；第一导电型的集电极区域，以在所述SiC半导体层的所述背面侧露出的方式形成；第二导电型的基底区域，以相对于所述集电极区域在所述SiC半导体层的所述表面侧与所述集电极区域相接的方式形成；第一导电型的沟道区域，以相对于所述基底区域在所述SiC半导体层的所述表面侧与所述基底区域相接的方式形成；第二导电型的发射极区域，以相对于所述沟道区域在所述SiC半导体层的所述表面侧与所述沟道区域相接的方式形成，形成所述SiC半导体层的所述表面的一部分；集电极电极，以与所述SiC半导体层的所述背面相接的方式形成，与所述集电极区域连接；发射极电极，以与所述SiC半导体层的所述表面相接的方式形成，与所述发射极区域连接；以及
MOSFET（Metal Oxide Semiconductor Field Effect Transistor），包括与所述发射极电极电连接的第二导电型的源极区域和与所述集电极电极电连接的第二导电型的漏极区域，并且与所述SiC-IGBT并联连接。
2.根据权利要求1所述的半导体装置，其中，
所述MOSFET包括设置于所述半导体芯片的SiC-MOSFET，
所述源极区域利用所述SiC-IGBT的所述发射极区域形成，
所述漏极区域以与所述SiC-IGBT的所述集电极区域相邻且选择性地在所述SiC半导体层的所述背面侧露出的方式形成，
所述集电极电极统一地与所述漏极区域和所述集电极区域连接。
3.根据权利要求2所述的半导体装置，其中，
所述SiC半导体层包括：
第二导电型的SiC基板，形成所述SiC半导体层的所述背面，从该背面朝向所述表面选择性地形成有沟槽；以及
作为所述基底区域的第二导电型的SiC基底层，形成在所述SiC基板上，形成所述SiC半导体层的所述表面， 
所述漏极区域利用所述SiC基板形成，
所述集电极区域形成在所述沟槽的底面。
4.根据权利要求2所述的半导体装置，其中，
所述SiC半导体层包括：
第一导电型的SiC基板，形成所述SiC半导体层的所述背面，从该背面朝向所述表面选择性地形成有沟槽；以及
作为所述基底区域的第二导电型的SiC基底层，形成在所述SiC基板上，形成所述SiC半导体层的所述表面， 
所述集电极区域利用所述SiC基板形成，
所述漏极区域形成在所述沟槽的底面。
5.根据权利要求3或4所述的半导体装置，其中，
所述沟槽呈条纹状形成有多条。
6.根据权利要求3～5的任一项所述的半导体装置，其中，
所述沟槽的最深部到达所述SiC基板与所述SiC基底层的界面。
7.根据权利要求2所述的半导体装置，其中，
所述SiC半导体层包括：
SiC基板，形成所述SiC半导体层的所述背面，具有分别以在该背面露出的方式被划分的第一导电型部分和第二导电型部分；以及
作为所述基底区域的第二导电型的SiC基底层，形成在所述SiC基板上，形成所述SiC半导体层的所述表面，
所述集电极区域利用所述SiC基板的所述第一导电型部分形成，
所述漏极区域利用所述SiC基板的所述第二导电型部分形成。
8.根据权利要求7所述的半导体装置，其中，
所述SiC基板的所述第一导电型部分和所述第二导电型部分以呈条纹状交替地排列的方式形成有多个。
9.根据权利要求2所述的半导体装置，其中，
所述SiC半导体层包括：
第二导电型的SiC基板，形成所述SiC半导体层的所述背面，从该背面朝向所述表面选择性地形成有沟槽；以及
作为所述基底区域的第二导电型的SiC基底层，形成在所述SiC基板上，形成所述SiC半导体层的所述表面， 
所述漏极区域和所述集电极区域以在所述沟槽的底面相互相邻的方式形成。
10.根据权利要求2～9的任一项所述的半导体装置，其中，
所述集电极电极在与所述漏极区域以及所述集电极区域相接的部分具有金属硅化物。
11.根据权利要求1所述的半导体装置，其中，
所述基底区域包括：
漂移区域，与所述沟道区域相接并且具有第一杂质浓度；以及
缓冲区域，在所述漂移区域与所述集电极区域之间以包围所述集电极区域的方式形成，并且具有比所述第一杂质浓度高的第二杂质浓度。
12.根据权利要求11所述的半导体装置，其中，
所述SiC半导体层包括：
第二导电型的SiC基板，形成所述SiC半导体层的所述背面；以及
作为所述基底区域的第二导电型的SiC基底层，形成在所述SiC基板上，形成所述SiC半导体层的所述表面， 
选择性地形成有从所述SiC基板的所述背面贯通所述SiC基板到达所述SiC基底层的沟槽，
所述漏极区域利用所述SiC基板形成，
所述集电极区域形成在所述沟道的底面，
所述SiC基底层包括：
作为所述缓冲区域的第二导电型的缓冲层，以包围所述集电极区域的方式形成；以及
作为所述漂移区域的第二导电型的漂移层，形成在所述缓冲层上。
13.根据权利要求11所述的半导体装置，其中，
所述SiC半导体层包括：
SiC基板，形成所述SiC半导体层的所述背面，具有分别以在该背面露出的方式被划分的第一导电型部分和第二导电型部分；以及
作为所述基底区域的第二导电型的SiC基底层，形成在所述SiC基板上，形成所述SiC半导体层的所述表面， 
所述集电极区域利用所述SiC基板的所述第一导电型部分形成，
所述漏极区域利用所述SiC基板的所述第二导电型部分形成，
所述SiC基底层包括：
在所述SiC基板上以覆盖所述漏极区域和所述集电极区域的方式作为所述缓冲区域的第二导电型的缓冲层；以及
作为所述漂移区域的第二导电型的漂移层，形成在所述缓冲层上。
14.根据权利要求1～13的任一项所述的半导体装置，包括：
第一导电型区域，与所述发射极电极电连接；以及
第二导电型区域，与所述集电极电极电连接，
还包括与所述SiC-IGBT并联连接的pn二极管。
15.根据如权利要求2～10的任一项的权利要求14所述的半导体装置，其中，
所述pn二极管包括利用在所述半导体芯片设置的所述MOSFET的所述沟道区域与所述基底区域之间的pn结形成并且内置于所述MOSFET的体二极管。
16.根据权利要求1～15的任一项所述的半导体装置，其中，
还包括与所述SiC-IGBT并联连接的肖特基势垒二极管，该肖特基势垒二极管包括：第二导电型的漂移区域；阳极电极，与所述漂移区域进行肖特基接合，与所述发射极电极电连接；阴极电极，与所述漂移区域进行欧姆接触，与所述集电极电极电连接。
17.根据权利要求16所述的半导体装置，其中，
在所述半导体芯片中，
所述基底区域包括：基底表面部，在所述SiC半导体层的所述表面露出，形成该表面的一部分，
所述发射极电极包括与所述基底表面部进行肖特基接合的肖特基接合部，
所述肖特基势垒二极管包括设置于所述半导体芯片的SiC-肖特基势垒二极管，
所述漂移区域利用所述SiC-IGBT的所述基底区域形成，
所述阳极电极利用所述SiC-IGBT的所述发射极电极形成。
18.根据权利要求17所述的半导体装置，其中，
还包括：层间绝缘膜，形成在所述SiC半导体层的所述表面，形成有使所述基底表面部露出的接触孔。
19.根据权利要求16～18的任一项所述的半导体装置，其中，
包括统一地密封所述SiC-IGBT、所述MOSFET以及所述肖特基势垒二极管的树脂封装。
20.根据权利要求1所述的半导体装置，其中，
所述基底区域的一部分在所述SiC半导体层的所述表面露出，
所述半导体芯片包括：
肖特基电极，以与所述基底区域的所述露出的部分相接的方式形成；以及
沟槽，在与所述基底区域和所述肖特基电极的接合部相邻的位置从所述SiC半导体层的所述表面挖下而形成并且具有底面和侧面。
21.根据权利要求20所述的半导体装置，其中，
所述SiC半导体层包括选择性地形成在所述沟槽的所述底面和该底面的边缘部的第一导电型的电场缓和部。
22.根据权利要求21所述的半导体装置，其中，
所述电场缓和部跨在所述沟槽的所述底面的所述边缘部与所述沟槽的所述侧面之间形成。
23.根据权利要求22所述的半导体装置，其中，
所述电场缓和部以沿所述沟槽的所述侧面到达所述沟槽的开口端的方式形成。
24.根据权利要求20～23的任一项所述的半导体装置，其中，
所述沟槽包括具有平面形状的所述底面和相对于该平面形状的底面以超过90°的角度倾斜的所述侧面的锥形沟槽。
25.根据权利要求21～23的任一项或者根据如权利要求21～23的任一项的权利要求24所述的半导体装置，其中，
所述肖特基电极以埋入到所述沟槽的方式形成，
所述电场缓和部具有：接触部，在所述沟槽的所述底面在与所述肖特基电极之间形成欧姆接合。
26.根据权利要求20～25的任一项所述的半导体装置，其中，
所述基底区域包括：
基底漂移区域，具有第一杂质浓度；以及
低电阻漂移区域，形成在所述基底漂移区域上，相对于所述第一杂质浓度具有相对高的第二杂质浓度，
所述沟槽以其最深部到达所述低电阻漂移区域的方式形成。
27.根据权利要求26所述的半导体装置，其中，
所述基底漂移区域的所述第一杂质浓度随着从所述SiC半导体层的所述背面朝向所述表面而减少。
28.根据权利要求26或27所述的半导体装置，其中，
所述低电阻漂移区域的所述第二杂质浓度随着从所述SiC半导体层的所述背面朝向所述表面是恒定的。
29.根据权利要求26或27所述的半导体装置，其中，
所述低电阻漂移区域的所述第二杂质浓度随着从所述SiC半导体层的所述背面朝向所述表面而减少。
30.根据权利要求26～29的任一项所述的半导体装置，其中，
所述基底区域还包括：表面漂移区域，形成在所述低电阻漂移区域上，相对于所述第二杂质浓度具有相对低的第三杂质浓度。
31.根据权利要求1～30的任一项所述的半导体装置，其中，
所述SiC-IGBT包括平面栅极型IGBT，该平面栅极型IGBT包括：栅极绝缘膜，形成在所述SiC半导体层的所述表面；栅极电极，形成在所述栅极绝缘膜上，夹着所述栅极绝缘膜而与所述沟道区域对置。
32.根据权利要求1～31的任一项所述的半导体装置，其中，
所述SiC-IGBT包括沟槽栅极型IGBT，该沟槽栅极型IGBT具有：栅极沟槽，从所述SiC半导体层的所述表面贯通所述发射极区域和所述沟道区域到达所述基底区域；栅极绝缘膜，形成在所述栅极沟槽的内表面；栅极电极，在所述栅极沟槽中形成在所述栅极绝缘膜的内侧。
33.一种半导体装置的制造方法，该半导体装置是在同一半导体芯片具有SiC-IGBT和SiC-MOSFET的半导体装置，所述半导体装置的制造方法的特征在于，包括：
在具有表面和背面并且形成所述SiC-MOSFET的漏极区域的第二导电型的SiC基板的所述表面形成第二导电型的SiC基底层的工序；
通过从所述背面侧选择性地对所述SiC基板进行刻蚀，从而在所述SiC基板形成沟槽的工序；
通过在所述沟槽的底面注入第一导电型的杂质，从而在该底面形成集电极区域的工序；
通过在所述SiC基底层的表面选择性地注入第一导电型的杂质，从而在所述SiC基底层的表面部形成沟道区域的工序；以及
通过在所述SiC基底层的表面选择性地注入第二导电型的杂质，从而在所述沟道区域的表面部形成兼作所述SiC-MOSFET的源极区域的发射极区域的工序。
34.一种半导体装置的制造方法，该半导体装置是在同一半导体芯片具有SiC-IGBT和SiC-MOSFET的半导体装置，所述半导体装置的制造方法的特征在于，包括：
在具有表面和背面的第二导电型的SiC基板的所述表面形成第二导电型的SiC基底层的工序；
通过从所述背面侧选择性地对所述SiC基板进行刻蚀，从而在所述SiC基板形成沟槽的工序；
通过在所述沟槽的底面选择性地注入第一导电型的杂质，从而在该底面形成集电极区域的工序；
通过在所述沟槽的所述底面选择性地注入第二导电型的杂质，从而在该底面形成漏极区域的工序；
通过在所述SiC基底层的表面选择性地注入第一导电型的杂质，从而在所述SiC基底层的表面部形成沟道区域的工序；以及
通过在所述SiC基底层的表面选择性地注入第二导电型的杂质，从而在所述沟道区域的表面部形成兼作所述SiC-MOSFET的源极区域的发射极区域的工序。
35.根据权利要求33或34所述的半导体装置的制造方法，其中，
形成所述沟槽的工序包括如下工序：进行刻蚀直到所述SiC基底层在所述沟槽露出为止。
36.根据权利要求33～35的任一项所述的半导体装置的制造方法，其中，
还包括如下工序：在形成所述SiC基底层之前进行，在所述SiC基板的所述表面附近注入第二导电型的杂质。
37.根据权利要求33～36的任一项所述的半导体装置的制造方法，其中，
形成所述SiC基底层的工序包括：
在所述SiC基板的所述表面形成第一高浓度杂质层的工序；以及
在该第一高浓度杂质层上形成与所述第一高浓度杂质层相比杂质浓度相对低的漂移层的工序，
形成所述沟槽的工序包括：选择性地形成贯通所述SiC基板和所述高浓度杂质层到达所述漂移层的沟槽的工序，
还包括如下工序：在形成所述集电极区域之前进行，在所述沟槽的底面注入第二导电型的杂质，在该底面形成第二高浓度杂质层，由此，形成该第二高浓度杂质层与所述第一高浓度杂质层一体化的缓冲层。
38.一种半导体装置的制造方法，该半导体装置是在同一半导体芯片具有SiC-IGBT和SiC-MOSFET的半导体装置，所述半导体装置的制造方法的特征在于，包括：
在具有表面和背面的基板的所述表面形成第二导电型的SiC基底层的工序；
通过除去所述基板，从而使所述SiC基底层的背面露出的工序；
通过在所述SiC基底层的所述背面选择性地注入第一导电型的杂质，从而在该背面形成集电极区域的工序；
通过在所述SiC基底层的所述背面选择性地注入第二导电型的杂质，从而在该背面形成漏极区域的工序；
通过在所述SiC基底层的表面选择性地注入第一导电型的杂质，从而在所述SiC基底层的表面部形成沟道区域的工序；以及
通过在所述SiC基底层的表面选择性地注入第二导电型的杂质，从而在所述沟道区域的表面部形成兼作所述SiC-MOSFET的源极区域的发射极区域的工序。
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