CN114927565B - 集成开基区pnp晶体管碳化硅mosfet器件及制备方法 - Google Patents
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Abstract
本发明提供一种集成开基区PNP晶体管的碳化硅MOSFET器件及其制备方法，N‑外延层注入铝离子形成P型基区及P型发射区；铝离子注入形成P+欧姆接触区；氮离子注入形成N+源区；氮离子注入形成N型基区并激活退火；栅氧化层热生长并氮化退火；多晶硅淀积与刻蚀，通过引入PNP晶体管结构实现P型发射区电位可调：在阻断状态及短路状态，PNP晶体管穿通，P型发射区自动钳位保护氧化层，P型发射区与P型基区形成JFET耗尽夹断；在导通状态，PNP晶体管截止，P型发射区浮空，不影响导通电阻，由于P型发射区电位钳位在低电压，器件栅漏电容较小，本发明在增强碳化硅MOSFET器件氧化层及短路可靠性的同时，又保证了器件正向导通特性，降低了器件开关损耗。
Description
技术领域
本发明属于功率半导体技术领域，具体是一种集成开基区PNP晶体管的平面型碳化硅MOSFET功率器件。
背景技术
在航空、航天和军用装备中，功率半导体器件主要应用于电源与配电分系统，属于核心元器件。采用Si材料的功率半导体器件逐渐达到其理论极限，在现有研究的水平上难以进一步实现功率变换器的高频化、高功率密度及小型化。
具有禁带宽度大、临界击穿电场高、热导率高和电子饱和漂移速度高等特点的碳化硅(Silicon Carbide)材料可以更好地满足高速发展的航天技术对功率半导体器件提出的更高的工作频率、更高的工作电压、更低的导通电阻和高功率密度，同时具备抗辐照、耐极高温等耐特殊环境能力的需求。
碳化硅MOSFET具有更小的体积、更低的损耗、更强的电流导通能力，采用SiC功率MOSFET可简化功率电子系统的拓扑结构，减小系统整体损耗与体积，促进系统小型化、轻量化。SiC MOSFET栅氧化层薄、短路耐量小，由于高频开关特性，其对回路寄生参数的影响更加敏感，桥臂结构应用时更易因串扰而引起误导通导致短路。目前，宇航电源系统应用需要开关器件具有约10μs的短路耐受时间，从而使系统控制器能及时检测到故障。否则，器件的短路失效将导致电源系统故障，甚至威胁航天器的安全运行。然而，目前商业化SiC MOSFET器件的短路耐受时间约为6μs，因此有效提升平面栅SiC MOSFET短路耐受时间对实现其在宇航电源系统/推进系统中应用至关重要。
发明内容
本发明的目的是优化元胞结构以提升器件本身的短路能力，确保短路及栅氧化层可靠性的同时又降低器件导通损耗及开关损耗，提出一种集成开基区PNP晶体管的碳化硅MOSFET器件及制备方法。通过开基区PNP晶体管结构来调节P型发射区的电位：当器件工作在反向阻断/短路状态时，漏极施加高电压，开基区PNP晶体管穿通，P型发射区电势被钳位在穿通电压为低电位，保护氧化层的能力较强，同时P型发射区与相邻P型阱区形成耗尽区夹断，限制短路电流的流通路径。在正向导通状态时，源漏电压较小，开基区PNP晶体管截止，P型发射区浮空，因此对器件的导通电阻几乎没有影响。由于P型发射区的电位在器件开关时通过开基区PNP晶体管调节且分裂栅结构使栅极与漂移区的重叠面积缩减，因此器件的栅漏电容也相对较小。因此本发明在增强器件短路可靠性及氧化层可靠性的同时，又保证了器件的正向导通特性，降低了器件的开关损耗。
为达到上述目的，本发明采用下述技术方案：
一种集成开基区PNP晶体管碳化硅MOSFET器件，包括漏极金属6、漏极金属6上方的N+衬底5、N+衬底5上方的N-漂移区4、N-漂移区10上方的电流扩展层CSL10；所述电流扩展层CSL10的内部左方为P型第一基区3，所述P型第一基区3左上方具有第一P+欧姆接触区2，所述第一P+欧姆接触区2右方为第一N+源区9；所述电流扩展层CSL10的内部中间为P型发射区11，所述P型发射区11上方具有N型基区13，所述N型基区13上方为P+集电区12；所述电流扩展层CSL10的内部右方为P型第二基区31，所述P型第二基区31右上方具有第二P+欧姆接触区21，所述第二P+欧姆接触区21左方为第二N+源区91；所述电流扩展层CSL10上方设有第一源极金属1；所述电流扩展层CSL10左上方为第一栅介质7，所述第一栅介质7内部设有第一多晶硅栅8；所述电流扩展层CSL10右上方为第二栅介质71，所述第一栅介质71内部设有第一多晶硅栅81；P型第一基区3第一栅介质7、及P型第二基区31靠近第二栅介质71的部分为器件的沟道。
作为优选方式，所述栅介质为SiO2。
作为优选方式，所述第一P+欧姆接触区2、第二P+欧姆接触区21、第一N+源区9、第二N+源区91、P型第一基区3、P型第二基区31、P型发射区11、N型基区13、P+集电区12均为多次离子注入形成。
作为优选方式，所述器件N-漂移区4、N+衬底5、电流扩展层CSL10、P型第一基区3、P型第二基区31、P型发射区11、N型基区13、P+集电区12、第一P+欧姆接触区2、第二P+欧姆接触区21、第一N+源区9、第二N+源区91的材料均为碳化硅。
为实现上述发明目的，本发明还提供第二种集成开基区PNP晶体管碳化硅MOSFET器件，包括漏极金属6、漏极金属6上方的N+衬底5、N+衬底5上方的N-漂移区4、N-漂移区4上方的电流扩展层CSL10；所述电流扩展层CSL10的内部左方为P型第一基区3，所述P型第一基区3左上方具有第一P+欧姆接触区2，所述第一P+欧姆接触区2右方为第一N+源区9；所述电流扩展层CSL10的内部中间为P型发射区11，所述P型发射区11上方为N+集电区51；所述电流扩展层CSL10的内部右方为P型第二基区31，所述P型第二基区31右上方具有第二P+欧姆接触区21，所述第二P+欧姆接触区21左方为第二N+源区91；所述电流扩展层CSL10上方设有第一源极金属1；所述电流扩展层CSL10左上方为第一栅介质7，所述第一栅介质7内部设有第一多晶硅栅8；所述电流扩展层CSL10右上方为第二栅介质71，所述第一栅介质71内部设有第二多晶硅栅81；P型第一基区3靠近第一栅介质7、及P型第二基区31靠近第二栅介质71的部分为器件的沟道。
为实现上述发明目的，本发明还提供第三种集成开基区PNP晶体管碳化硅MOSFET器件，包括漏极金属6、漏极金属6上方的N+衬底5、N+衬底5上方的N-漂移区4；所述N-漂移区4的内部上方中间设有第一多晶硅栅8及第一栅介质7填充的凹槽，凹槽左侧为P型第一基区3，凹槽右下方为P型发射区11；所述P型发射区11上方具有N型基区13，所述N型基区13上方具有第二P+欧姆接触区21；所述P型第一基区3左上方为第一P+欧姆接触区2，所述P型基区3右上方为第一N+源区9；第一N+源区9与第一P+欧姆接触区2上方设有第一源极金属1；所述第二P+欧姆接触区21上方设有第二源极金属15；所述第一多晶硅栅8上方为栅极金属14，P型第一基区3靠近第一栅介质7的部分为器件的沟道。
为实现上述发明目的，本发明还提供第四种集成开基区PNP晶体管碳化硅MOSFET器件，包括漏极金属6、漏极金属6上方的N+衬底5、N+衬底5上方的N-漂移区4；所述N-漂移区4的内部上方中间设有第一多晶硅栅8及第一栅介质7填充的凹槽，凹槽左侧为P型第一基区3，凹槽右下方为P型发射区11；所述P型发射区11上方具有第二N+源区91；所述P型第一基区3左上方为第一P+欧姆接触区2，所述P型基区3右上方为第一N+源区9；第一N+源区9与第一P+欧姆接触区2上方设有第一源极金属1；所述第二N+源区91上方设有第二源极金属15；所述第一多晶硅栅8上方为栅极金属14，P型第一基区3靠近第一栅介质7的部分为器件的沟道。
为实现上述发明目的，本发明还提供一种上述集成开基区PNP晶体管碳化硅MOSFET器件的制作方法，包括以下步骤：
第一步：清洗带有电流扩展层CSL的外延片，N-外延上以多晶硅为注入阻挡层注入铝离子形成P型基区及P型发射区；
第二步：注入铝离子形成P+欧姆接触区；
第三步：注入氮离子形成N+源区；
第四步：注入氮离子形成N型基区并激活退火；
第五步：干氧氧化生成栅氧化层，随后在氮气氛围下的退火；
第六步：淀积多晶硅，进行离子注入并退火并对多晶硅进行图形化；
第七步：淀积源极金属形成电极；
第八步：淀积漏极金属形成电极。
所述器件栅介质层端为栅极，N+衬底端为漏极，N+源区、P+集电区及P+接触区及为源极；
本发明的有益效果为：本发明通过引入集成开基区PNP晶体管来调节P型发射区的工作电位，从而既增强了器件短路可靠性及栅氧化层可靠性又保证了器件的正向导通特性，降低了器件的开关损耗。
附图说明
图1是传统平面栅型碳化硅MOSFET器件结构示意图；
图2是本发明实施例1的集成开基区PNP晶体管碳化硅MOSFET器件结构示意图；
图3是本发明实施例5的在外延片上淀积多晶硅注入铝离子形成P型基区及P型发射区的示意图；
图4是本发明实施例5的铝离子注入形成P+欧姆接触区的示意图；
图5是本发明实施例5的氮离子注入形成N+源区的示意图；
图6是本发明实施例5的氮离子注入形成N型基区的示意图；
图7是本发明实施例5的干氧氧化生成栅氧化层的示意图；
图8是本发明实施例5的淀积多晶硅的示意图；
图9是本发明实施例5的多晶硅刻蚀并图形化的示意图；
图10是本发明实施例5的淀积并刻蚀金属形成源极、栅极的示意图；
图11是本发明实施例5的淀积漏极金属的示意图；
图12是本发明实施例2的集成开基区PNP晶体管碳化硅MOSFET器件结构示意图；
图13是本发明实施例3的集成开基区PNP晶体管碳化硅MOSFET器件结构示意图；
图14是本发明实施例4的集成开基区PNP晶体管碳化硅MOSFET器件结构示意图；
1为第一源极金属，2为第一P+欧姆接触区，21为第二P+欧姆接触区，3为P型第一基区，31为P型第二基区，4为N-漂移区，5为N+衬底，6为漏极金属，7为第一栅介质，71为第二栅介质，8为第一多晶硅栅，81为第二多晶硅栅，9为第一N+源区，91为第二N+源区，10为电流扩展层CSL，11为P型发射区，12为P+集电区，13为N型基区，14为栅极金属，15为第二源极金属，51为N+集电区。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图2所示，一种集成开基区PNP晶体管碳化硅MOSFET器件，包括漏极金属6、漏极金属6上方的N+衬底5、N+衬底5上方的N-漂移区4、N-漂移区4上方的电流扩展层CSL10；所述电流扩展层CSL10的内部左方为P型第一基区3，所述P型第一基区3左上方具有第一P+欧姆接触区2，所述第一P+欧姆接触区2右方为第一N+源区9；所述电流扩展层CSL10的内部中间为P型发射区11，所述P型发射区11上方具有N型基区13，所述N型基区13上方为P+集电区12；所述电流扩展层CSL10的内部右方为P型第二基区31，所述P型第二基区31右上方具有第二P+欧姆接触区21，所述第二P+欧姆接触区21左方为第二N+源区91；所述电流扩展层CSL10上方设有第一源极金属1；所述电流扩展层CSL10左上方为第一栅介质7，所述第一栅介质7内部设有第一多晶硅栅8；所述电流扩展层CSL10右上方为第二栅介质71，所述第二栅介质71内部设有第二多晶硅栅81；P型第一基区3靠近第一栅介质7、及P型第二基区31靠近第二栅介质71的部分为器件的沟道。
所述第一栅介质7与第二栅介质71为SiO2。
所述第一P+欧姆接触区2、第二P+欧姆接触区21、第一N+源区9、第二N+源区91、P型第一基区3、P型第二基区31、P型发射区11、N型基区13、P+集电区12均为多次离子注入形成。
所述器件N-漂移区4、N+衬底5、电流扩展层CSL10、P型第一基区3、P型第二基区31、P型发射区11、N型基区13、P+集电区12、第一P+欧姆接触区2、第二P+欧姆接触区21、第一N+源区9、第二N+源区91的材料均为碳化硅。
本实施例通过引入开基区PNP晶体管来调节P型发射区的工作电位，从而既增强了器件短路可靠性及栅氧化层可靠性又保证了器件的正向导通特性，降低了器件的开关损耗。
实施例2
本实施例和实施例1的区别在于：实施例1由P型发射区11，P+集电区12，N型基区13构成的开基区PNP晶体管由碳化硅P/N+钳位二极管代替。
如图12所示，一种集成开基区PNP晶体管碳化硅MOSFET器件，包括漏极金属6、漏极金属6上方的N+衬底5、N+衬底5上方的N-漂移区4、N-漂移区4上方的电流扩展层CSL10；所述电流扩展层CSL10的内部左方为P型第一基区3，所述P型第一基区3左上方具有第一P+欧姆接触区2，所述第一P+欧姆接触区2右方为第一N+源区9；所述电流扩展层CSL10的内部中间为P型发射区11，所述P型发射区11上方为N+集电区51；所述电流扩展层CSL10的内部右方为P型第二基区31，所述P型第二基区31右上方具有第二P+欧姆接触区21，所述第二P+欧姆接触区21左方为第二N+源区91；所述电流扩展层CSL10上方设有第一源极金属1；所述电流扩展层CSL10左上方为第一栅介质7，所述第一栅介质7内部设有第一多晶硅栅8；所述电流扩展层CSL10右上方为第二栅介质71，所述第二栅介质71内部设有第二多晶硅栅81；P型第一基区3靠近第一栅介质7、及P型第二基区31靠近第二栅介质71的部分为器件的沟道。
实施例3
本实施例和实施例1的区别在于：实施例1由P型发射区11，P+集电区12，N型基区13构成的开基区PNP晶体管可应用于沟槽栅碳化硅MOSFET器件。
如图13所示，一种集成开基区PNP晶体管碳化硅MOSFET器件，包括漏极金属6、漏极金属6上方的N+衬底5、N+衬底5上方的N-漂移区4；所述N-漂移区4的内部上方中间设有第一多晶硅栅8及第一栅介质7填充的凹槽，凹槽左侧为P型第一基区3，凹槽右下方为P型发射区11；所述P型发射区11上方具有N型基区13，所述N型基区13上方具有第二P+欧姆接触区21；所述P型第一基区3左上方为第一P+欧姆接触区2，所述P型基区3右上方为第一N+源区9；第一N+源区9与第一P+欧姆接触区2上方设有第一源极金属1；所述第二P+欧姆接触区21上方设有第二源极金属15；所述第一多晶硅栅8上方为栅极金属14，P型第一基区3靠近第一栅介质7的部分为器件的沟道。
实施例4
本实施例和实施例1的区别在于：实施例1由P型发射区11，P+集电区12，N型基区13构成的开基区PNP晶体管可由碳化硅P/N+钳位二极管代替并应用于沟槽栅碳化硅MOSFET器件。
如图14所示，一种集成开基区PNP晶体管碳化硅MOSFET器件，包括漏极金属6、漏极金属6上方的N+衬底5、N+衬底5上方的N-漂移区4；所述N-漂移区4的内部上方中间设有第一多晶硅栅8及第一栅介质7填充的凹槽，凹槽左侧为P型第一基区3，凹槽右下方为P型发射区11；所述P型发射区11上方具有第二N+源区91；所述P型第一基区3左上方为第一P+欧姆接触区2，所述P型第一基区3右上方为第一N+源区9；第一N+源区9与第一P+欧姆接触区2上方设有第一源极金属1；所述第二N+源区91上方设有第二源极金属15；所述第一多晶硅栅8上方为栅极金属14，P型第一基区3靠近第一栅介质7的部分为器件的沟道。
实施例5
如图3-图11所示，本实施例提供一种上述集成开基区PNP晶体管碳化硅MOSFET器件的制备方法，包括以下步骤：
第一步：清洗带有电流扩展层CSL的外延片，N-外延上以多晶硅为注入阻挡层注入铝离子形成P型基区及P型发射区；
第二步：注入铝离子形成P+欧姆接触区；
第三步：注入氮离子形成N+源区；
第四步：注入氮离子形成N型基区并激活退火；
第五步：干氧氧化生成栅氧化层，随后在氮气氛围下的退火；
第六步：淀积多晶硅，进行离子注入并退火并对多晶硅进行图形化；
第七步：淀积源极金属形成电极；
第八步：淀积漏极金属形成电极。
所述器件栅介质层端为栅极，N+衬底端为漏极，N+源区、P+集电区及P+接触区及为源极；
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (8)
1.一种集成开基区PNP晶体管碳化硅MOSFET器件，其特征在于：包括漏极金属(6)、漏极金属(6)上方的N+衬底(5)、N+衬底(5)上方的N-漂移区(4)、N-漂移区(4)上方的电流扩展层CSL(10)；所述电流扩展层CSL(10)的内部左方为P型第一基区(3)，所述P型第一基区(3)左上方具有第一P+欧姆接触区(2)，所述第一P+欧姆接触区(2)右方为第一N+源区(9)；所述电流扩展层CSL(10)的内部中间为P型发射区(11)，所述P型发射区(11)上方具有N型基区(13)，所述N型基区(13)上方为P+集电区(12)；所述电流扩展层CSL(10)的内部右方为P型第二基区(31)，所述P型第二基区(31)右上方具有第二P+欧姆接触区(21)，所述第二P+欧姆接触区(21)左方为第二N+源区(91)；所述电流扩展层CSL(10)上方设有第一源极金属(1)；所述电流扩展层CSL(10)左上方为第一栅介质(7)，所述第一栅介质(7)内部设有第一多晶硅栅(8)；所述电流扩展层CSL(10)右上方为第二栅介质(71)，所述第二栅介质(71)内部设有第二多晶硅栅(81)；P型第一基区(3)靠近第一栅介质(7)、及P型第二基区(31)靠近第二栅介质(71)的部分为器件的沟道。
2.根据权利要求1所述的集成开基区PNP晶体管碳化硅MOSFET器件，其特征在于：所述第一栅介质(7)与第二栅介质(71)为SiO2。
3.根据权利要求1所述的集成开基区PNP晶体管碳化硅MOSFET器件，其特征在于：所述第一P+欧姆接触区(2)、第二P+欧姆接触区(21)、第一N+源区(9)、第二N+源区(91)、P型第一基区(3)、P型第二基区(31)、P型发射区(11)、N型基区(13)、P+集电区(12)均为多次离子注入形成。
4.根据权利要求1所述的P+屏蔽层电位可调碳化硅MOSFET器件，其特征在于：所述器件N-漂移区(4)、N+衬底(5)、电流扩展层CSL(10)、P型第一基区(3)、P型第二基区(31)、P型发射区(11)、N型基区(13)、P+集电区(12)、第一P+欧姆接触区(2)、第二P+欧姆接触区(21)、第一N+源区(9)、第二N+源区(91)的材料均为碳化硅。
5.一种集成开基区PNP晶体管碳化硅MOSFET器件，其特征在于：包括漏极金属(6)、漏极金属(6)上方的N+衬底(5)、N+衬底(5)上方的N-漂移区(4)、N-漂移区(4)上方的电流扩展层CSL(10)；所述电流扩展层CSL(10)的内部左方为P型第一基区(3)，所述P型第一基区(3)左上方具有第一P+欧姆接触区(2)，所述第一P+欧姆接触区(2)右方为第一N+源区(9)；所述电流扩展层CSL(10)的内部中间为P型发射区(11)，所述P型发射区(11)上方为N+集电区(51)；所述电流扩展层CSL(10)的内部右方为P型第二基区(31)，所述P型第二基区(31)右上方具有第二P+欧姆接触区(21)，所述第二P+欧姆接触区(21)左方为第二N+源区(91)；所述电流扩展层CSL(10)上方设有第一源极金属(1)；所述电流扩展层CSL(10)左上方为第一栅介质(7)，所述第一栅介质(7)内部设有第一多晶硅栅(8)；所述电流扩展层CSL(10)右上方为第二栅介质(71)，所述第二栅介质(71)内部设有第二多晶硅栅(81)；P型第一基区(3)靠近第一栅介质(7)、及P型第二基区(31)靠近第二栅介质(71)的部分为器件的沟道。
6.一种集成开基区PNP晶体管碳化硅MOSFET器件，其特征在于：包括漏极金属(6)、漏极金属(6)上方的N+衬底(5)、N+衬底(5)上方的N-漂移区(4)；所述N-漂移区(4)的内部上方中间设有第一多晶硅栅(8)及第一栅介质(7)填充的凹槽，凹槽左侧为P型第一基区(3)，凹槽右下方为P型发射区(11)；所述P型发射区(11)上方具有N型基区(13)，所述N型基区(13)上方具有第二P+欧姆接触区(21)；所述P型第一基区(3)左上方为第一P+欧姆接触区(2)，所述P型基区(3)右上方为第一N+源区(9)；第一N+源区(9)与第一P+欧姆接触区(2)上方设有第一源极金属(1)；所述第二P+欧姆接触区(21)上方设有第二源极金属(15)；所述第一多晶硅栅(8)上方为栅极金属(14)，P型第一基区(3)靠近第一栅介质(7)的部分为器件的沟道。
7.一种集成开基区PNP晶体管碳化硅MOSFET器件，其特征在于：包括漏极金属(6)、漏极金属(6)上方的N+衬底(5)、N+衬底(5)上方的N-漂移区(4)；所述N-漂移区(4)的内部上方中间设有第一多晶硅栅(8)及第一栅介质(7)填充的凹槽，凹槽左侧为P型第一基区(3)，凹槽右下方为P型发射区(11)；所述P型发射区(11)上方具有第二N+源区(91)；所述P型第一基区(3)左上方为第一P+欧姆接触区(2)，所述P型第一基区(3)右上方为第一N+源区(9)；第一N+源区(9)与第一P+欧姆接触区(2)上方设有第一源极金属(1)；所述第二N+源区(91)上方设有第二源极金属(15)；所述第一多晶硅栅(8)上方为栅极金属(14)，P型第一基区(3)靠近第一栅介质(7)的部分为器件的沟道。
8.根据权利要求1至7任意一项所述的集成开基区PNP晶体管碳化硅MOSFET器件的制备方法，其特征在于，包括以下步骤：
第一步：清洗带有电流扩展层CSL的外延片，N-外延上以多晶硅为注入阻挡层注入铝离子形成P型基区及P型发射区；
第二步：注入铝离子形成P+欧姆接触区；
第三步：注入氮离子形成N+源区；
第四步：注入氮离子形成N型基区并激活退火；
第五步：干氧氧化生成栅氧化层，随后在氮气氛围下的退火；
第六步：淀积多晶硅，进行离子注入并退火并对多晶硅进行图形化；
第七步：淀积源极金属形成电极；
第八步：淀积漏极金属形成电极。
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