CN116130507A - 集成自适应镇流电阻的碳化硅mosfet器件及其制备方法 - Google Patents
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- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 39
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 39
- 238000002360 preparation method Methods 0.000 title abstract description 6
- 230000000903 blocking effect Effects 0.000 claims abstract description 13
- 229910052751 metal Inorganic materials 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 27
- 229920005591 polysilicon Polymers 0.000 claims description 27
- -1 aluminum ions Chemical class 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 16
- 230000003044 adaptive effect Effects 0.000 claims description 12
- 229910052782 aluminium Inorganic materials 0.000 claims description 12
- 238000002347 injection Methods 0.000 claims description 9
- 239000007924 injection Substances 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 4
- 238000004140 cleaning Methods 0.000 claims description 4
- 238000000407 epitaxy Methods 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 8
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 230000005684 electric field Effects 0.000 abstract description 5
- 238000009825 accumulation Methods 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 abstract description 4
- 230000003068 static effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000008358 core component Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
本发明提供一种集成自适应镇流电阻的碳化硅MOSFET器件及其制备方法，通过引入凹槽栅结构及低掺杂N型电阻区，实现源极镇流电阻自动调节：阻断状态时，低掺杂N型电阻区的存在不影响P型基区内耗尽区扩展，保持高击穿电压及低栅氧化层电场；正向导通时，凹槽栅下方的低掺杂N型电阻区表面形成低阻型电子积累性沟道，保持低导通压降；短路状态时，凹槽栅下方的低掺杂N型电阻区表面杂质散射显著增强，电子迁移率下降，低掺杂N型电阻区电阻提升，使得短路时期器件有效栅源电压降低，降低短路电流，提升器件短路能力。本发明在保证沟槽型碳化硅MOSFET器件静态参数不产生退化的前提下，有效提升碳化硅MOSFET短路能力。
Description
技术领域
本发明属于功率半导体技术领域，具体是一种集成自适应镇流电阻的碳化硅MOSFET器件及制备方法。
背景技术
在航空、航天和军用装备中，功率半导体器件主要应用于电源与配电分系统，属于核心元器件。采用Si材料的功率半导体器件逐渐达到其理论极限，在现有研究的水平上难以进一步实现功率变换器的高频化、高功率密度及小型化。
具有禁带宽度大、临界击穿电场高、热导率高和电子饱和漂移速度高等特点的碳化硅(Silicon Carbide)材料可以更好地满足高速发展的航天技术对功率半导体器件提出的更高的工作频率、更高的工作电压、更低的导通电阻和高功率密度，同时具备抗辐照、耐极高温等耐特殊环境能力的需求。
碳化硅MOSFET具有更小的体积、更低的损耗、更强的电流导通能力，采用SiC功率MOSFET可简化功率电子系统的拓扑结构，减小系统整体损耗与体积，促进系统小型化、轻量化。SiC MOSFET栅氧化层薄、短路耐量小，由于高频开关特性，其对回路寄生参数的影响更加敏感，桥臂结构应用时更易因串扰而引起误导通导致短路。目前，宇航电源系统应用需要开关器件具有约10μs的短路耐受时间，从而使系统控制器能及时检测到故障。否则，器件的短路失效将导致电源系统故障，甚至威胁航天器的安全运行。然而，目前商业化SiC MOSFET器件的短路耐受时间约为6μs，因此有效提升SiC MOSFET短路耐受时间对实现其在宇航电源系统/推进系统中应用至关重要。
发明内容
为了解决上述问题，本发明提出一种集成自适应镇流电阻的碳化硅MOSFET器件及其制备方法，通过引入凹槽栅结构及低掺杂N型电阻区，实现源极镇流电阻自动调节：阻断状态时，低掺杂N型电阻区的存在不影响P型基区内耗尽区扩展，保持高击穿电压及低栅氧化层电场；正向导通时，凹槽栅下方的低掺杂N型电阻区表面形成低阻型电子积累性沟道，保持低导通压降；短路状态时，凹槽栅下方的低掺杂N型电阻区表面杂质散射显著增强，电子迁移率下降，低掺杂N型电阻区电阻提升，使得短路时期器件有效栅源电压降低，降低短路电流，提升器件短路能力。本发明在保证沟槽型碳化硅MOSFET器件静态参数不产生退化的前提下，有效提升碳化硅MOSFET短路能力。
为达到上述目的，本发明采用下述技术方案：
一种集成自适应镇流电阻的碳化硅MOSFET器件，包括漏极金属6、漏极金属6上方的N+衬底区5、N+衬底区5上方的N-漂移区4；所述N-漂移区4的内部上方中间设有栅极凹槽，栅极凹槽内设有多晶硅栅52、栅极凹槽的栅介质62，栅极凹槽下方为P+屏蔽层9，栅极凹槽左上方为第一P型基区3；所述第一P型基区3左上方为第一P+欧姆接触区2，所述第一P型基区3上方中间为第一N+源区7，所述第一P型基区3右上方和栅极凹槽之间为第一N-镇流电阻区8；栅极凹槽右上方为第二P型基区31；所述第二P型基区31右上方为第二P+欧姆接触区21，所述第二P型基区31上方中间为第二N+源区71，所述第二P型基区31左上方和栅极凹槽之间为第二N-镇流电阻区81；所述第一P+欧姆接触区2与第一N+源区7上方为源极金属1；所述第二P+欧姆接触区21与第二N+源区71上方为源极金属1。
作为优选方式，所述栅介质62为SiO2。
作为优选方式，所述第一P+欧姆接触区2、第一N+源区7、第一N-镇流电阻区8、第一P型基区3、P+屏蔽层9、及第二P+欧姆接触区21、第二N+源区71、第二N-镇流电阻区81、第二P型基区31均为多次离子注入形成。
作为优选方式，所述器件第一P+欧姆接触区2、第一N+源区7、第一N-镇流电阻区8、第一P型基区3、P+屏蔽层9、及第二P+欧姆接触区21、第二N+源区71、第二N-镇流电阻区81、第二P型基区31、N-漂移区4、N+衬底区5的材料均为碳化硅。
本发明还提供第二种集成自适应镇流电阻的碳化硅MOSFET器件，包括漏极金属6、漏极金属6上方的N+衬底区5、N+衬底区5上方的N-漂移区4；所述N-漂移区4的内部上方中间设有栅极凹槽，栅极凹槽内设有多晶硅栅52、栅极凹槽的栅介质62；
栅极凹槽左侧为第一P型基区3；第一P型基区3包括第一水平段A301、连接于第一水平段A301下方的竖直段A302、连接于竖直段A302下方左侧的第二水平段A303，所述第二水平段A303内部左上方为第一P+欧姆接触区2，所述第一水平段A301的左上方为第一N+源区7，第一N+源区7右侧和栅极凹槽之间为右上方为第一N-镇流电阻区8；所述第一P+欧姆接触区2与第一N+源区7上方为源极金属1；
栅极凹槽右方为第二P型基区31；第二P型基区31包括第一水平段B311、连接于第一水平段B311下方的竖直段B312、连接于竖直段B312下方右侧的第二水平段B313，所述第二水平段B313内部右上方为第二P+欧姆接触区21，所述第一水平段B311右上方为第二N+源区71，第二N+源区71左侧和栅极凹槽之间为第二N-镇流电阻区81；所述第二P+欧姆接触区21与第二N+源区71上方为源极金属1。
本发明还提供一种所述的集成自适应镇流电阻的碳化硅MOSFET器件的制备方法，包括以下步骤：
第一步：清洗外延片，N-外延上注入铝离子形成P型基区；
第二步：以多晶硅为注入阻挡层注入铝离子形成P+欧姆接触区；
第三步：以多晶硅为注入阻挡层注入氮离子形成N+源区；
第四步：以多晶硅为注入阻挡层注入N-镇流电阻区；
第五步：刻蚀形成栅极沟槽；
第六步：注入铝离子形成P+屏蔽层；
第七步：干氧氧化生成栅氧化层，随后在氮气氛围下的退火淀积多晶硅，对多晶硅进行图形化；
第八步：淀积并刻蚀金属形成电极。
本发明通过引入凹槽栅结构及低掺杂N型电阻区，实现源极镇流电阻自动调节：阻断状态时，低掺杂N型电阻区的存在不影响P型基区内耗尽区扩展，保持高击穿电压及低栅氧化层电场；正向导通时，凹槽栅下方的低掺杂N型电阻区表面形成低阻型电子积累性沟道，保持低导通压降；短路状态时，凹槽栅下方的低掺杂N型电阻区表面杂质散射显著增强，电子迁移率下降，低掺杂N型电阻区电阻提升，使得短路时期器件有效栅源电压降低，降低短路电流，提升器件短路能力。本发明在保证沟槽型碳化硅MOSFET器件静态参数不产生退化的前提下，有效提升碳化硅MOSFET短路能力。
附图说明
图1是传统具有P+屏蔽层的沟槽型碳化硅MOSFET结构示意图；
图2是本发明实施例1的集成自适应镇流电阻的碳化硅MOSFET器件结构示意图；
图3是本发明实施例3的清洗外延片，N-外延上注入铝离子形成P型基区的示意图；
图4是本发明实施例3的以多晶硅为注入阻挡层注入铝离子形成P+欧姆接触区的示意图；
图5是本发明实施例3的以多晶硅为注入阻挡层注入氮离子形成N+源区的示意图；
图6是本发明实施例3的以多晶硅为注入阻挡层注入N-镇流电阻区的示意图；
图7是本发明实施例3的刻蚀形成栅极沟槽的示意图；
图8是本发明实施例3的注入铝离子形成P+屏蔽层的示意图；
图9是本发明实施例3的干氧氧化生成栅氧化层，随后在氮气氛围下的退火淀积多晶硅，对多晶硅进行图形化的示意图；
图10是本发明实施例3的淀积并刻蚀金属形成电极的示意图；
图11是本发明实施例2的集成自适应镇流电阻的碳化硅MOSFET器件结构示意图；
1为源极金属，2为第一P+欧姆接触区，3为第一P型基区，301为第一水平段A、302为竖直段A、303为第二水平段A，4为N-漂移区，5为N+衬底区，6为漏极金属，7为第一N+源区，8为第一N-镇流电阻区，9为P+屏蔽层，21为第二P+欧姆接触区，31为第二P型基区，311为第一水平段B、312为竖直段B、313为第二水平段B，52为多晶硅栅，62为栅介质，71为第二N+源区，81为第二N-镇流电阻区。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图2所示，一种集成自适应镇流电阻的碳化硅MOSFET器件，包括漏极金属6、漏极金属6上方的N+衬底区5、N+衬底区5上方的N-漂移区4；所述N-漂移区4的内部上方中间设有栅极凹槽，栅极凹槽内设有多晶硅栅52、栅极凹槽的栅介质62，栅极凹槽下方为P+屏蔽层9，栅极凹槽左上方为第一P型基区3；所述第一P型基区3左上方为第一P+欧姆接触区2，所述第一P型基区3上方中间为第一N+源区7，所述第一P型基区3右上方和栅极凹槽之间为第一N-镇流电阻区8；栅极凹槽右上方为第二P型基区31；所述第二P型基区31右上方为第二P+欧姆接触区21，所述第二P型基区31上方中间为第二N+源区71，所述第二P型基区31左上方和栅极凹槽之间为第二N-镇流电阻区81；所述第一P+欧姆接触区2与第一N+源区7上方为源极金属1；所述第二P+欧姆接触区21与第二N+源区71上方为源极金属1。
作为优选方式，所述栅介质62为SiO2。
作为优选方式，所述第一P+欧姆接触区2、第一N+源区7、第一N-镇流电阻区8、第一P型基区3、P+屏蔽层9、及第二P+欧姆接触区21、第二N+源区71、第二N-镇流电阻区81、第二P型基区31均为多次离子注入形成。
作为优选方式，所述器件第一P+欧姆接触区2、第一N+源区7、第一N-镇流电阻区8、第一P型基区3、P+屏蔽层9、及第二P+欧姆接触区21、第二N+源区71、第二N-镇流电阻区81、第二P型基区31、N-漂移区4、N+衬底区5的材料均为碳化硅。
本实例通过引入凹槽栅结构及低掺杂N型电阻区，实现源极镇流电阻自动调节：阻断状态时，低掺杂N型电阻区的存在不影响P型基区内耗尽区扩展，保持高击穿电压及低栅氧化层电场；正向导通时，凹槽栅下方的低掺杂N型电阻区表面形成低阻型电子积累性沟道，保持低导通压降；短路状态时，凹槽栅下方的低掺杂N型电阻区表面杂质散射显著增强，电子迁移率下降，低掺杂N型电阻区电阻提升，使得短路时期器件有效栅源电压降低，降低短路电流，提升器件短路能力。本发明在保证沟槽型碳化硅MOSFET器件静态参数不产生退化的前提下，有效提升碳化硅MOSFET短路能力。
实施例2
本实施例由实施例1中将自适应镇流电阻应用于双沟槽碳化硅MOSFET器件而获得。
如图11所示，一种集成自适应镇流电阻的碳化硅MOSFET器件，其特征在于：包括漏极金属6、漏极金属6上方的N+衬底区5、N+衬底区5上方的N-漂移区4；所述N-漂移区4的内部上方中间设有栅极凹槽，栅极凹槽内设有多晶硅栅52、栅极凹槽的栅介质62；
栅极凹槽左侧为第一P型基区3；第一P型基区3包括第一水平段A301、连接于第一水平段A301下方的竖直段A302、连接于竖直段A302下方左侧的第二水平段A303，所述第二水平段A303内部左上方为第一P+欧姆接触区2，所述第一水平段A301的左上方为第一N+源区7，第一N+源区7右侧和栅极凹槽之间为右上方为第一N-镇流电阻区8；所述第一P+欧姆接触区2与第一N+源区7上方为源极金属1；
栅极凹槽右方为第二P型基区31；第二P型基区31包括第一水平段B311、连接于第一水平段B311下方的竖直段B312、连接于竖直段B312下方右侧的第二水平段B313，所述第二水平段B313内部右上方为第二P+欧姆接触区21，所述第一水平段B311右上方为第二N+源区71，第二N+源区71左侧和栅极凹槽之间为第二N-镇流电阻区81；所述第二P+欧姆接触区21与第二N+源区71上方为源极金属1。
实施例3
如图3-图10所示，本实例提供一种集成自适应镇流电阻的碳化硅MOSFET器件的制备方法，包括以下步骤：
第一步：清洗外延片，N-外延上注入铝离子形成P型基区；如图3所示；
第二步：以多晶硅为注入阻挡层注入铝离子形成P+欧姆接触区；如图4所示；
第三步：以多晶硅为注入阻挡层注入氮离子形成N+源区；如图5所示；
第四步：以多晶硅为注入阻挡层注入N-镇流电阻区；如图6所示；
第五步：刻蚀形成栅极沟槽；如图7所示；
第六步：注入铝离子形成P+屏蔽层；如图8所示；
第七步：干氧氧化生成栅氧化层，随后在氮气氛围下的退火淀积多晶硅，对多晶硅进行图形化；如图9所示；
第八步：淀积并刻蚀金属形成电极；如图10所示；
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (6)
1.一种集成自适应镇流电阻的碳化硅MOSFET器件，其特征在于：包括漏极金属(6)、漏极金属(6)上方的N+衬底区(5)、N+衬底区(5)上方的N-漂移区(4)；所述N-漂移区(4)的内部上方中间设有栅极凹槽，栅极凹槽内设有多晶硅栅(52)、栅极凹槽的栅介质(62)，栅极凹槽下方为P+屏蔽层(9)，栅极凹槽左上方为第一P型基区(3)；所述第一P型基区(3)左上方为第一P+欧姆接触区(2)，所述第一P型基区(3)上方中间为第一N+源区(7)，所述第一P型基区(3)右上方和栅极凹槽之间为第一N-镇流电阻区(8)；栅极凹槽右上方为第二P型基区(31)；所述第二P型基区(31)右上方为第二P+欧姆接触区(21)，所述第二P型基区(31)上方中间为第二N+源区(71)，所述第二P型基区(31)左上方和栅极凹槽之间为第二N-镇流电阻区(81)；所述第一P+欧姆接触区(2)与第一N+源区(7)上方为源极金属(1)；所述第二P+欧姆接触区(21)与第二N+源区(71)上方为源极金属(1)。
2.根据权利要求1所述的集成自适应镇流电阻的碳化硅MOSFET器件，其特征在于：所述栅介质(62)为SiO2。
3.根据权利要求1所述的集成自适应镇流电阻的碳化硅MOSFET器件，其特征在于：所述第一P+欧姆接触区(2)、第一N+源区(7)、第一N-镇流电阻区(8)、第一P型基区(3)、P+屏蔽层(9)、及第二P+欧姆接触区(21)、第二N+源区(71)、第二N-镇流电阻区(81)、第二P型基区(31)均为多次离子注入形成。
4.根据权利要求1所述的集成自适应镇流电阻的碳化硅MOSFET器件，其特征在于：所述器件第一P+欧姆接触区(2)、第一N+源区(7)、第一N-镇流电阻区(8)、第一P型基区(3)、P+屏蔽层(9)、及第二P+欧姆接触区(21)、第二N+源区(71)、第二N-镇流电阻区(81)、第二P型基区(31)、N-漂移区(4)、N+衬底区(5)的材料均为碳化硅。
5.一种集成自适应镇流电阻的碳化硅MOSFET器件，其特征在于：包括漏极金属(6)、漏极金属(6)上方的N+衬底区(5)、N+衬底区(5)上方的N-漂移区(4)；所述N-漂移区(4)的内部上方中间设有栅极凹槽，栅极凹槽内设有多晶硅栅(52)、栅极凹槽的栅介质(62)；
栅极凹槽左侧为第一P型基区(3)；第一P型基区(3)包括第一水平段A(301)、连接于第一水平段A(301)下方的竖直段A(302)、连接于竖直段A(302)下方左侧的第二水平段A(303)，所述第二水平段A(303)内部左上方为第一P+欧姆接触区(2)，所述第一水平段A(301)的左上方为第一N+源区(7)，第一N+源区(7)右侧和栅极凹槽之间为右上方为第一N-镇流电阻区(8)；所述第一P+欧姆接触区(2)与第一N+源区(7)上方为源极金属(1)；
栅极凹槽右方为第二P型基区(31)；第二P型基区(31)包括第一水平段B(311)、连接于第一水平段B(311)下方的竖直段B(312)、连接于竖直段B(312)下方右侧的第二水平段B(313)，所述第二水平段B(313)内部右上方为第二P+欧姆接触区(21)，所述第一水平段B(311)右上方为第二N+源区(71)，第二N+源区(71)左侧和栅极凹槽之间为第二N-镇流电阻区(81)；所述第二P+欧姆接触区(21)与第二N+源区(71)上方为源极金属(1)。
6.权利要求1至5任意一项所述的集成自适应镇流电阻的碳化硅MOSFET器件的制备方法，其特征在于，包括以下步骤：
第一步：清洗外延片，N-外延上注入铝离子形成P型基区；
第二步：以多晶硅为注入阻挡层注入铝离子形成P+欧姆接触区；
第三步：以多晶硅为注入阻挡层注入氮离子形成N+源区；
第四步：以多晶硅为注入阻挡层注入N-镇流电阻区；
第五步：刻蚀形成栅极沟槽；
第六步：注入铝离子形成P+屏蔽层；
第七步：干氧氧化生成栅氧化层，随后在氮气氛围下的退火淀积多晶硅，对多晶硅进行图形化；
第八步：淀积并刻蚀金属形成电极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211516863.5A CN116130507A (zh) | 2022-11-30 | 2022-11-30 | 集成自适应镇流电阻的碳化硅mosfet器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202211516863.5A CN116130507A (zh) | 2022-11-30 | 2022-11-30 | 集成自适应镇流电阻的碳化硅mosfet器件及其制备方法 |
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| Publication Number | Publication Date |
|---|---|
| CN116130507A true CN116130507A (zh) | 2023-05-16 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN (1) | CN116130507A (zh) |
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2022
- 2022-11-30 CN CN202211516863.5A patent/CN116130507A/zh active Pending
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