CN113270423A - 一种抗辐射soi器件及制造方法 - Google Patents
一种抗辐射soi器件及制造方法 Download PDFInfo
- Publication number
- CN113270423A CN113270423A CN202110501152.XA CN202110501152A CN113270423A CN 113270423 A CN113270423 A CN 113270423A CN 202110501152 A CN202110501152 A CN 202110501152A CN 113270423 A CN113270423 A CN 113270423A
- Authority
- CN
- China
- Prior art keywords
- type
- oxide layer
- region
- well region
- type contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005855 radiation Effects 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000002955 isolation Methods 0.000 claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 69
- 238000005468 ion implantation Methods 0.000 claims description 60
- 229910052710 silicon Inorganic materials 0.000 claims description 53
- 239000010703 silicon Substances 0.000 claims description 53
- 239000000758 substrate Substances 0.000 claims description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 238000009792 diffusion process Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 238000001259 photo etching Methods 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 238000004151 rapid thermal annealing Methods 0.000 claims description 8
- 235000012239 silicon dioxide Nutrition 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 229910044991 metal oxide Inorganic materials 0.000 claims description 6
- 150000004706 metal oxides Chemical class 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 238000011049 filling Methods 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000012298 atmosphere Substances 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 2
- 238000002360 preparation method Methods 0.000 claims description 2
- 238000000992 sputter etching Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 26
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 230000003071 parasitic effect Effects 0.000 abstract description 2
- 230000003471 anti-radiation Effects 0.000 abstract 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000002787 reinforcement Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 2
- 230000005865 ionizing radiation Effects 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 230000005524 hole trap Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000007306 turnover Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
一种抗辐射SOI器件及制造方法，属于半导体制造技术领域。本发明抗辐射SOI器件，采用埋氧化层和隔离槽的结构，实现了器件间的全隔离，避免了寄生P‑N‑P‑N结构引起的闩锁效应，提高了电路抗单粒子效应和瞬时剂量率效应能力。在阱区底部设置高浓度的埋层，减弱了埋氧化层正电荷对器件背沟特性的影响，可以抑制背沟开启和背栅击穿，提高器件抗总剂量效应能力。部分场氧结构减小了场氧化层的面积，使总剂量效应在场氧化层内产生的正电荷总量减少，因而减小了总剂量效应对器件的影响。
Description
技术领域
本发明属于半导体制造技术领域，具体涉及一种抗辐射SOI器件及制造方法。
背景技术
相比于传统的体硅集成电路，基于SOI(Silicon On Insulator，绝缘体上硅)技术的集成电路具有更低的功耗和更高的开关速度，这是由于SOI电路中顶层硅与衬底进行隔离之后，大大减小了器件的源漏与衬底间的结电容。SOI集成电路可以实现器件间全隔离，消除了体硅CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件中的闩锁效应(Latch-up Effect)。SOI集成电路使用槽隔离，对比体硅集成电路中的结隔离，面积小很多，非常适合制作高集成度、小型化电路。
应用于航天领域等辐射环境中的电子设备和系统应具有足够的可靠性和使用寿命，并具有足够的抗辐射能力。功率集成电路为设备和系统中的各种芯片提供电源，是所有集成电路的“心脏”，是航天装备的关键。因此，功率集成电路的抗辐射性能尤为重要，是航天设备在辐射环境中工作的基础。
电离辐射对器件造成的影响称作电离辐射效应，包括单粒子效应(SEE，SingleEvent Effect)、瞬时剂量率效应(Dose Rate Effect)和总剂量效应(TID，Total IonizingDose effect)等。单粒子效应和瞬时剂量率效应都会在硅中电离出大量的电子-空穴对。这些辐射产生的载流子会在电场的作用下移动，然后被器件的结区收集并产生脉冲电流。脉冲电流轻则导致电路工作状态的翻转，使电路运行出现软错误，严重时则会引起雪崩击穿从而使器件烧毁。在相同的制造工艺下，使用SOI材料制造的器件抗单粒子翻转能力相较体硅提高了1至2个数量级，抗瞬时剂量率能力也提高了2个以上的数量级。由于以上优势，基于SOI技术的集成电路在武器装备、航空航天中得到广泛应用。
然而，辐射会在氧化层(包括栅氧化层、场氧化层、浅沟槽隔离氧化物等)中引入大量正电荷。这是因为在受到辐射后，氧化层中会产生大量电子-空穴对，氧化层内的空穴陷阱将会捕获这些空穴，而电子由于迁移率较快，且氧化层内缺少电子陷阱，很快就离开氧化层。这些辐射感生的氧化层正电荷会引起器件和电路性能的严重退化，导致器件阈值电压负向漂移、关态漏电流增加，这种现象被称为总剂量效应。SOI器件相比体硅器件多了一个埋氧化层，因此SOI器件对总剂量效应更加敏感。总剂量效应的存在严重限制了SOI集成电路在辐射环境中的寿命和可靠性。因此，SOI集成电路在应用于辐射场景时，必须重点进行抗总剂量加固，以抑制总剂量效应带来的负面影响。
发明内容
本发明的目的在于，针对背景技术存在的缺陷，提出了一种抗辐射SOI器件及制造方法。
为实现上述目的，本发明采用的技术方案如下：
一种抗辐射SOI器件，其特征在于，包括pLDMOS管(101)、nLDMOS管(102)、pMOS管(103)、nMOS管(104)、LIGBT管(105)；这5个器件均形成于同一个SOI基片(包括顶层硅16、埋氧化层8和P型衬底9)上，相邻器件之间通过隔离槽进行隔离；所述隔离槽由隔离侧壁氧化层(14)和隔离槽填充多晶(15)构成，隔离槽和埋氧化层(8)共同作用，切断了器件之间的电气连接，避免了器件间漏电带来的负面影响；
pLDMOS管(101)包括：在顶层硅(16)上通过离子注入和扩散形成的P型阱区(1)、N型阱区(2)和P型漂移区(3)，P型阱区(1)表面有离子注入形成的重掺杂P型接触区(12)，N型阱区(2)表面有离子注入形成的重掺杂P型接触区(12)和重掺杂N型接触区(13)；在N型阱区(2)和部分P型漂移区(3)表面热生长形成栅氧化层(10)和场氧化层(7)，栅氧化层(10)左侧覆盖一部分重掺杂P型接触区(12)，右侧连接到场氧化层(7)，场氧化层(7)为部分场氧，埋氧化层(8)以下为P型硅衬底(9)，栅极多晶(11)位于栅氧化层(10)之上并一直向右延伸，覆盖一部分场氧化层(7)，成为栅场板；pLDMOS源电极(31)位于N型阱区(2)内P型接触区(12)和N型接触区(13)上方、并将P型接触区(12)和N型接触区(13)短接，pLDMOS漏电极(32)位于P型阱区(1)内P型接触区(12)上方，pLDMOS的栅电极(33)位于栅极多晶(11)上方；器件表面由一厚介质层(17)覆盖，仅露出各电极；
nLDMOS管(102)包括：在顶层硅(16)上通过离子注入和扩散形成的P型阱区(1)、N型阱区(2)和N型漂移区(4)，P型阱区(1)表面有离子注入形成的重掺杂P型接触区(12)和重掺杂N型接触区(13)，N型阱区(2)表面有离子注入形成的重掺杂N型接触区(13)；在P型阱区(1)和部分N型漂移区(4)表面热生长形成栅氧化层(10)和场氧化层(7)，栅氧化层(10)左侧覆盖一部分重掺杂N型接触区(13)，右侧连接到场氧化层(7)，场氧化层(7)为部分场氧，埋氧化层(8)以下为P型硅衬底(9)，栅极多晶(11)位于栅氧化层(10)之上并一直向右延伸，覆盖一部分场氧化层(7)，成为栅场板；nLDMOS源电极(34)位于P型阱区(1)内的P型接触区(12)和N型接触区(13)上方、并将P型接触区(12)和N型接触区(13)短接，nLDMOS漏电极(35)位于N型阱区(2)内N型接触区(13)上方，nLDMOS的栅电极(36)位于栅极多晶(11)上方；器件表面由一厚介质层(17)覆盖，仅露出各电极；
pMOS管(103)包括：在顶层硅(16)上通过离子注入和扩散形成的N型阱区(2)，N型阱区(2)表面有两个通过离子注入形成的重掺杂P型接触区(12)；热生长形成的栅氧化层(10)连接两个P型接触区(12)并覆盖部分P型接触区(12)，栅极多晶(11)覆盖全部的栅氧化层(10)；埋氧化层(8)以下为P型硅衬底(9)，pMOS源电极(37)位于左侧P型接触区(12)上方，pMOS漏电极(38)位于右侧P型接触区(12)上方，pMOS的栅电极(39)位于栅极多晶(11)上方；器件表面由一厚介质层(17)覆盖，仅露出各电极；
nMOS管(104)包括：在顶层硅(16)上通过离子注入和扩散形成的P型阱区(1)，P型阱区(1)表面有两个通过离子注入形成的重掺杂N型接触区(13)，热生长形成的栅氧化层(10)连接两个N型接触区(13)并覆盖部分N型接触区(13)，栅极多晶(11)覆盖全部的栅氧化层(10)；埋氧化层(8)以下为P型硅衬底(9)；nMOS源电极(40)位于左侧N型接触区(13)上方，nMOS漏电极(41)位于右侧N型接触区(13)上方，nMOS的栅电极(42)位于栅极多晶(11)上方；器件表面由一厚介质层(17)覆盖，仅露出各电极；
LIGBT管(105)包括：在顶层硅(16)上通过离子注入和扩散形成的P型阱区(1)、N型阱区(2)和N型漂移区(4)，P型阱区(1)表面有离子注入形成的重掺杂P型接触区(12)和重掺杂N型接触区(13)，N型阱区(2)表面有离子注入形成的重掺杂P型接触区(12)；在P型阱区(1)和部分N型漂移区(4)表面热生长形成栅氧化层(10)和场氧化层(7)，栅氧化层(10)左侧覆盖一部分重掺杂N型接触区(13)，右侧连接到场氧化层(7)，场氧化层(7)为部分场氧，埋氧化层(8)以下为P型硅衬底(9)，栅极多晶(11)位于栅氧化层(10)之上并一直向右延伸，覆盖一部分场氧化层(7)，成为栅场板；LIGBT发射极(43)位于P型阱区(1)内P型接触区(12)和N型接触区(13)上方、并将P型接触区(12)和N型接触区(13)短接，LIGBT集电极(44)位于N型阱区(2)内P型接触区(12)上方，LIGBT的栅电极(45)位于栅极多晶(11)上方，器件表面由一厚介质层(17)覆盖，仅露出各电极。
进一步地，所述pLDMOS管(101)、nLDMOS管(102)和LIGBT管(105)中还可以设置漏极(集电极)场板18，所述漏极(集电极)场板18与pLDMOS漏电极(32)、nLDMOS漏电极(35)、LIGBT集电极(44)接触，漏极(集电极)场板18远离漏电极(集电极)一侧的下方设置场氧化层；所述漏极(集电极)场板18的材料为多晶硅。
进一步地，所述pLDMOS管(101)、nLDMOS管(102)和LIGBT管(105)中的场氧化层厚度小于500nm(如200nm、300nm)或进行抗辐射加固后质量较高(“质量较高”就是指由于制造工艺方面的改进，如氧化层注硅、注氮等技术，在相同的辐射条件下，场氧化层产生的正电荷密度变小)时，场氧化层(7)可延伸至与漏电极(集电极)相切，成为完全场氧。
进一步地，所述pLDMOS管(101)中，还可以在N型阱区(2)底部靠近埋氧化层(8)处、P型接触区(12)和N型接触区(13)的下方通过离子注入形成高浓度N型埋层(6)；
所述nLDMOS管(102)中，还可以在P型阱区(1)底部靠近埋氧化层(8)处、P型接触区(12)和N型接触区(13)的下方通过离子注入形成高浓度P型埋层(5)；
所述pMOS管(103)中，还可以在N型阱区(2)底部靠近埋氧化层(8)处通过离子注入形成高浓度N型埋层(6)；
所述nMOS管(104)中，还可以在P型阱区(1)底部靠近埋氧化层(8)处通过离子注入形成高浓度P型埋层(5)；
所述LIGBT管(105)中，还可以在P型阱区(1)底部靠近埋氧化层(8)处、P型接触区(12)和N型接触区(13)的下方通过离子注入形成高浓度P型埋层(5)。
进一步地，所述高浓度P型埋层(5)的浓度大于P型阱区(1)的浓度，所述高浓度N型埋层(6)的浓度大于N型阱区(2)的浓度。
进一步地，所述高浓度P型埋层(5)和高浓度N型埋层(6)的浓度范围为1e16cm-3～1e20cm-3。
本发明还提供了一种抗辐射SOI器件的制备方法，如图4所示，包括以下步骤：
步骤1、提供一SOI基片，其顶层硅(16)可以为P型掺杂或N型掺杂，在顶层硅上淀积一层氮化硅作为掩膜，在氮化硅掩膜上刻蚀出隔离槽的窗口后将窗口下的硅通过离子刻蚀去除，刻蚀深度至埋氧化层的深槽；在刻蚀的深槽中采用热氧化法生长隔离侧壁氧化层(14)，并采用多晶硅(15)将整个槽填满，形成隔离槽；再经表面平坦化处理，去除氮化硅掩膜；
步骤2、热氧化生长一层二氧化硅作为掩膜和缓冲层，然后依次进行P型漂移区、N型漂移区、P型阱区和N型阱区的光刻和离子注入，在1100～1200℃高温下推阱至埋氧化层；
步骤3、依次进行P型埋层和N型埋层的光刻和离子注入，注入后经快速热退火(RTA)15～20s，修复因注入而受损的晶格结构；
步骤4、在步骤3得到的结构表面热生长一层厚度为500nm～2μm的二氧化硅层，光刻得到场氧化层的图形，并刻蚀掉多余的二氧化硅，形成部分场氧；
步骤5、热生长形成栅氧化层，并在栅氧化层上进行多晶硅淀积和多晶硅离子注入，得到栅极多晶；
步骤6、进行P型接触区和N型接触区的光刻和离子注入，注入后经快速热退火(RTA)15～20s；
步骤7、在步骤6得到的结构表面淀积一层厚度为1～2μm的二氧化硅作为介质层，刻蚀出接触孔，然后淀积金属并刻蚀，形成源极、漏极、栅极、发射极和集电极。
进一步地，步骤3和步骤6所述快速热退火的氛围为氮气气氛。
进一步地，本发明提供的一种抗辐射SOI器件的制备方法，步骤5和步骤6的顺序可调换，即在步骤4形成部分场氧后，先进行P型接触区和N型接触区的注入，再形成栅氧化层和栅极多晶，如图5所示。这样，可以使栅氧化层少经历一次热退火过程，有助于提高氧化层的质量。
与现有技术相比，本发明的有益效果为：
本发明提供了一种抗辐射SOI器件，采用埋氧化层和隔离槽的结构，实现了器件间的全隔离，避免了寄生P-N-P-N结构引起的闩锁效应，提高了电路抗单粒子效应和瞬时剂量率效应能力。在阱区底部设置高浓度的埋层，减弱了埋氧化层正电荷对器件背沟特性的影响，可以抑制背沟开启和背栅击穿，提高器件抗总剂量效应能力。部分场氧结构减小了场氧化层的面积，使总剂量效应在场氧化层内产生的正电荷总量减少，因而减小了总剂量效应对器件的影响。
附图说明
图1为本发明实施例1的抗辐射SOI器件结构。
图2为本发明实施例2的抗辐射SOI器件结构。
图3为本发明实施例3的抗辐射SOI器件结构。
图4为本发明抗辐射SOI器件的制造方法的自对准工艺流程。
图5为本发明抗辐射SOI器件的制造方法的非自对准工艺流程。
附图标记：1-P型阱区，2-N型阱区，3-P型漂移区，4-N型漂移区，5-P型埋层，6-N型埋层，7-场氧化层，8-埋氧化层，9-P型衬底，10-栅氧化层，11-栅极多晶，12-P型接触区，13-N型接触区，14-隔离侧壁氧化层，15-隔离槽填充多晶，16-顶层硅，17-介质层，18-漏极(集电极)场板，31-pLDMOS源极，32-pLDMOS漏极，33-pLDMOS栅极，34-nLDMOS源极，35-nLDMOS漏极，36-nLDMOS栅极，37-pMOS源极，38-pMOS漏极，39-pMOS栅极，40-nMOS源极，41-nMOS漏极，42-nMOS栅极，43-LIGBT发射极，44-LIGBT集电极，45-LIGBT栅极。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可根据本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图1所示，为本发明实施例1的抗辐射SOI器件结构，包括pLDMOS管(101)、nLDMOS管(102)、pMOS管(103)、nMOS管(104)、LIGBT管(105)；这5个器件均形成于同一个SOI基片(包括顶层硅16、埋氧化层8和P型衬底9)上，相邻器件之间通过隔离槽进行隔离；所述隔离槽由隔离侧壁氧化层(14)和隔离槽填充多晶(15)构成，隔离槽和埋氧化层(8)共同作用，切断了器件之间的电气连接，避免了器件间漏电带来的负面影响；
pLDMOS管(101)包括：在顶层硅(16)上通过离子注入和扩散形成的P型阱区(1)、N型阱区(2)和P型漂移区(3)，P型阱区(1)表面有离子注入形成的重掺杂P型接触区(12)，N型阱区(2)表面有离子注入形成的重掺杂P型接触区(12)和重掺杂N型接触区(13)；在N型阱区(2)底部靠近埋氧化层(8)处、P型接触区(12)和N型接触区(13)的下方通过离子注入形成高浓度N型埋层(6)；在N型阱区(2)和部分P型漂移区(3)表面热生长形成栅氧化层(10)和场氧化层(7)，栅氧化层(10)左侧覆盖一部分重掺杂P型接触区(12)，右侧连接到场氧化层(7)，场氧化层(7)为部分场氧，埋氧化层(8)以下为P型硅衬底(9)，栅极多晶(11)位于栅氧化层(10)之上并一直向右延伸，覆盖一部分场氧化层(7)，成为栅场板；pLDMOS源电极(31)位于N型阱区(2)内P型接触区(12)和N型接触区(13)上方、并将P型接触区(12)和N型接触区(13)短接，pLDMOS漏电极(32)位于P型阱区(1)内P型接触区(12)上方，pLDMOS的栅电极(33)位于栅极多晶(11)上方；器件表面由一厚介质层(17)覆盖，仅露出各电极；
nLDMOS管(102)包括：在顶层硅(16)上通过离子注入和扩散形成的P型阱区(1)、N型阱区(2)和N型漂移区(4)，P型阱区(1)表面有离子注入形成的重掺杂P型接触区(12)和重掺杂N型接触区(13)，N型阱区(2)表面有离子注入形成的重掺杂N型接触区(13)；在P型阱区(1)底部靠近埋氧化层(8)处、P型接触区(12)和N型接触区(13)的下方通过离子注入形成高浓度P型埋层(5)；在P型阱区(1)和部分N型漂移区(4)表面热生长形成栅氧化层(10)和场氧化层(7)，栅氧化层(10)左侧覆盖一部分重掺杂N型接触区(13)，右侧连接到场氧化层(7)，场氧化层(7)为部分场氧，埋氧化层(8)以下为P型硅衬底(9)，栅极多晶(11)位于栅氧化层(10)之上并一直向右延伸，覆盖一部分场氧化层(7)，成为栅场板；nLDMOS源电极(34)位于P型阱区(1)内的P型接触区(12)和N型接触区(13)上方、并将P型接触区(12)和N型接触区(13)短接，nLDMOS漏电极(35)位于N型阱区(2)内N型接触区(13)上方，nLDMOS的栅电极(36)位于栅极多晶(11)上方；器件表面由一厚介质层(17)覆盖，仅露出各电极；
pMOS管(103)包括：在顶层硅(16)上通过离子注入和扩散形成的N型阱区(2)，N型阱区(2)表面有两个通过离子注入形成的重掺杂P型接触区(12)；热生长形成的栅氧化层(10)连接两个P型接触区(12)并覆盖部分P型接触区(12)，栅极多晶(11)覆盖全部的栅氧化层(10)；在N型阱区(2)底部靠近埋氧化层(8)处通过离子注入形成高浓度N型埋层(6)；埋氧化层(8)以下为P型硅衬底(9)，pMOS源电极(37)位于左侧P型接触区(12)上方，pMOS漏电极(38)位于右侧P型接触区(12)上方，pMOS的栅电极(39)位于栅极多晶(11)上方；器件表面由一厚介质层(17)覆盖，仅露出各电极；
nMOS管(104)包括：在顶层硅(16)上通过离子注入和扩散形成的P型阱区(1)，P型阱区(1)表面有两个通过离子注入形成的重掺杂N型接触区(13)，热生长形成的栅氧化层(10)连接两个N型接触区(13)并覆盖部分N型接触区(13)，栅极多晶(11)覆盖全部的栅氧化层(10)；在P型阱区(1)底部靠近埋氧化层(8)处通过离子注入形成高浓度P型埋层(5)；埋氧化层(8)以下为P型硅衬底(9)；nMOS源电极(40)位于左侧N型接触区(13)上方，nMOS漏电极(41)位于右侧N型接触区(13)上方，nMOS的栅电极(42)位于栅极多晶(11)上方；器件表面由一厚介质层(17)覆盖，仅露出各电极；
LIGBT管(105)包括：在顶层硅(16)上通过离子注入和扩散形成的P型阱区(1)、N型阱区(2)和N型漂移区(4)，P型阱区(1)表面有离子注入形成的重掺杂P型接触区(12)和重掺杂N型接触区(13)，N型阱区(2)表面有离子注入形成的重掺杂P型接触区(12)；在P型阱区(1)底部靠近埋氧化层(8)处、P型接触区(12)和N型接触区(13)的下方通过离子注入形成高浓度P型埋层(5)；在P型阱区(1)和部分N型漂移区(4)表面热生长形成栅氧化层(10)和场氧化层(7)，栅氧化层(10)左侧覆盖一部分重掺杂N型接触区(13)，右侧连接到场氧化层(7)，场氧化层(7)为部分场氧，埋氧化层(8)以下为P型硅衬底(9)，栅极多晶(11)位于栅氧化层(10)之上并一直向右延伸，覆盖一部分场氧化层(7)，成为栅场板；LIGBT发射极(43)位于P型阱区(1)内P型接触区(12)和N型接触区(13)上方、并将P型接触区(12)和N型接触区(13)短接，LIGBT集电极(44)位于N型阱区(2)内P型接触区(12)上方，LIGBT的栅电极(45)位于栅极多晶(11)上方，器件表面由一厚介质层(17)覆盖，仅露出各电极。
实施例2
如图2所示，为本发明实施例2的抗辐射SOI器件结构。在实施例1器件的基础上，在pLDMOS管(101)、nLDMOS管(102)和LIGBT管(105)中设置漏极(集电极)场板18，所述漏极(集电极)场板18与pLDMOS漏电极(32)、nLDMOS漏电极(35)、LIGBT集电极(44)接触，漏极(集电极)场板18远离漏电极(集电极)一侧的下方设置场氧化层；所述漏极(集电极)场板18的材料为多晶硅。
实施例3
如图3所示，为本发明实施例3的抗辐射SOI器件结构。所述pLDMOS管(101)、nLDMOS管(102)和LIGBT管(105)中的场氧化层厚度小于500nm(如200nm、300nm)或进行抗辐射加固后质量较高(“质量较高”就是指由于制造工艺方面的改进，如氧化层注硅、注氮等技术，在相同的辐射条件下，场氧化层产生的正电荷密度变小)时，场氧化层(7)可延伸至与漏电极(集电极)相切，成为完全场氧。
Claims (9)
1.一种抗辐射SOI器件，其特征在于，包括形成于SOI基片之上的pLDMOS管(101)、nLDMOS管(102)、pMOS管(103)、nMOS管(104)、LIGBT管(105)，相邻器件之间通过隔离槽进行隔离，所述隔离槽由隔离侧壁氧化层(14)和隔离槽填充多晶(15)构成；所述SOI基片包括顶层硅(16)、埋氧化层(8)和P型衬底(9)；
pLDMOS管(101)包括：在顶层硅(16)上通过离子注入和扩散形成的P型阱区(1)、N型阱区(2)和P型漂移区(3)，P型阱区(1)表面有离子注入形成的重掺杂P型接触区(12)，N型阱区(2)表面有离子注入形成的重掺杂P型接触区(12)和重掺杂N型接触区(13)；在N型阱区(2)和部分P型漂移区(3)表面热生长形成栅氧化层(10)和场氧化层(7)，栅氧化层(10)左侧覆盖一部分重掺杂P型接触区(12)，右侧连接到场氧化层(7)，场氧化层(7)为部分场氧，栅极多晶(11)位于栅氧化层(10)之上并一直向右延伸，覆盖一部分场氧化层(7)；pLDMOS源电极(31)位于N型阱区(2)内P型接触区(12)和N型接触区(13)上方、并将P型接触区(12)和N型接触区(13)短接，pLDMOS漏电极(32)位于P型阱区(1)内P型接触区(12)上方，pLDMOS的栅电极(33)位于栅极多晶(11)上方；
nLDMOS管(102)包括：在顶层硅(16)上通过离子注入和扩散形成的P型阱区(1)、N型阱区(2)和N型漂移区(4)，P型阱区(1)表面有离子注入形成的重掺杂P型接触区(12)和重掺杂N型接触区(13)，N型阱区(2)表面有离子注入形成的重掺杂N型接触区(13)；在P型阱区(1)和部分N型漂移区(4)表面热生长形成栅氧化层(10)和场氧化层(7)，栅氧化层(10)左侧覆盖一部分重掺杂N型接触区(13)，右侧连接到场氧化层(7)，场氧化层(7)为部分场氧，栅极多晶(11)位于栅氧化层(10)之上并一直向右延伸，覆盖一部分场氧化层(7)；nLDMOS源电极(34)位于P型阱区(1)内的P型接触区(12)和N型接触区(13)上方、并将P型接触区(12)和N型接触区(13)短接，nLDMOS漏电极(35)位于N型阱区(2)内N型接触区(13)上方，nLDMOS的栅电极(36)位于栅极多晶(11)上方；
pMOS管(103)包括：在顶层硅(16)上通过离子注入和扩散形成的N型阱区(2)，N型阱区(2)表面有两个通过离子注入形成的重掺杂P型接触区(12)；热生长形成的栅氧化层(10)连接两个P型接触区(12)并覆盖部分P型接触区(12)，栅极多晶(11)覆盖全部的栅氧化层(10)；pMOS源电极(37)位于左侧P型接触区(12)上方，pMOS漏电极(38)位于右侧P型接触区(12)上方，pMOS的栅电极(39)位于栅极多晶(11)上方；
nMOS管(104)包括：在顶层硅(16)上通过离子注入和扩散形成的P型阱区(1)，P型阱区(1)表面有两个通过离子注入形成的重掺杂N型接触区(13)，热生长形成的栅氧化层(10)连接两个N型接触区(13)并覆盖部分N型接触区(13)，栅极多晶(11)覆盖全部的栅氧化层(10)；nMOS源电极(40)位于左侧N型接触区(13)上方，nMOS漏电极(41)位于右侧N型接触区(13)上方，nMOS的栅电极(42)位于栅极多晶(11)上方；
LIGBT管(105)包括：在顶层硅(16)上通过离子注入和扩散形成的P型阱区(1)、N型阱区(2)和N型漂移区(4)，P型阱区(1)表面有离子注入形成的重掺杂P型接触区(12)和重掺杂N型接触区(13)，N型阱区(2)表面有离子注入形成的重掺杂P型接触区(12)；在P型阱区(1)和部分N型漂移区(4)表面热生长形成栅氧化层(10)和场氧化层(7)，栅氧化层(10)左侧覆盖一部分重掺杂N型接触区(13)，右侧连接到场氧化层(7)，场氧化层(7)为部分场氧，栅极多晶(11)位于栅氧化层(10)之上并一直向右延伸，覆盖一部分场氧化层(7)；LIGBT发射极(43)位于P型阱区(1)内P型接触区(12)和N型接触区(13)上方、并将P型接触区(12)和N型接触区(13)短接，LIGBT集电极(44)位于N型阱区(2)内P型接触区(12)上方，LIGBT的栅电极(45)位于栅极多晶(11)上方。
2.根据权利要求1所述的抗辐射SOI器件，其特征在于，所述pLDMOS管(101)、nLDMOS管(102)和LIGBT管(105)中设置场板18，场板18与pLDMOS漏电极(32)、nLDMOS漏电极(35)、LIGBT集电极(44)接触，场板(18)远离漏电极或集电极一侧的下方设置场氧化层。
3.根据权利要求1所述的抗辐射SOI器件，其特征在于，所述pLDMOS管(101)、nLDMOS管(102)和LIGBT管(105)中的场氧化层厚度小于500nm或经过抗辐射加固后，场氧化层(7)延伸至与漏电极或集电极相切，成为完全场氧。
4.根据权利要求1所述的抗辐射SOI器件，其特征在于，所述pLDMOS管(101)中，在N型阱区(2)底部靠近埋氧化层(8)处、P型接触区(12)和N型接触区(13)的下方通过离子注入形成高浓度N型埋层(6)；
所述nLDMOS管(102)中，在P型阱区(1)底部靠近埋氧化层(8)处、P型接触区(12)和N型接触区(13)的下方通过离子注入形成高浓度P型埋层(5)；
所述pMOS管(103)中，在N型阱区(2)底部靠近埋氧化层(8)处通过离子注入形成高浓度N型埋层(6)；
所述nMOS管(104)中，在P型阱区(1)底部靠近埋氧化层(8)处通过离子注入形成高浓度P型埋层(5)；
所述LIGBT管(105)中，在P型阱区(1)底部靠近埋氧化层(8)处、P型接触区(12)和N型接触区(13)的下方通过离子注入形成高浓度P型埋层(5)。
5.根据权利要求4所述的抗辐射SOI器件，其特征在于，所述高浓度P型埋层(5)的浓度大于P型阱区(1)的浓度，所述高浓度N型埋层(6)的浓度大于N型阱区(2)的浓度。
6.根据权利要求4所述的抗辐射SOI器件，其特征在于，所述高浓度P型埋层(5)和高浓度N型埋层(6)的浓度范围为1e16cm-3～1e20cm-3。
7.一种抗辐射SOI器件的制备方法，其特征在于，包括以下步骤：
步骤1、提供一SOI基片，在顶层硅上淀积一层氮化硅作为掩膜，在氮化硅掩膜上刻蚀出隔离槽的窗口后将窗口下的硅通过离子刻蚀去除，刻蚀深度至埋氧化层的深槽；在刻蚀的深槽中采用热氧化法生长隔离侧壁氧化层(14)，并采用多晶硅(15)将整个槽填满，形成隔离槽；再经表面平坦化处理，去除氮化硅掩膜；
步骤2、热氧化生长一层二氧化硅作为掩膜和缓冲层，然后依次进行P型漂移区、N型漂移区、P型阱区和N型阱区的光刻和离子注入，在1100～1200℃高温下推阱至埋氧化层；
步骤3、依次进行P型埋层和N型埋层的光刻和离子注入，注入后经快速热退火15～20s；
步骤4、在步骤3得到的结构表面热生长一层厚度为500nm～2μm的二氧化硅层，光刻得到场氧化层的图形，并刻蚀掉多余的二氧化硅，形成部分场氧；
步骤5、热生长形成栅氧化层，并在栅氧化层上进行多晶硅淀积和多晶硅离子注入，得到栅极多晶；
步骤6、进行P型接触区和N型接触区的光刻和离子注入，注入后经快速热退火15～20s；
步骤7、在步骤6得到的结构表面淀积一层厚度为1～2μm的二氧化硅作为介质层，刻蚀出接触孔，然后淀积金属并刻蚀，形成源极、漏极、栅极、发射极和集电极。
8.根据权利要求7所述的抗辐射SOI器件的制备方法，其特征在于，步骤3和步骤6所述快速热退火的氛围为氮气气氛。
9.根据权利要求7所述的抗辐射SOI器件的制备方法，其特征在于，步骤5和步骤6的顺序调换，在步骤4形成部分场氧后，先进行P型接触区和N型接触区的注入，再形成栅氧化层和栅极多晶。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110501152.XA CN113270423B (zh) | 2021-05-08 | 2021-05-08 | 一种抗辐射soi器件及制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110501152.XA CN113270423B (zh) | 2021-05-08 | 2021-05-08 | 一种抗辐射soi器件及制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113270423A true CN113270423A (zh) | 2021-08-17 |
| CN113270423B CN113270423B (zh) | 2023-06-23 |
Family
ID=77230279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110501152.XA Active CN113270423B (zh) | 2021-05-08 | 2021-05-08 | 一种抗辐射soi器件及制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113270423B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023160084A1 (zh) * | 2022-02-25 | 2023-08-31 | 东南大学 | P型横向扩散金属氧化物半导体器件及其制造方法 |
Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030119229A1 (en) * | 2001-12-26 | 2003-06-26 | Roh Tae Moon | Method for fabricating a high-voltage high-power integrated circuit device |
| JP2006066484A (ja) * | 2004-08-25 | 2006-03-09 | Mitsubishi Heavy Ind Ltd | 半導体回路 |
| JP2006261704A (ja) * | 1998-12-24 | 2006-09-28 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| CN101083278A (zh) * | 2006-10-25 | 2007-12-05 | 电子科技大学 | 一种具有双介质埋层的耐压层结构及采用双介质埋层的soi功率器件 |
| JP2008004783A (ja) * | 2006-06-23 | 2008-01-10 | Matsushita Electric Ind Co Ltd | 高耐圧半導体装置およびその製造方法 |
| CN101714552A (zh) * | 2009-11-09 | 2010-05-26 | 苏州博创集成电路设计有限公司 | 等离子显示驱动芯片用高低压器件及制备方法 |
| CN101719497A (zh) * | 2009-11-24 | 2010-06-02 | 北京大学 | 抗nmos器件总剂量辐照的新型集成电路 |
| US20110204444A1 (en) * | 2010-02-23 | 2011-08-25 | Oki Semiconductor Co., Ltd. | Semiconductor intergrated device and method of manufacturing same |
| US20130056824A1 (en) * | 2011-09-02 | 2013-03-07 | Macronix International Co., Ltd. | Semiconductor device and manufacturing method for the same |
| CN103367450A (zh) * | 2013-05-09 | 2013-10-23 | 北京大学 | 一种抗辐射加固的soi器件及其制备方法 |
| CN109817714A (zh) * | 2017-11-21 | 2019-05-28 | 格芯公司 | 横向双扩散金属氧化物半导体（ldmos）器件 |
| CN109904237A (zh) * | 2019-03-18 | 2019-06-18 | 电子科技大学 | 具有瞬时剂量率辐射加固结构的横向soi高压器件 |
| CN110190121A (zh) * | 2019-05-29 | 2019-08-30 | 电子科技大学 | 具有瞬时剂量率辐射加固结构的横向soi高压器件 |
| US20190378904A1 (en) * | 2018-06-07 | 2019-12-12 | Qualcomm Incorporated | Controlling dimensions of a negative capacitance layer of a gate stack of a field-effect transistor (fet) to increase power density |
-
2021
- 2021-05-08 CN CN202110501152.XA patent/CN113270423B/zh active Active
Patent Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006261704A (ja) * | 1998-12-24 | 2006-09-28 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| US20030119229A1 (en) * | 2001-12-26 | 2003-06-26 | Roh Tae Moon | Method for fabricating a high-voltage high-power integrated circuit device |
| JP2006066484A (ja) * | 2004-08-25 | 2006-03-09 | Mitsubishi Heavy Ind Ltd | 半導体回路 |
| JP2008004783A (ja) * | 2006-06-23 | 2008-01-10 | Matsushita Electric Ind Co Ltd | 高耐圧半導体装置およびその製造方法 |
| CN101083278A (zh) * | 2006-10-25 | 2007-12-05 | 电子科技大学 | 一种具有双介质埋层的耐压层结构及采用双介质埋层的soi功率器件 |
| CN101714552A (zh) * | 2009-11-09 | 2010-05-26 | 苏州博创集成电路设计有限公司 | 等离子显示驱动芯片用高低压器件及制备方法 |
| CN101719497A (zh) * | 2009-11-24 | 2010-06-02 | 北京大学 | 抗nmos器件总剂量辐照的新型集成电路 |
| US20110204444A1 (en) * | 2010-02-23 | 2011-08-25 | Oki Semiconductor Co., Ltd. | Semiconductor intergrated device and method of manufacturing same |
| US20130056824A1 (en) * | 2011-09-02 | 2013-03-07 | Macronix International Co., Ltd. | Semiconductor device and manufacturing method for the same |
| CN103367450A (zh) * | 2013-05-09 | 2013-10-23 | 北京大学 | 一种抗辐射加固的soi器件及其制备方法 |
| CN109817714A (zh) * | 2017-11-21 | 2019-05-28 | 格芯公司 | 横向双扩散金属氧化物半导体（ldmos）器件 |
| US20190378904A1 (en) * | 2018-06-07 | 2019-12-12 | Qualcomm Incorporated | Controlling dimensions of a negative capacitance layer of a gate stack of a field-effect transistor (fet) to increase power density |
| CN109904237A (zh) * | 2019-03-18 | 2019-06-18 | 电子科技大学 | 具有瞬时剂量率辐射加固结构的横向soi高压器件 |
| CN110190121A (zh) * | 2019-05-29 | 2019-08-30 | 电子科技大学 | 具有瞬时剂量率辐射加固结构的横向soi高压器件 |
Non-Patent Citations (1)
| Title |
|---|
| 马阔;乔明;周锌;王卓;: "高压SOI pLDMOS器件电离辐射总剂量效应研究", 电子与封装, no. 06, pages 60 - 64 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023160084A1 (zh) * | 2022-02-25 | 2023-08-31 | 东南大学 | P型横向扩散金属氧化物半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113270423B (zh) | 2023-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN114122123B (zh) | 集成高速续流二极管的碳化硅分离栅mosfet及制备方法 | |
| CN110504310B (zh) | 一种具有自偏置pmos的ret igbt及其制作方法 | |
| CN110600537B (zh) | 一种具有pmos电流嵌位的分离栅cstbt及其制作方法 | |
| US20060216879A1 (en) | Method for manufacturing junction semiconductor device | |
| CN105140283A (zh) | 一种碳化硅MOSFETs功率器件及其制作方法 | |
| CN115020479B (zh) | 一种耗尽型碳化硅双极器件结构及制作方法 | |
| CN111048580A (zh) | 一种碳化硅绝缘栅双极晶体管及其制作方法 | |
| CN110444586B (zh) | 具有分流区的沟槽栅igbt器件及制备方法 | |
| CN115377200A (zh) | 一种半导体器件及其制备方法 | |
| WO2018000223A1 (zh) | 一种绝缘栅双极型晶体管结构及其制造方法 | |
| CN113270475B (zh) | 一种由肖特基结势垒控制的短路阳极横向绝缘栅双极型晶体管及其制作方法 | |
| CN113270423B (zh) | 一种抗辐射soi器件及制造方法 | |
| CN110943124A (zh) | Igbt芯片及其制造方法 | |
| CN219419037U (zh) | 一种沟槽型碳化硅mosfet器件 | |
| CN110504314B (zh) | 一种沟槽型绝缘栅双极晶体管及其制备方法 | |
| CN104517837A (zh) | 一种绝缘栅双极型晶体管的制造方法 | |
| CN116314302A (zh) | 一种沟槽型碳化硅mosfet器件的制造方法 | |
| CN113270474B (zh) | 一种由阳极耗尽区控制的短路阳极横向绝缘栅双极型晶体管及其制作方法 | |
| CN115295628A (zh) | 一种高uis雪崩耐量的功率vdmosfet器件及其制备方法 | |
| CN113838914A (zh) | 具有分离栅结构的ret igbt器件结构及制作方法 | |
| CN113964197A (zh) | 一种低泄漏电流的igbt器件及其制备方法 | |
| JP2004186620A (ja) | 半導体装置の製造方法 | |
| CN110010677B (zh) | 一种改善结终端延伸结构三极管可靠性的器件结构及其制造方法 | |
| CN109390336B (zh) | 一种新型宽禁带功率半导体器件及其制作方法 | |
| JP4904635B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |