JP2006066484A - 半導体回路 - Google Patents
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Abstract
【解決手段】 一のpMOSトランジスタ11に、少なくとも1つの他のpMOSトランジスタ12又は少なくとも1つの他のpMOSトランジスタを備えた並列回路を直列に接続するとともに、pMOSトランジスタ11及び他のpMOSトランジスタ12のゲートに共通の信号が入力される第1の回路ブロック1、及び/又は、一のnMOSトランジスタ21に、少なくとも1つの他のnMOSトランジスタ22又は少なくとも1つの他のnMOSトランジスタを備えた並列回路を直列に接続するとともに、nMOSトランジスタ21及び他のnMOSトランジスタ22のゲートに共通の信号が入力される第2の回路ブロック2を備える半導体回路。
【選択図】 図1
Description
このような半導体回路として、例えば、特開2002−261597号公報(特許文献1)に示されるものがある。
上記特許文献1には、1つのpMOSトランジスタと1つのnMOSトランジスタとを直列に接続し、その接続点を出力端子に接続するとともに、互いのゲートを共通の入力端子に接続したインバータが開示されている。
この出力電圧の変動は、データが反転するソフトエラーの原因となり、電子機器の誤動作を招くという問題があった。
本発明は、一のpMOSトランジスタ又は一のpMOSトランジスタを備えた並列回路に、少なくとも1つの他のpMOSトランジスタ又は少なくとも1つの他のpMOSトランジスタを備えた並列回路を直列に接続するとともに、前記pMOSトランジスタ及び前記他のpMOSトランジスタのゲートに共通の信号が入力される第1の回路ブロック、及び/又は、一のnMOSトランジスタ又は一のnMOSトランジスタを備えた並列回路に、少なくとも1つの他のnMOSトランジスタ又は少なくとも1つの他のnMOSトランジスタを備えた並列回路を直列に接続するとともに、前記nMOSトランジスタ及び前記他のnMOSトランジスタのゲートに共通の信号が入力される第2の回路ブロックを備える半導体回路。
上記pMOSトランジスタのゲートに入力される信号とnMOSトランジスタのゲートに入力される信号とは、共通の信号でもよく、異なる信号でも良い。例えば、インバータやバッファ等の半導体回路であれば、共通の信号となり、一方、例えば、NAND回路やNOR回路などの半導体回路であれば、異なる信号となり得る。
本発明の半導体回路の一例として、インバータ、バッファ、NAND、NOR、AND、OR、及びExOR(Exclusive OR;エクスクルーシブ・オア)ゲート等の論理ゲートや、フリップフロップ、ラッチ等の順序回路、メモリ等の記憶回路が挙げられる。
また、pMOSトランジスタと他のpMOSトランジスタとを直列に接続する際には、その間に、他の要素(例えば、MOSトランジスタや抵抗等)を介していても良い。nMOSトランジスタにおいても同様である。
また、上記半導体回路において、pMOSトランジスタの個数と、nMOSトランジスタの個数とが異なっていても良い。つまり、pMOSトランジスタの個数が、nMOSトランジスタの個数より多くても良く、少なくても良い。
ここで、宇宙空間において、2つ以上の放射線の粒子が当該発明のような半導体回路等の大きさの半導体装置に入射する確率は、ゼロに極めて近いことが知られている。このことから、放射線の入射により、オン状態となるトランジスタは、多くても1つとなる。
従って、本発明に係る半導体回路では、第1及び第2の回路ブロックのそれぞれが、少なくとも2つのMOSトランジスタを備えていれば良い。
一方、その他のMOSトランジスタは、オン電圧が印加されることにより、一定の抵抗値を持つ抵抗素子として作用する。
これにより、放射線の入射によって、オフ状態のMOSトランジスタがオン状態となったとしても、上記抵抗素子の働きにより、電流を抑制することが可能となるため、出力電圧の低下を抑制することができる。
更に、抵抗素子として、MOSトランジスタのオン抵抗を用いることにより、製造工程において、基板上に形成するMOSトランジスタの個数を増加させれば足り、複雑な設計変更等を行わずとも簡単に製造することが可能となる。
また、pMOSトランジスタと他のpMOSトランジスタとを直列に接続する際には、その間に、他の要素(例えば、MOSトランジスタや抵抗等)を介していても良い。nMOSトランジスタにおいても同様である。
また、上記半導体回路において、pMOSトランジスタの個数と、nMOSトランジスタの個数とが異なっていても良い。つまり、pMOSトランジスタの個数が、nMOSトランジスタの個数より多くても良く、少なくても良い。
或いは、本発明の半導体回路において、ゲートにオン電圧が印加される前記MOSトランジスタのオン抵抗は、前記ゲートが入力端子に接続される前記MOSトランジスタのオン抵抗よりも高いことが好ましい。
ここで、「略同じ値」とは、例えば、製造工程において、全てのMOSトランジスタを一様に形成した場合に、各MOSトランジスタのオン抵抗が、製造によるばらつきの範囲内にあることをいう。
on Insulator)構造を採用し、更に、絶縁膜により、各MOSトランジスタを互いに離隔するので、放射線の入射により発生した電荷が隣のMOSトランジスタへ移動して、隣のMOSトランジスタをオンさせてしまうといった悪影響を抑制することが可能となる。これにより、耐放射線特性を高めることができる。
従って、各MOSトランジスタのボディ領域をフローティングボディとし、上記経路を除去することにより、放射線の入射による出力変動を更に低減させることが可能となり、耐放射線特性を更に向上させることができる。
本実施形態では、本発明に係る半導体回路として、CMOSインバータを例に挙げて説明する。図1は、本実施形態に係るCMOSインバータの回路図である。
この図において、CMOSインバータは、pMOSトランジスタ11、12を直列に接続した第1の回路ブロック1と、nMOSトランジスタ21、22を直列に接続した第2の回路ブロック2とを備えている。
第1の回路ブロック1と第2の回路ブロック2との接続点Sは、出力端子Voutに接続されている。また、全てのpMOSトランジスタ11、12のゲート及び全てのnMOSトランジスタ21、22のゲートは、共通の入力端子Vinに接続される。
このように、通常のCMOSインバータであれば、1つのpMOSトランジスタ及び1つのnMOSトランジスタで構成されるところ、本実施形態では、予備のpMOSトランジスタ、nMOSトランジスタを設けて、それぞれの回路ブロックを複数のMOSトランジスタにより構成することにより、耐放射線特性に優れた回路構成としている。
図2に示されるように、本実施形態に係るCMOSインバータは、p形シリコン基板30に、絶縁膜である埋め込み酸化膜40が埋め込まれている。埋め込み酸化膜40は、例えば、酸化シリコンで形成される。埋め込み酸化膜40により、p形シリコン基板30は、SOI層50とシリコン基板本体60とに分離される。
SOI層50には、pMOSトランジスタ11、12及びnMOSトランジスタ21、22がそれぞれ形成されている。各MOSトランジスタ11、12、21、22は、埋め込み酸化膜40まで達する厚みを有する絶縁膜70により、互いに離隔されている。
このように、各MOSトランジスタ11、12、21、22を互いに離隔して形成することにより、放射線の入射により発生した電荷が隣のMOSトランジスタへ移動して、隣のトランジスタをオンさせてしまうといった悪影響を抑制することが可能となる。
各MOSトランジスタ11、12、21、22のドレイン領域81上には、ドレイン電極91が形成され、ソース領域83上にはソース電極93が形成されている。
また、ボディ領域82上には、ゲート絶縁膜94及びゲート電極92がこの順で積層されている。ゲート絶縁膜94は、酸化シリコンによって形成され、ゲート電極92は高濃度ドープのポリシリコンによって形成されている。
nMOSトランジスタ22のソース電極93は、グランド端子Vssに接続されている。
pMOSトランジスタ11、12のゲート電極92及びnMOSトランジスタ21、22のゲート電極92は、共通の入力端子Vinに接続されている。
pMOSトランジスタ12のドレイン電極91は、nMOSトランジスタ21のドレイン電極91と接続され、この接続点が出力端子Voutに接続されている。
pMOSトランジスタ11のドレイン電極91は、pMOSトランジスタ12のソース電極93と接続され、また、nMOSトランジスタ21のソース電極93は、nMOSトランジスタ22のドレイン電極91と接続されている。
一方、入力端子Vinに「0」が印加された場合には、pMOSトランジスタ11、12がオン状態、nMOSトランジスタ21、22がオフ状態となることにより、出力端子Voutには「1(Vdd)」が出力される。
図3に示されるように、入力端子Vinに「0」が印加されることにより、pMOSトランジスタ11、12がオン状態、nMOSトランジスタ21、22がオフ状態のときに、nMOSトランジスタ22に放射線が入射した場合、放射線の影響によりnMOSトランジスタ22は、過渡的にオン状態となる。
しかしながら、このような場合であっても、一方のnMOSトランジスタ21は、オフ状態を維持しているため、電流が回路内に流れるのを防止することが可能となり、出力変動を防ぐことができる。
なお、2つ以上の放射線の粒子が同時に回路内へ入射した場合には、2つのMOSトランジスタがオンしてしまうことにより、回路が短絡してしまうとも考えられる。
しかしながら、宇宙空間等のように、地上の自然界に比べて極めて放射線が多い環境下であっても、2つ以上の放射線の粒子が本発明のような半導体回路に入射する確率は、ゼロに極めて近い。
従って、本実施形態に示したCMOSインバータのように、各回路ブロックが少なくとも2つのMOSトランジスタを備えていれば、放射線の影響によるCMOSインバータの誤動作を防止するのに十分であるといえる。
同様に、入力端子Vinに「1」が入力されていたときに、放射線の影響によりpMOSトランジスタ11及び12のいずれかがオン状態となっても、他のpMOSトランジスタにより、回路の短絡が防止され、出力変動を回避することが可能となる。
言い換えると、通常であれば、1つのpMOSトランジスタと1つのnMOSトランジスタとにより構成されるCMOSインバータにおいて、pMOSトランジスタに少なくとも1つの他のpMOSトランジスタを直列に接続するとともに、pMOSトランジスタ及び他のpMOSトランジスタのゲートを共通の入力端子に接続して第1の回路ブロックを構成し、nMOSトランジスタについても他のMOSトランジスタを同様に接続して、第2の回路ブロックを構成することにより、いずれか1つのMOSトランジスタがオン状態となったとしても、それ以外のMOSトランジスタの作用により、回路の短絡を回避することが可能となる。
これにより、出力端子Voutの電圧変動を抑制することが可能となり、耐放射線特性に優れた半導体回路を実現することができるという効果を奏する。
なお、本実施形態においては、第1の回路ブロックと第2の回路ブロックとを構成するMOSトランジスタの個数を同等としたが、これに限定されず、第1の回路ブロック1を構成するpMOSトランジスタの個数と、第2の回路ブロック2を構成するnMOSトランジスタの個数とを異ならせても良い。
つまり、一般的な論理回路、順序回路、記憶回路等の回路構成において、入力端子に接続されるpMOSトランジスタやnMOSトランジスタに、同一の動作をする少なくとも1つの他のMOSトランジスタ等を冗長的に接続することによって、放射線による影響を阻止することができ、上述のCMOSインバータと同様の作用、効果を得ることが可能となる。
図4(a)は、現在一般的に知られているNAND回路の回路構成、図4(b)及び図4(c)は、本発明に係る耐放射線特性に優れたNAND回路の回路構成の一例を示している。
図4(b)に示すように、NAND回路を構成する一の半導体素子であるpMOSトランジスタ201に対し、少なくとも1つの他のpMOSトランジスタ202を直列に接続するとともに、このpMOSトランジスタ202のゲートをpMOSトランジスタ201と同じ入力端子Vin(A)に接続することにより、同一の信号が入力されるようにして、回路ブロック(第1の回路ブロック)301を構成する。
同様に、入力端子Vin(B)に接続しているpMOSトランジスタ203、入力端子Vin(A)、(B)にそれぞれ接続しているnMOSトランジスタ205、207に対しても他のpMOSトランジスタ204、nMOSトランジスタ206、208をそれぞれ直列に接続して、それぞれの回路ブロック302、303、304を構成する。
これにより、いずれか1つのMOSトランジスタがオン状態となったとしても、それ以外のMOSトランジスタの作用により、回路の短絡を回避することが可能となり、耐放射線特性に優れた半導体回路を実現することができる。
図4(c)に示すNAND回路では、例えば、入力端子Vin(A)に接続されるpMOSトランジスタ201に、少なくとも1つの他のpMOSトランジスタ202を含む並列回路306を直列に接続するとともに、これらのpMOSトランジスタのゲートを共通の入力端子Vin(A)に接続して回路ブロック307を構成する。
入力端子Vin(B)に接続されるpMOSトランジスタ203についても、同様とする。
なお、図6(a)に示すように、一のnMOSトランジスタ401に直列に接続される他のnMOSトランジスタ402は、その他のMOSトランジスタ、或いは抵抗などを介して接続されていても良い。
また、2つ以上のpMOSトランジスタ401、402を直列に接続した回路ブロックに、更に他のpMOSトランジスタ403を含む並列回路501を接続することにより、耐放射線特性をより向上させることができる。
また、本発明に係る半導体回路は、必ずしもpMOSトランジスタとnMOSトランジスタとを備えている必要はなく、図6(b)に示すように、いずれか一方のMOSトランジスタに少なくとも1つの他のMOSトランジスタ又は少なくとも1つの他のMOSトランジスタを含む並列回路を直列に接続するとともに、これらのMOSトランジスタのゲートに共通の信号が入力されるように構成された回路ブロックを備えるものであれば良い。
また、図7(b)及び(c)に示すように、トランスファーゲート回路等の半導体回路においても、本発明は同様に適用することが可能である。
次に、本発明の第2の実施形態に係る半導体回路について、CMOSインバータを例に挙げて、図8を用いて説明する。
図8は、本実施形態に係るCMOSインバータの回路図、図9は、図8に示されるCMOSインバータの断面を模式的に示した図である。
図8、図9に示されるように、本実施形態に係るCMOSインバータは、上述した第1の実施形態に係るCMOSインバータと構成要素を同じにするが、一部のMOSトランジスタのゲートの配線が異なっている。
つまり、本実施形態に係るCMOSインバータにおいては、図8に示されるように、第1の回路ブロック1を構成するpMOSトランジスタ12のゲート及び第2の回路ブロック2を構成するnMOSトランジスタ21のゲートを共通の入力端子Vinに接続する。
一方、pMOSトランジスタ11のゲートをグランド端子VSSに、nMOSトランジスタ22のゲートを+端子Vddに接続することにより、オン電圧を印加する。
このような構成により、入力端子Vinに接続されたpMOSトランジスタ12及びnMOSトランジスタ21は、入力信号に応じて動作し、一方、pMOSトランジスタ11及びnMOSトランジスタ22は、常にオン状態となり、一定の抵抗値(オン抵抗)を持つ抵抗素子として作用する。
また、各MOSトランジスタのボディ領域をフローティングボディとすることにより、ボディ領域の電位を固定するための経路を除去することが可能となり、放射線の入射による出力変動を低減させることができる。
これにより、第1の回路ブロック1と第2の回路ブロック2との応答速度や出力電圧のバランスを保つことが可能となり、安定した動作を実現させることができる。
例えば、図10に示されるように、入力端子Vinに「0」が印加されている場合、通常の動作では、pMOSトランジスタ12がオン状態、nMOSトランジスタ21がオフ状態となる。これにより、出力端子Voutには、「1(Vdd)」が出力される。
また、pMOSトランジスタ11及びnMOSトランジスタ22は、常にオン状態であることにより、抵抗素子として作用する。
この状態において、オフ状態であるnMOSトランジスタ21に放射線が入射すると、nMOSトランジスタ21は過渡的にオン状態となり、+端子Vddからグランド端子Vssへ一時的に電流が流れることとなる。
この結果、例えば、各MOSトランジスタ11、12、22のオン抵抗を「rΩ」とし、また、放射線の入射に起因してオン状態となったnMOSトランジスタに関しては、抵抗=0Ωとすると、出力端子Voutの出力電圧は、以下の(1)式に表される値となる。
このように、放射線の入射に起因して、本来ならオフ状態であるMOSトランジスタが完全にオン状態となったとしても、(1/3)*Vddの出力電圧を確保することが可能となる。つまり、最悪の場合でも、(1/3)*Vddの出力電圧を確保できる。
以上述べてきたように、第2の実施形態に係るCMOSインバータによれば、放射線の入射に起因して、オフ状態であるMOSトランジスタが過渡的にオン状態となった場合であっても、1/3Vddの出力電圧を補償することが可能となる。これにより、出力変動に起因するソフトエラーの発生を防止することが可能となる。
例えば、図8、図9に示されたCMOSインバータにおいて、ゲートにオン電圧が印加されるpMOSトランジスタ11及びnMOSトランジスタ22のオン抵抗をゲートが入力端子Vinに接続されるpMOSトランジスタ12、nMOSトランジスタ21のオン抵抗よりも高くする。これにより、放射線の入射に起因して流れる電流を更に低減させることが可能となるので、出力変動を更に抑制することができる。
つまり、第2の実施形態に係るCMOSインバータによれば、耐放射線特性を誤動作しない程度に維持しつつ、高速動作を実現させることができるという効果を奏する。
つまり、一般的な論理回路、順序回路、記憶回路等の回路構成において、入力端子に接続されるpMOSトランジスタやnMOSトランジスタに、少なくとも1つの他のMOSトランジスタ等を冗長的に接続し、冗長的に接続したこれらMOSトランジスタにオン電圧を印加することによって、抵抗素子として作用させることにより、放射線による影響を阻止することができ、上述のCMOSインバータと同様の作用、効果を得ることが可能となる。
図11に示すように、NAND回路を構成する一の半導体素子であるpMOSトランジスタ201に対し、少なくとも1つの他のpMOSトランジスタ202を直列に接続して回路ブロック(第1の回路ブロック)301を構成する。この場合において、冗長的に配したpMOSトランジスタ202のゲートをグランドに接続することにより、常にオン状態とすることで、抵抗素子として作用させる。
同様に、入力端子Vin(B)に接続しているpMOSトランジスタ203、入力端子Vin(A)、(B)にそれぞれ接続しているnMOSトランジスタ205、207に対しても他のpMOSトランジスタ204、nMOSトランジスタ206、208をそれぞれ直列に接続して、それぞれの回路ブロック302、303、304を構成し、冗長的に配したpMOSトランジスタ204、nMOSトランジスタ206、208にオン電圧を印加することにより、抵抗素子として作用させる。
これにより、いずれか1つのMOSトランジスタがオン状態となったとしても、抵抗素子として作用しているMOSトランジスタにより、回路の短絡を回避することが可能となり、耐放射線特性に優れた半導体回路を実現することができる。
なお、図11に示したNAND回路において、nMOSトランジスタ205から208においては、ゲートが入力端子に接続されるnMOSトランジスタ205と207とを直接的に直列に接続し、更に、nMOSトランジスタ207に抵抗素子として作用するnMOSトランジスタ206と208とを直列に接続している。
しかし、この例に限られることなく、例えば、nMOSトランジスタ205とnMOSトランジスタ207との間に、抵抗素子として作用するnMOSトランジスタ206を配しても同様の効果を得ることが可能である。
また、これら冗長的に配したMOSトランジスタと、ゲートに入力信号が入力されるMOSトランジスタとの接続の順序を変更することも可能である。
また、本発明に係る半導体回路は、必ずしもpMOSトランジスタとnMOSトランジスタとを備えている必要はなく、いずれか一方のMOSトランジスタに少なくとも1つの他のMOSトランジスタ又は少なくとも1つの他のMOSトランジスタを含む並列回路を直列に接続するとともに、冗長的に配したMOSトランジスタのゲートにオン電圧が入力されるように構成された回路ブロックを備えるものであれば良い。
第1に、第1の回路ブロックと第2の回路ブロックとを構成するMOSトランジスタの個数を同等としたが、これに限定されず、第1の回路ブロックを構成するpMOSトランジスタの個数と、第2の回路ブロックを構成するnMOSトランジスタの個数とは、異なっていても良い。
第2に、入力端子Vinに接続されるpMOSトランジスタとnMOSトランジスタとを異なる個数としても良い。
第3に、常にオン状態とすることにより、抵抗素子として作用させるMOSトランジスタの数においても、第1の回路ブロックと第2の回路ブロックとで個数を異ならせることも可能である。
なお、上述のように、第1と第2の回路ブロックにおいて、MOSトランジスタの個数を異ならせる場合であっても、常にオン状態とするMOSトランジスタのオン抵抗の和が、第1の回路ブロックと第2の回路ブロックとで略同じ値となるように設計、製造することが好ましい。
このように、第1の回路ブロックと第2の回路ブロックとにおいて、オン抵抗を一致させることにより、バランスの取れた安定した駆動を実現することが可能となる。
第4に、MOSトランジスタを常にオン状態とすることにより、抵抗素子を構成していたが、これに限られず、抵抗素子を他の構造により形成するようにしても良い。
例えば、近年では、集積回路の小型化が進み、これに伴って、ケースやハンダ等から発せられる微量なα線によってもソフトエラーが生ずることが報告されている。また、地上であっても、放射線が多い場所で使用される電子機器には、耐放射線特性に優れた半導体回路は欠かせないものとなる。このように、地上においても、今や耐放射線特性は非常に重要な要素になっている。
第6に、本発明の第1の実施形態に係る半導体回路と第2の実施形態に係る半導体回路とを組み合わせて構成される半導体回路を実現することも可能である。
例えば、同じ動作をするMOSトランジスタを冗長的に3つ接続した場合、2つのMOSトランジスタのゲートには、共通の入力信号を入力し、他のMOSトランジスタのゲートにはオン電圧を印加する。このような構成によっても、耐放射線特性に優れた半導体回路を実現することが可能である。
2、303、304 第2の回路ブロック
11、12 pMOSトランジスタ
21、22 nMOSトランジスタ
40 埋め込み酸化膜
70 絶縁膜
S 接続点
Vin 入力端子
Vout 出力端子
Vdd +端子
Vss グランド端子
Claims (10)
- 一のpMOSトランジスタ又は一のpMOSトランジスタを備えた並列回路に、少なくとも1つの他のpMOSトランジスタ又は少なくとも1つの他のpMOSトランジスタを備えた並列回路を直列に接続するとともに、前記pMOSトランジスタ及び前記他のpMOSトランジスタのゲートに共通の信号が入力される第1の回路ブロック、及び/又は、一のnMOSトランジスタ又は一のnMOSトランジスタを備えた並列回路に、少なくとも1つの他のnMOSトランジスタ又は少なくとも1つの他のnMOSトランジスタを備えた並列回路を直列に接続するとともに、前記nMOSトランジスタ及び前記他のnMOSトランジスタのゲートに共通の信号が入力される第2の回路ブロックを備える半導体回路。
- 複数のpMOSトランジスタを直列又は一のpMOSトランジスタを備えた並列回路に接続した第1の回路ブロックと、
複数のnMOSトランジスタを直列又は一のnMOSトランジスタを備えた並列回路に接続した第2の回路ブロックとを備え、
前記第1の回路ブロックと前記第2の回路ブロックとの接続点を出力端子に接続するとともに、全ての前記pMOSトランジスタのゲート及び全ての前記nMOSトランジスタのゲートを共通の入力端子に接続する半導体回路。 - 複数のpMOSトランジスタ又は一のpMOSトランジスタを備えた複数の並列回路を直列に接続した第1の回路ブロック、及び/又は、複数のnMOSトランジスタ又は一のnMOSトランジスタを備えた複数の並列回路を直列に接続した第2の回路ブロックを備え、少なくとも1つの前記pMOSトランジスタのゲート及び/又は少なくとも1つの前記nMOSトランジスタのゲートを入力端子に接続し、少なくとも1つの他のpMOSトランジスタのゲート及び/又は少なくとも1つの他のnMOSトランジスタのゲートに、オン電圧を印加する半導体回路。
- 少なくとも1つのpMOSトランジスタと一のpMOSトランジスタを備えた少なくとも1つの並列回路とを直列に接続した第1の回路ブロック、及び/又は、少なくとも1つのnMOSトランジスタと一のnMOSトランジスタを備えた少なくとも1つの並列回路とを直列に接続した第2の回路ブロックを備え、
少なくとも1つの前記pMOSトランジスタのゲート、及び/又は、少なくとも1つの前記nMOSトランジスタのゲートを入力端子に接続し、少なくとも1つの他のpMOSトランジスタのゲート、及び/又は、少なくとも1つの他のnMOSトランジスタのゲートに、オン電圧を印加する半導体回路。 - 複数のpMOSトランジスタ又は一のpMOSトランジスタを備えた複数の並列回路を直列に接続した第1の回路ブロックと、
複数のnMOSトランジスタ又は一のnMOSトランジスタを備えた複数の並列回路を直列に接続した第2の回路ブロックとを備え、
前記第1の回路ブロックと前記第2の回路ブロックとの接続点を出力端子に接続するとともに、少なくとも1つの前記pMOSトランジスタのゲート及び少なくとも1つの前記nMOSトランジスタのゲートを共通の入力端子に接続し、他のpMOSトランジスタのゲート及び他のnMOSトランジスタのゲートに、オン電圧を印加する半導体回路。 - 前記pMOSトランジスタのオン抵抗と前記nMOSトランジスタのオン抵抗とは、略同じ値である請求項3から請求項5のいずれかの項に記載の半導体回路。
- ゲートにオン電圧が印加される前記MOSトランジスタのオン抵抗は、前記ゲートが入力端子に接続される前記MOSトランジスタのオン抵抗よりも高い請求項3から請求項5のいずれかの項に記載の半導体回路。
- 前記nMOSトランジスタ及び前記pMOSトランジスタは、半導体基板上に形成された絶縁膜に形成され、
前記nMOSトランジスタ及び前記pMOSトランジスタの各々は、前記絶縁膜まで達する厚みを有する絶縁膜により、互いに離隔されている請求項1から請求項7のいずれかの項に記載の半導体回路。 - 前記nMOSトランジスタのゲート及び前記pMOSトランジスタのボディ領域は、フローティングボディである請求項1から請求項8のいずれかの項に記載の半導体回路。
- 請求項1から請求項9のいずれかの項に記載の半導体回路を備えた電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004244714A JP5030373B2 (ja) | 2004-08-25 | 2004-08-25 | 半導体回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004244714A JP5030373B2 (ja) | 2004-08-25 | 2004-08-25 | 半導体回路 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010036192A Division JP5351796B2 (ja) | 2010-02-22 | 2010-02-22 | 半導体回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006066484A true JP2006066484A (ja) | 2006-03-09 |
JP5030373B2 JP5030373B2 (ja) | 2012-09-19 |
Family
ID=36112718
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004244714A Active JP5030373B2 (ja) | 2004-08-25 | 2004-08-25 | 半導体回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5030373B2 (ja) |
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---|---|
JP5030373B2 (ja) | 2012-09-19 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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A977 | Report on retrieval |
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A521 | Written amendment |
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A521 | Written amendment |
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A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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A521 | Written amendment |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R151 | Written notification of patent or utility model registration |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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