JPH08213477A - 薄膜半導体集積回路 - Google Patents
薄膜半導体集積回路Info
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- CALMYRPSSNRCFD-UHFFFAOYSA-J tetrachloroiridium Chemical compound Cl[Ir](Cl)(Cl)Cl CALMYRPSSNRCFD-UHFFFAOYSA-J 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
Abstract
(57)【要約】
【目的】 Ｎチャネル型の薄膜トランジスタとＰチャネ
ル型の薄膜トランジスタで構成されたＣＭＯＳ構成の回
路のＰチャネル型薄膜トランジスタのリーク電流に起因
する消費電力を低減する。 【構成】 Ｐチャネル型の薄膜トランジスタ１０１とＮ
チャネル型の薄膜トランジスタ１０３で構成されるＣＭ
ＯＳ回路において、Ｐチャンネル型の薄膜トランジスタ
１０２を追加する。この、Ｐチャネル型の薄膜トランジ
スタ１０２での電圧降下を利用することにより、Ｐチャ
ネル型の薄膜トランジスタ１０１のドレイン近傍におけ
る電界の強さを緩和することができ、薄膜トランジスタ
１０１のリーク電流を低減することができる。そして、
ＣＭＯＳ回路全体の消費電力を抑制することができる。
ル型の薄膜トランジスタで構成されたＣＭＯＳ構成の回
路のＰチャネル型薄膜トランジスタのリーク電流に起因
する消費電力を低減する。 【構成】 Ｐチャネル型の薄膜トランジスタ１０１とＮ
チャネル型の薄膜トランジスタ１０３で構成されるＣＭ
ＯＳ回路において、Ｐチャンネル型の薄膜トランジスタ
１０２を追加する。この、Ｐチャネル型の薄膜トランジ
スタ１０２での電圧降下を利用することにより、Ｐチャ
ネル型の薄膜トランジスタ１０１のドレイン近傍におけ
る電界の強さを緩和することができ、薄膜トランジスタ
１０１のリーク電流を低減することができる。そして、
ＣＭＯＳ回路全体の消費電力を抑制することができる。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス
表示装置を駆動する薄膜半導体集積回路において、Ｐチ
ャネル型薄膜トランジスタのＯＦＦ時のリーク電流を低
減することにより、従来よりも低消費電力の薄膜半導体
集積回路に関する。また、薄膜半導体集積回路を構成す
る薄膜トランジスタ（以下ＴＦＴと記す）の活性層がア
モルファスシリコンの結晶化を促進する触媒元素を用い
て結晶化を行ったシリコン半導体によって構成させるも
のに関する。
表示装置を駆動する薄膜半導体集積回路において、Ｐチ
ャネル型薄膜トランジスタのＯＦＦ時のリーク電流を低
減することにより、従来よりも低消費電力の薄膜半導体
集積回路に関する。また、薄膜半導体集積回路を構成す
る薄膜トランジスタ（以下ＴＦＴと記す）の活性層がア
モルファスシリコンの結晶化を促進する触媒元素を用い
て結晶化を行ったシリコン半導体によって構成させるも
のに関する。
【０００２】
【従来の技術】アクティブマトリクス表示装置は、各画
素毎にスイッチング素子を設け、画像信号線より供給さ
れる信号を前記スイッチング素子によって画素に供給す
る装置である。従来、スイッチング素子としてはアモル
ファスシリコン半導体を用いたＴＦＴが使用されていた
が、近年動作速度が大きい結晶性シリコン半導体を用い
たＴＦＴが開発されている。
素毎にスイッチング素子を設け、画像信号線より供給さ
れる信号を前記スイッチング素子によって画素に供給す
る装置である。従来、スイッチング素子としてはアモル
ファスシリコン半導体を用いたＴＦＴが使用されていた
が、近年動作速度が大きい結晶性シリコン半導体を用い
たＴＦＴが開発されている。
【０００３】結晶性シリコン半導体を製造するには、以
下に述べる問題点がある。第１の問題はシリコンの結晶
化の問題である。結晶性シリコンはアモルファスシリコ
ンを結晶化することで得られる。結晶化には２つの方法
が知られている。１つはレーザー等の強光を照射して瞬
間的に結晶化する方法で光アニールと称される。この方
法の欠点は安定した大エネルギーのレーザー発振器が得
られないために量産性に乏しい事である。もう１つの方
法は熱アニール法もしくは固相成長法と呼ばれるもの
で、通常６００℃以上の温度で熱アニールを行うこと
で、アモルファスシリコンを固相成長させて結晶化する
ものである。この方法の欠点は、熱アニールの温度が１
０００℃の場合、使用可能な基板は石英以外になく、基
板コストが増大し、尚かつ得られるシリコン膜の結晶性
も好ましくない事である。また、熱アニールの温度が６
００℃の場合、コストの低い硼珪酸ガラスが基板として
使用可能となるが、結晶化に２４時間以上必要になる。
下に述べる問題点がある。第１の問題はシリコンの結晶
化の問題である。結晶性シリコンはアモルファスシリコ
ンを結晶化することで得られる。結晶化には２つの方法
が知られている。１つはレーザー等の強光を照射して瞬
間的に結晶化する方法で光アニールと称される。この方
法の欠点は安定した大エネルギーのレーザー発振器が得
られないために量産性に乏しい事である。もう１つの方
法は熱アニール法もしくは固相成長法と呼ばれるもの
で、通常６００℃以上の温度で熱アニールを行うこと
で、アモルファスシリコンを固相成長させて結晶化する
ものである。この方法の欠点は、熱アニールの温度が１
０００℃の場合、使用可能な基板は石英以外になく、基
板コストが増大し、尚かつ得られるシリコン膜の結晶性
も好ましくない事である。また、熱アニールの温度が６
００℃の場合、コストの低い硼珪酸ガラスが基板として
使用可能となるが、結晶化に２４時間以上必要になる。
【０００４】第２の問題は結晶性シリコンを用いたＴＦ
Ｔでは、ゲイト電極に逆バイアス電圧を印加した際のリ
ーク電流が大きい事である。これは結晶粒界に起因する
と考えられており、結晶性シリコンを用いてアクティブ
マトリクス表示装置を構成する回路の特性および消費電
力を左右し、最大の問題となっている。Ｎチャネル型Ｔ
ＦＴの場合、ＶGSを負にバイアスした時のリーク電流
は、半導体薄膜の表面に誘起されるＰ型層と、ソース領
域およびドレイン領域のＮ型層との間に形成されるＰＮ
接合を流れる電流により規定される。そして、半導体薄
膜中（特に粒界）には多くのトラップが存在するため、
このＰＮ接合は不完全であり、接合リーク電流が流れや
すい。ゲイト電極を負にバイアスするほどリーク電流が
増加するのは半導体薄膜の表面に形成されるＰ型層のキ
ャリア濃度が増加してＰＮ接合のエネルギー障壁の幅が
狭くなるため、電界の集中が起こり接合リーク電流が増
加することによるものである。
Ｔでは、ゲイト電極に逆バイアス電圧を印加した際のリ
ーク電流が大きい事である。これは結晶粒界に起因する
と考えられており、結晶性シリコンを用いてアクティブ
マトリクス表示装置を構成する回路の特性および消費電
力を左右し、最大の問題となっている。Ｎチャネル型Ｔ
ＦＴの場合、ＶGSを負にバイアスした時のリーク電流
は、半導体薄膜の表面に誘起されるＰ型層と、ソース領
域およびドレイン領域のＮ型層との間に形成されるＰＮ
接合を流れる電流により規定される。そして、半導体薄
膜中（特に粒界）には多くのトラップが存在するため、
このＰＮ接合は不完全であり、接合リーク電流が流れや
すい。ゲイト電極を負にバイアスするほどリーク電流が
増加するのは半導体薄膜の表面に形成されるＰ型層のキ
ャリア濃度が増加してＰＮ接合のエネルギー障壁の幅が
狭くなるため、電界の集中が起こり接合リーク電流が増
加することによるものである。
【０００５】このようにして生ずるリーク電流は、ソー
ス／ドレイン電圧に大きく依存する。例えば、ＴＦＴの
ソース／ドレイン間に印加される電圧が大きくなるに従
い、リーク電流が飛躍的に増大することが知られてい
る。すなわち、ソース／ドレイン間に５Ｖの電圧を加え
た場合と１０Ｖの電圧を加えた場合とでは、後者のリー
ク電流は前者の２倍ではなく、１０倍以上になる場合が
ある。また、このような非線型性はゲイト電圧にも依存
する。一般にゲイト電極の逆バイアスの値が大きい場合
（Ｎチャネル型では、大きなマイナス電圧）には、両者
の差が著しくなる。
ス／ドレイン電圧に大きく依存する。例えば、ＴＦＴの
ソース／ドレイン間に印加される電圧が大きくなるに従
い、リーク電流が飛躍的に増大することが知られてい
る。すなわち、ソース／ドレイン間に５Ｖの電圧を加え
た場合と１０Ｖの電圧を加えた場合とでは、後者のリー
ク電流は前者の２倍ではなく、１０倍以上になる場合が
ある。また、このような非線型性はゲイト電圧にも依存
する。一般にゲイト電極の逆バイアスの値が大きい場合
（Ｎチャネル型では、大きなマイナス電圧）には、両者
の差が著しくなる。
【０００６】
【発明が解決しようとする課題】上記の第１の問題に関
しては、ニッケル（Ｎｉ）、白金（Ｐｔ）、鉄（Ｆ
ｅ）、コバルト（Ｃｏ）、パラジウム（Ｐｄ）等を微量
添加することによりアモルファスシリコンの結晶化を促
進できることが知られている（特開平６−２４４１０
４）。これらの添加すべき元素を触媒元素と言うが、こ
の結果、典型的には５５０℃で４時間、あるいはより低
温・短時間の熱アニールで結晶化を成就することが可能
となる。加えて、従来の熱アニール法では、アモルファ
スシリコンは１０００Å以上の厚いものでないとほとん
ど結晶化しなかったのだが、触媒元素を用いると、１０
００Å以下、典型的には３００〜８００Åの厚さでも十
分な結晶化が起こることがわかった。
しては、ニッケル（Ｎｉ）、白金（Ｐｔ）、鉄（Ｆ
ｅ）、コバルト（Ｃｏ）、パラジウム（Ｐｄ）等を微量
添加することによりアモルファスシリコンの結晶化を促
進できることが知られている（特開平６−２４４１０
４）。これらの添加すべき元素を触媒元素と言うが、こ
の結果、典型的には５５０℃で４時間、あるいはより低
温・短時間の熱アニールで結晶化を成就することが可能
となる。加えて、従来の熱アニール法では、アモルファ
スシリコンは１０００Å以上の厚いものでないとほとん
ど結晶化しなかったのだが、触媒元素を用いると、１０
００Å以下、典型的には３００〜８００Åの厚さでも十
分な結晶化が起こることがわかった。
【０００７】また、研究の結果、これらの触媒元素を使
用して結晶化したシリコンを用いてＴＦＴを作製する場
合には、結晶化工程の観点から、また、特性・信頼性の
観点から、触媒元素のシリコン中への残留濃度は１×１
０15〜５×１０19原子／ｃｍ3 とすることが好ましいこ
とが明らかになった。
用して結晶化したシリコンを用いてＴＦＴを作製する場
合には、結晶化工程の観点から、また、特性・信頼性の
観点から、触媒元素のシリコン中への残留濃度は１×１
０15〜５×１０19原子／ｃｍ3 とすることが好ましいこ
とが明らかになった。
【０００８】このように、第１の問題は解決されたので
あるが、第２の問題は未解決のままであった。逆に触媒
元素を用いて結晶化したシリコン膜は結晶成長が針状に
進行する（従来の熱アニール法では粒状に成長する）こ
とと、結晶の長径が数μｍ以上（従来の熱アニール法で
は１μｍ以下）と大きいことのため、ＴＦＴ特性が結晶
粒界の影響を大きく受け、リーク電流のバラツキが大き
いことが新たな問題として浮かび上がった。図１３に従
来のＰチャネル型ＴＦＴのリーク電流のばらつきを示
す。図１３から明らかなように、リーク電流は２桁変動
している。
あるが、第２の問題は未解決のままであった。逆に触媒
元素を用いて結晶化したシリコン膜は結晶成長が針状に
進行する（従来の熱アニール法では粒状に成長する）こ
とと、結晶の長径が数μｍ以上（従来の熱アニール法で
は１μｍ以下）と大きいことのため、ＴＦＴ特性が結晶
粒界の影響を大きく受け、リーク電流のバラツキが大き
いことが新たな問題として浮かび上がった。図１３に従
来のＰチャネル型ＴＦＴのリーク電流のばらつきを示
す。図１３から明らかなように、リーク電流は２桁変動
している。
【０００９】上記に述べたように、アクティブマトリク
ス表示装置の駆動回路をＣＭＯＳ（Complement Metal O
xicide Semiconductor）のＴＦＴで構成した場合でも、
Ｐチャネル型ＴＦＴが、ＯＦＦ状態にもかかわらずかな
り大きなリーク電流を流すため、回路全体としての消費
電力が増大している。アクティブマトリクス表示装置を
有する製品として、ノートパソコンや携帯用情報端末等
が挙げられ、現状ではアクティブマトリクス表示装置が
消費電力の大半を占め、バッテリによる長時間駆動の要
求からアクティブマトリクス表示装置の低消費電力化が
望まれている。また、地球規模で省資源すべきという流
れがあり、次世代のディスプレイとしての期待がかかる
アクティブマトリクス表示装置の低消費電力化は必要不
可欠なものとなっている。
ス表示装置の駆動回路をＣＭＯＳ（Complement Metal O
xicide Semiconductor）のＴＦＴで構成した場合でも、
Ｐチャネル型ＴＦＴが、ＯＦＦ状態にもかかわらずかな
り大きなリーク電流を流すため、回路全体としての消費
電力が増大している。アクティブマトリクス表示装置を
有する製品として、ノートパソコンや携帯用情報端末等
が挙げられ、現状ではアクティブマトリクス表示装置が
消費電力の大半を占め、バッテリによる長時間駆動の要
求からアクティブマトリクス表示装置の低消費電力化が
望まれている。また、地球規模で省資源すべきという流
れがあり、次世代のディスプレイとしての期待がかかる
アクティブマトリクス表示装置の低消費電力化は必要不
可欠なものとなっている。
【００１０】
【課題を解決するための手段】Ｐチャネル型ＴＦＴのリ
ーク電流を減少させるには、前述のようにソース／ドレ
インの電圧を減少させればよい。従って、Ｐチャネル型
ＴＦＴとＮチャネル型ＴＦＴのドレイン電極が接続して
いる点にＰチャネル型ＴＦＴに挿入すれば、Ｐチャネル
型ＴＦＴ全体として、ソース／ドレイン電圧は一定であ
るため、個々のＰチャネル型ＴＦＴのソース／ドレイン
電圧は、挿入したＰチャネル型ＴＦＴの数に反比例す
る。具体的な手法は以下に示す。
ーク電流を減少させるには、前述のようにソース／ドレ
インの電圧を減少させればよい。従って、Ｐチャネル型
ＴＦＴとＮチャネル型ＴＦＴのドレイン電極が接続して
いる点にＰチャネル型ＴＦＴに挿入すれば、Ｐチャネル
型ＴＦＴ全体として、ソース／ドレイン電圧は一定であ
るため、個々のＰチャネル型ＴＦＴのソース／ドレイン
電圧は、挿入したＰチャネル型ＴＦＴの数に反比例す
る。具体的な手法は以下に示す。
【００１１】図１に示すように、ＴＦＴで構成されるイ
ンバータ回路について、Ｐチャネル型ＴＦＴ（１０１）
とＮチャネル型ＴＦＴ（１０３）の間に、Ｐチャネル型
ＴＦＴ（１０２）を挿入して、挿入した前記Ｐチャネル
型ＴＦＴ（１０２）により電圧降下させて、前記Ｐチャ
ネル型ＴＦＴ（１０１）のドレイン近傍の電界を弱め
て、リーク電流を低減させる。
ンバータ回路について、Ｐチャネル型ＴＦＴ（１０１）
とＮチャネル型ＴＦＴ（１０３）の間に、Ｐチャネル型
ＴＦＴ（１０２）を挿入して、挿入した前記Ｐチャネル
型ＴＦＴ（１０２）により電圧降下させて、前記Ｐチャ
ネル型ＴＦＴ（１０１）のドレイン近傍の電界を弱め
て、リーク電流を低減させる。
【００１２】図３に示すように、ＴＦＴで構成されるＮ
ＡＮＤ回路について、Ｐチャネル型ＴＦＴ（３０１、３
０５）とＮチャネル型ＴＦＴ（３０３）の間に、Ｐチャ
ネル型ＴＦＴ（３０２、３０６）を挿入して、挿入した
前記Ｐチャネル型ＴＦＴ（３０２、３０６）により電圧
降下させて、前記Ｐチャネル型ＴＦＴ（３０１、３０
５）のドレイン近傍の電界を弱めて、リーク電流を低減
させる。
ＡＮＤ回路について、Ｐチャネル型ＴＦＴ（３０１、３
０５）とＮチャネル型ＴＦＴ（３０３）の間に、Ｐチャ
ネル型ＴＦＴ（３０２、３０６）を挿入して、挿入した
前記Ｐチャネル型ＴＦＴ（３０２、３０６）により電圧
降下させて、前記Ｐチャネル型ＴＦＴ（３０１、３０
５）のドレイン近傍の電界を弱めて、リーク電流を低減
させる。
【００１３】図６に示すように、ＴＦＴで構成されるト
ランスファゲイト回路について、Ｐチャネル型ＴＦＴ
（６０２）を追加して、追加した前記Ｐチャネル型ＴＦ
Ｔ（６０２）により電圧降下させて、Ｐチャネル型ＴＦ
Ｔ（６０１）のドレイン近傍の電界を弱めて、リーク電
流を低減させる。
ランスファゲイト回路について、Ｐチャネル型ＴＦＴ
（６０２）を追加して、追加した前記Ｐチャネル型ＴＦ
Ｔ（６０２）により電圧降下させて、Ｐチャネル型ＴＦ
Ｔ（６０１）のドレイン近傍の電界を弱めて、リーク電
流を低減させる。
【００１４】本明細書で開示する発明は、ＴＦＴとし
て、その活性層をシリコンの結晶化を助長する触媒元素
を利用して結晶化されたシリコン膜を用いた場合に顕著
な効果を得ることができる。これは、上記触媒元素を用
いて結晶化された結晶性シリコン膜を用いてＴＦＴを構
成した場合、触媒元素に起因するトラップ準位によっ
て、本質的にＯＦＦ電流特性が悪化するためである。
て、その活性層をシリコンの結晶化を助長する触媒元素
を利用して結晶化されたシリコン膜を用いた場合に顕著
な効果を得ることができる。これは、上記触媒元素を用
いて結晶化された結晶性シリコン膜を用いてＴＦＴを構
成した場合、触媒元素に起因するトラップ準位によっ
て、本質的にＯＦＦ電流特性が悪化するためである。
【００１５】シリコンの結晶化を助長する金属元素とし
ては、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉ
ｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種類
のものを用いることができる。特にＮｉを用いた場合に
顕著な効果と実用性の高い再現性を得ることができる。
ては、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉ
ｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種類
のものを用いることができる。特にＮｉを用いた場合に
顕著な効果と実用性の高い再現性を得ることができる。
【００１６】これらの触媒元素（これらの触媒元素は全
て金属元素である）をアモルファスシリコンに導入する
には、 ・これらの触媒元素でなる電極を有するプラズマ処理装
置を用い、水素プラズマ処理を行う方法 ・スパッタ法や蒸着法やＣＶＤ法により、これら触媒元
素の薄膜、またはこれら触媒元素を含む薄膜をアモルフ
ァスシリコン膜の表面に形成する方法 ・これら触媒元素を含む溶液をモルファスシリコン膜上
に塗布する方法 等がある。特に最後の溶液を用いる方法は、予め導入さ
れる元素の濃度を溶液中の元素の濃度を調整すること
で、容易に制御することが可能であるので、再現性の高
い結果を得ることができる。
て金属元素である）をアモルファスシリコンに導入する
には、 ・これらの触媒元素でなる電極を有するプラズマ処理装
置を用い、水素プラズマ処理を行う方法 ・スパッタ法や蒸着法やＣＶＤ法により、これら触媒元
素の薄膜、またはこれら触媒元素を含む薄膜をアモルフ
ァスシリコン膜の表面に形成する方法 ・これら触媒元素を含む溶液をモルファスシリコン膜上
に塗布する方法 等がある。特に最後の溶液を用いる方法は、予め導入さ
れる元素の濃度を溶液中の元素の濃度を調整すること
で、容易に制御することが可能であるので、再現性の高
い結果を得ることができる。
【００１７】
〔実施例１〕図１に示すのは、ＴＦＴで構成されるイン
バータ回路において、Ｐチャネル型ＴＦＴ（１０２）を
入力と接続し、Ｐチャネル型ＴＦＴ（１０１）とＮチャ
ネル型ＴＦＴ（１０３）の間に挿入した例である。この
時、前記Ｐチャネル型ＴＦＴ（１０２）による電圧降下
があるため、Ｐチャネル型ＴＦＴ（１０１）のドレイン
近傍の電界を弱める効果がある。よって、リーク電流を
低減することができる。尚、前記Ｐチャネル型ＴＦＴ
（１０２）の数は複数個でも構わない。
バータ回路において、Ｐチャネル型ＴＦＴ（１０２）を
入力と接続し、Ｐチャネル型ＴＦＴ（１０１）とＮチャ
ネル型ＴＦＴ（１０３）の間に挿入した例である。この
時、前記Ｐチャネル型ＴＦＴ（１０２）による電圧降下
があるため、Ｐチャネル型ＴＦＴ（１０１）のドレイン
近傍の電界を弱める効果がある。よって、リーク電流を
低減することができる。尚、前記Ｐチャネル型ＴＦＴ
（１０２）の数は複数個でも構わない。
【００１８】図１１に本実施例で使用するＰチャネル型
ＴＦＴとＮチャネル型ＴＦＴの作製工程（その１）の断
面図を示す。まず、基板（コーニング７０５９）（１１
０１）上にスパッタリング法によって厚さ２０００Åの
酸化珪素の下地膜（１１０２）を形成した。基板は、下
地膜の成膜の前もしくは後に、歪み温度よりも高い温度
でアニールをおこなった後、０．１〜１．０℃／分で歪
み温度以下まで徐冷すると、その後の温度上昇を伴う工
程（本発明の赤外光照射を含む）での基板の収縮が少な
く、マスク合わせが用意となる。コーニング７０５９基
板では、６２０〜６６０℃で１〜４時間アニールした
後、０．１〜１．０℃／分、好ましくは、０．１〜０．
３℃／分で徐冷し、４５０〜５９０℃まで温度が低下し
た段階で取り出すとよい。
ＴＦＴとＮチャネル型ＴＦＴの作製工程（その１）の断
面図を示す。まず、基板（コーニング７０５９）（１１
０１）上にスパッタリング法によって厚さ２０００Åの
酸化珪素の下地膜（１１０２）を形成した。基板は、下
地膜の成膜の前もしくは後に、歪み温度よりも高い温度
でアニールをおこなった後、０．１〜１．０℃／分で歪
み温度以下まで徐冷すると、その後の温度上昇を伴う工
程（本発明の赤外光照射を含む）での基板の収縮が少な
く、マスク合わせが用意となる。コーニング７０５９基
板では、６２０〜６６０℃で１〜４時間アニールした
後、０．１〜１．０℃／分、好ましくは、０．１〜０．
３℃／分で徐冷し、４５０〜５９０℃まで温度が低下し
た段階で取り出すとよい。
【００１９】さて、下地膜成膜後、窒化珪素膜等によっ
て形成されたマスク（１１０３）を設けた。このマスク
（１１０３）は、スリット状に下地膜（１１０２）を露
呈させる。こうして図１１（Ａ）に示す状態を得る。図
１１（Ａ）の状態を上面から見ると、スリット状に下地
膜（１１０２）は露呈しており、他の部分はマスクされ
ている状態となっている。上記マスク（１１０３）を設
けた後、スパッタリング法によって、厚さ５〜２００
Å、例えば２０Åの珪化ニッケル膜（化学式ＮｉＳ
ｉx 、０．４≦ｘ≦２．５、例えば、ｘ＝２．０）を
（１１００）の領域にスパッタリング法によって選択的
に成膜した。この状態で、ニッケルが（１１００）の領
域に選択的に導入されることになる。（図１１（Ａ））
て形成されたマスク（１１０３）を設けた。このマスク
（１１０３）は、スリット状に下地膜（１１０２）を露
呈させる。こうして図１１（Ａ）に示す状態を得る。図
１１（Ａ）の状態を上面から見ると、スリット状に下地
膜（１１０２）は露呈しており、他の部分はマスクされ
ている状態となっている。上記マスク（１１０３）を設
けた後、スパッタリング法によって、厚さ５〜２００
Å、例えば２０Åの珪化ニッケル膜（化学式ＮｉＳ
ｉx 、０．４≦ｘ≦２．５、例えば、ｘ＝２．０）を
（１１００）の領域にスパッタリング法によって選択的
に成膜した。この状態で、ニッケルが（１１００）の領
域に選択的に導入されることになる。（図１１（Ａ））
【００２０】つぎに、マスク（１１０３）を取り除き、
プラズマＣＶＤ法によって、厚さ３００〜１５００Å、
例えば５００Åの真性（Ｉ型）の非晶質珪素膜（１１０
４）を成膜した。そして、不活性雰囲気下（窒素もしく
はアルゴン、大気圧），５５０℃、で４〜８時間アニー
ルして結晶化させた。この際、珪化ニッケル膜が選択的
に成膜された（１１００）の領域においては、基板（１
１０１）に対して垂直方向に結晶性珪素膜（１１０４）
の結晶化が進行した。そして、領域（１１００）以外の
領域では、矢印（１１０５）で示すように、領域（１１
００）から横方向（基板と平行な方向）に結晶成長が進
行した。（図１１（Ｂ））
プラズマＣＶＤ法によって、厚さ３００〜１５００Å、
例えば５００Åの真性（Ｉ型）の非晶質珪素膜（１１０
４）を成膜した。そして、不活性雰囲気下（窒素もしく
はアルゴン、大気圧），５５０℃、で４〜８時間アニー
ルして結晶化させた。この際、珪化ニッケル膜が選択的
に成膜された（１１００）の領域においては、基板（１
１０１）に対して垂直方向に結晶性珪素膜（１１０４）
の結晶化が進行した。そして、領域（１１００）以外の
領域では、矢印（１１０５）で示すように、領域（１１
００）から横方向（基板と平行な方向）に結晶成長が進
行した。（図１１（Ｂ））
【００２１】本実施例に示すように、珪素の結晶化を助
長する触媒元素を用いて結晶化させれた結晶性珪素膜
は、単結晶ウエハーと同じような結晶構造を有している
わけではないので、内部に不対結合手を中和するための
水素（またはハロゲン元素）が0.001 原子％〜５原子％
の濃度で含まれている。
長する触媒元素を用いて結晶化させれた結晶性珪素膜
は、単結晶ウエハーと同じような結晶構造を有している
わけではないので、内部に不対結合手を中和するための
水素（またはハロゲン元素）が0.001 原子％〜５原子％
の濃度で含まれている。
【００２２】図１１（Ｂ）に示す結晶化工程が終了した
ら、珪素膜をパターニングして、ＴＦＴの島状の活性層
（１１０４’）を形成した。この際、チャネル形成領域
となる部分に結晶成長の先端部（すなわち、結晶珪素領
域と非晶質珪素領域の境界で、ニッケルの濃度が大き
い）が存在しないようにすることが重要である。こうす
ることで、ソース／ドレイン間を移動するキャリアがチ
ャネル形成領域において、ニッケル元素の影響を受けな
いようにすることができる。活性層（１１０４’）の大
きさはＴＦＴのチャネル長とチャネル幅を考慮して決定
される。小さなものでは、５０μｍ×２０μｍ、大きな
ものでは１００μｍ×１０００μｍであった。
ら、珪素膜をパターニングして、ＴＦＴの島状の活性層
（１１０４’）を形成した。この際、チャネル形成領域
となる部分に結晶成長の先端部（すなわち、結晶珪素領
域と非晶質珪素領域の境界で、ニッケルの濃度が大き
い）が存在しないようにすることが重要である。こうす
ることで、ソース／ドレイン間を移動するキャリアがチ
ャネル形成領域において、ニッケル元素の影響を受けな
いようにすることができる。活性層（１１０４’）の大
きさはＴＦＴのチャネル長とチャネル幅を考慮して決定
される。小さなものでは、５０μｍ×２０μｍ、大きな
ものでは１００μｍ×１０００μｍであった。
【００２３】このような活性層を基板上に必要する数で
もって、また所定のパターンでもって形成した。そし
て、０．５〜４μｍここでは０．８〜１．４μｍにピー
クをもつ赤外光を３０〜１８０秒照射し、活性層の結晶
化をさらに助長させた。温度は８００〜１３００℃、代
表的には９００〜１２００℃、例えば１１００℃とし
た。活性層の表面の状態を良くするために、照射はＨ2
雰囲気中でおこなった。本工程は、活性層を選択的に加
熱することになるので、ガラス基板への加熱を最小限に
抑えることができる。そして、活性層中の欠陥や不体結
合手を減少させるのに非常に効果がある。（図１１
（Ｃ））
もって、また所定のパターンでもって形成した。そし
て、０．５〜４μｍここでは０．８〜１．４μｍにピー
クをもつ赤外光を３０〜１８０秒照射し、活性層の結晶
化をさらに助長させた。温度は８００〜１３００℃、代
表的には９００〜１２００℃、例えば１１００℃とし
た。活性層の表面の状態を良くするために、照射はＨ2
雰囲気中でおこなった。本工程は、活性層を選択的に加
熱することになるので、ガラス基板への加熱を最小限に
抑えることができる。そして、活性層中の欠陥や不体結
合手を減少させるのに非常に効果がある。（図１１
（Ｃ））
【００２４】つぎにプラズマＣＶＤ法によって厚さ１０
００Åの酸化珪素膜（１１０６）をゲイト絶縁膜として
成膜した。ＣＶＤの原料ガスとしてはＴＥＯＳ（テトラ
・エトキシ・シラン、Ｓｉ（ＯＣ2 Ｈ5 ）4 ）と酸素を
用い、成膜時の基板温度は３００〜５５０℃、例えば４
００℃とした。
００Åの酸化珪素膜（１１０６）をゲイト絶縁膜として
成膜した。ＣＶＤの原料ガスとしてはＴＥＯＳ（テトラ
・エトキシ・シラン、Ｓｉ（ＯＣ2 Ｈ5 ）4 ）と酸素を
用い、成膜時の基板温度は３００〜５５０℃、例えば４
００℃とした。
【００２５】このゲイト絶縁膜となる酸化珪素膜（１１
０６）の成膜後に、可視・近赤外光の照射による光アニ
ールを再度行なった。このアニールによって、主に酸化
珪素膜（１１０６）と活性層（１１０４’）との界面及
びその近傍における準位を効果的に消滅させることがで
きた。これは、ゲイト絶縁膜とチャネル形成領域との界
面特性が極めて重要である絶縁ゲイト型電界効果半導体
装置にとっては極めて有用なことである。
０６）の成膜後に、可視・近赤外光の照射による光アニ
ールを再度行なった。このアニールによって、主に酸化
珪素膜（１１０６）と活性層（１１０４’）との界面及
びその近傍における準位を効果的に消滅させることがで
きた。これは、ゲイト絶縁膜とチャネル形成領域との界
面特性が極めて重要である絶縁ゲイト型電界効果半導体
装置にとっては極めて有用なことである。
【００２６】引き続いて、スパッタリング法によって、
厚さ６０００〜８０００Å、例えば６０００Åのアルミ
ニウム（０．０１〜０．２％のスカンジウムを含む）を
成膜した。そして、アルミニウム膜をパターニングし
て、ゲイト電極（１１０７、１１０９）を形成した。さ
らに、このアルミニウムの電極の表面を陽極酸化して、
表面に酸化物層（１１０８、１１１０）を形成した。こ
の陽極酸化は、酒石酸が１〜５％含まれたエチレングリ
コール溶液中で行った。得られた酸化物層（１１０８、
１１１０）の厚さは２０００Åであった。なお、この酸
化物（１１０８、１１１０）とは、後のイオンドーピン
グ工程において、オフセットゲイト領域を形成する厚さ
となるので、オフセットゲイト領域の長さを上記陽極酸
化工程で決めることができる。
厚さ６０００〜８０００Å、例えば６０００Åのアルミ
ニウム（０．０１〜０．２％のスカンジウムを含む）を
成膜した。そして、アルミニウム膜をパターニングし
て、ゲイト電極（１１０７、１１０９）を形成した。さ
らに、このアルミニウムの電極の表面を陽極酸化して、
表面に酸化物層（１１０８、１１１０）を形成した。こ
の陽極酸化は、酒石酸が１〜５％含まれたエチレングリ
コール溶液中で行った。得られた酸化物層（１１０８、
１１１０）の厚さは２０００Åであった。なお、この酸
化物（１１０８、１１１０）とは、後のイオンドーピン
グ工程において、オフセットゲイト領域を形成する厚さ
となるので、オフセットゲイト領域の長さを上記陽極酸
化工程で決めることができる。
【００２７】次に、イオンドーピング法（またはプラズ
マドーピング法）によって、活性層領域（ソース／ドレ
イン、チャネルを構成する）にゲイト電極部、すなわち
ゲイト電極（１１０７）とその周囲の酸化層（１１０
８）、ゲイト電極（１１０９）とその周囲の酸化層（１
１１０）をマスクとして、自己整合的にＰもしくはＮ導
電型を付与する不純物を添加した。ドーピングガスとし
て、フォスフィン（ＰＨ3 ）およびジボラン（Ｂ2 Ｈ
6 ）を用い、前者の場合は、加速電圧を６０〜９０ｋ
Ｖ、例えば８０ｋＶ、後者の場合は、４０〜８０ｋＶ、
例えば６５ｋＶとする。ドース量は１×１０15〜８×１
０15ｃｍ-2、例えば、燐を２×１０15ｃｍ-2、ホウ素を
５×１０15ｃｍ-2とした。ドーピングに際しては、一方
の領域をフォトレジストで覆うことによって、それぞれ
の元素を選択的にドーピングした。この結果、Ｎ型の不
純物領域（１１１４、１１１６）、Ｐ型の不純物領域
（１１１１、１１１３）が形成され、Ｐチャネル型ＴＦ
Ｔ（ＰＴＦＴ）の領域とＮチャネル型ＴＦＴ（ＮＴＦ
Ｔ）との領域を形成することができた。
マドーピング法）によって、活性層領域（ソース／ドレ
イン、チャネルを構成する）にゲイト電極部、すなわち
ゲイト電極（１１０７）とその周囲の酸化層（１１０
８）、ゲイト電極（１１０９）とその周囲の酸化層（１
１１０）をマスクとして、自己整合的にＰもしくはＮ導
電型を付与する不純物を添加した。ドーピングガスとし
て、フォスフィン（ＰＨ3 ）およびジボラン（Ｂ2 Ｈ
6 ）を用い、前者の場合は、加速電圧を６０〜９０ｋ
Ｖ、例えば８０ｋＶ、後者の場合は、４０〜８０ｋＶ、
例えば６５ｋＶとする。ドース量は１×１０15〜８×１
０15ｃｍ-2、例えば、燐を２×１０15ｃｍ-2、ホウ素を
５×１０15ｃｍ-2とした。ドーピングに際しては、一方
の領域をフォトレジストで覆うことによって、それぞれ
の元素を選択的にドーピングした。この結果、Ｎ型の不
純物領域（１１１４、１１１６）、Ｐ型の不純物領域
（１１１１、１１１３）が形成され、Ｐチャネル型ＴＦ
Ｔ（ＰＴＦＴ）の領域とＮチャネル型ＴＦＴ（ＮＴＦ
Ｔ）との領域を形成することができた。
【００２８】その後、レーザー光の照射によってアニー
ル行った。レーザー光としては、ＫｒＦエキシマレーザ
ー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を用いた
が、他のレーザーであってもよい。レーザー光の照射条
件は、エネルギー密度が２００〜４００ｍＪ／ｃｍ2 、
例えば２５０ｍＪ／ｃｍ2 とし、一か所につき２〜１０
ショット、例えば２ショット照射した。このレーザー光
の照射時に基板を２００〜４５０℃程度に加熱すること
によって、効果を増大せしめてもよい。（図１１
（Ｄ））
ル行った。レーザー光としては、ＫｒＦエキシマレーザ
ー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を用いた
が、他のレーザーであってもよい。レーザー光の照射条
件は、エネルギー密度が２００〜４００ｍＪ／ｃｍ2 、
例えば２５０ｍＪ／ｃｍ2 とし、一か所につき２〜１０
ショット、例えば２ショット照射した。このレーザー光
の照射時に基板を２００〜４５０℃程度に加熱すること
によって、効果を増大せしめてもよい。（図１１
（Ｄ））
【００２９】また、この工程は、可視・近赤外光による
ランプアニールによる方法でもよい。可視・近赤外線は
結晶化した珪素、または燐またはホウ素が１０19〜１０
21ｃｍ-3添加された非晶質珪素へは吸収されやすく、１
０００℃以上の熱アニールにも匹敵する効果的なアニー
ルを行うことができる。燐またはホウ素が添加されてい
ると、その不純物散乱により、近赤外線でも十分光が吸
収される。このことは肉眼による観察でも黒色であるこ
とから十分に推測がつく。その反面、ガラス基板へは吸
収されにくいので、ガラス基板を高温に加熱することが
なく、また短時間の処理ですむので、ガラス基板の縮み
が問題となる工程においては最適な方法であるといえ
る。
ランプアニールによる方法でもよい。可視・近赤外線は
結晶化した珪素、または燐またはホウ素が１０19〜１０
21ｃｍ-3添加された非晶質珪素へは吸収されやすく、１
０００℃以上の熱アニールにも匹敵する効果的なアニー
ルを行うことができる。燐またはホウ素が添加されてい
ると、その不純物散乱により、近赤外線でも十分光が吸
収される。このことは肉眼による観察でも黒色であるこ
とから十分に推測がつく。その反面、ガラス基板へは吸
収されにくいので、ガラス基板を高温に加熱することが
なく、また短時間の処理ですむので、ガラス基板の縮み
が問題となる工程においては最適な方法であるといえ
る。
【００３０】続いて、厚さ６０００Åの酸化珪素膜（１
１１８）を層間絶縁物としてプラズマＣＶＤ法によって
形成した。この層間絶縁物としてはポリイミドまたは酸
化珪素とポリイミドの２層膜を利用してもよい。さらに
コンタクトホールを形成して、金属材料、例えば、窒化
チタンとアルミニウムの多層膜によってＴＦＴの電極・
配線（１１１７、１１２０、１１１９）を形成した。最
後に、１気圧の水素雰囲気で３５０℃、３０分のアニー
ルを行い、ＴＦＴを相補型に構成した半導体回路を完成
した。（図１１（Ｅ））ここで示したＴＦＴの作製工程
においては、各工程で生じた不対結合手を、その後の工
程で、水素雰囲気において、２５０〜４００℃で加熱す
ることによって中和することが重要である。
１１８）を層間絶縁物としてプラズマＣＶＤ法によって
形成した。この層間絶縁物としてはポリイミドまたは酸
化珪素とポリイミドの２層膜を利用してもよい。さらに
コンタクトホールを形成して、金属材料、例えば、窒化
チタンとアルミニウムの多層膜によってＴＦＴの電極・
配線（１１１７、１１２０、１１１９）を形成した。最
後に、１気圧の水素雰囲気で３５０℃、３０分のアニー
ルを行い、ＴＦＴを相補型に構成した半導体回路を完成
した。（図１１（Ｅ））ここで示したＴＦＴの作製工程
においては、各工程で生じた不対結合手を、その後の工
程で、水素雰囲気において、２５０〜４００℃で加熱す
ることによって中和することが重要である。
【００３１】本実施例においては、Ｎｉを導入する方法
として、非晶質珪素膜（１１０４）下の下地膜（１１０
２）上に選択的にＮｉを薄膜（極めて薄いので、膜とし
て観察することは困難である）として形成し、この部分
から結晶成長を行わす方法を採用したが、非晶質珪素膜
（１１０４）を形成後に、選択的に珪化ニッケル膜を成
膜する方法でもよい。即ち、結晶成長は非晶質珪素膜の
上面から行ってもよいし、下面から行ってもよい。ま
た、予め非晶質珪素膜を成膜し、さらにイオンドーピン
グ法を用いて、ニッケルイオンをこの非晶質珪素膜（１
１０４）中に選択的に注入する方法を採用してもよい。
この場合は、ニッケル元素の濃度を細かく制御すること
ができるという特徴を有する。またプラズマ処理やＣＶ
Ｄ法による方法でもよい。
として、非晶質珪素膜（１１０４）下の下地膜（１１０
２）上に選択的にＮｉを薄膜（極めて薄いので、膜とし
て観察することは困難である）として形成し、この部分
から結晶成長を行わす方法を採用したが、非晶質珪素膜
（１１０４）を形成後に、選択的に珪化ニッケル膜を成
膜する方法でもよい。即ち、結晶成長は非晶質珪素膜の
上面から行ってもよいし、下面から行ってもよい。ま
た、予め非晶質珪素膜を成膜し、さらにイオンドーピン
グ法を用いて、ニッケルイオンをこの非晶質珪素膜（１
１０４）中に選択的に注入する方法を採用してもよい。
この場合は、ニッケル元素の濃度を細かく制御すること
ができるという特徴を有する。またプラズマ処理やＣＶ
Ｄ法による方法でもよい。
【００３２】図１１に示したＴＦＴは、膜の平面方向に
結晶成長が行われており、その方向にキャリアが移動す
る構成となっていることが特徴である。この結晶成長
は、柱状あるいは針状に進行するもので、その方向に対
して移動するキャリアは、結晶粒界の影響を受けにくい
ものとなる。従って、移動度の高いＴＦＴを得ることが
できる。
結晶成長が行われており、その方向にキャリアが移動す
る構成となっていることが特徴である。この結晶成長
は、柱状あるいは針状に進行するもので、その方向に対
して移動するキャリアは、結晶粒界の影響を受けにくい
ものとなる。従って、移動度の高いＴＦＴを得ることが
できる。
【００３３】図１２に本実施例で使用する他の形式のＰ
チャネル型ＴＦＴとＮチャネル型ＴＦＴの作製工程（そ
の２）の断面図を示す。まず、基板（コーニング７０５
９）（１２０１）上にスパッタリング法によって厚さ２
０００Åの酸化珪素の下地膜（１２０２）を形成した。
基板は、下地膜の成膜の前もしくは後に、歪み温度より
も高い温度でアニールをおこなった後、０．１〜１．０
℃／分で歪み温度以下まで徐冷すると、その後の温度上
昇を伴う工程（本発明の赤外光照射を含む）での基板の
収縮が少なく、マスク合わせが用意となる。コーニング
７０５９基板では、６２０〜６６０℃で１〜４時間アニ
ールした後、０．１〜１．０℃／分、好ましくは、０．
０３〜０．３℃／分で徐冷し、４００〜５００℃まで温
度が低下した段階で取り出すとよい。
チャネル型ＴＦＴとＮチャネル型ＴＦＴの作製工程（そ
の２）の断面図を示す。まず、基板（コーニング７０５
９）（１２０１）上にスパッタリング法によって厚さ２
０００Åの酸化珪素の下地膜（１２０２）を形成した。
基板は、下地膜の成膜の前もしくは後に、歪み温度より
も高い温度でアニールをおこなった後、０．１〜１．０
℃／分で歪み温度以下まで徐冷すると、その後の温度上
昇を伴う工程（本発明の赤外光照射を含む）での基板の
収縮が少なく、マスク合わせが用意となる。コーニング
７０５９基板では、６２０〜６６０℃で１〜４時間アニ
ールした後、０．１〜１．０℃／分、好ましくは、０．
０３〜０．３℃／分で徐冷し、４００〜５００℃まで温
度が低下した段階で取り出すとよい。
【００３４】そして、プラズマＣＶＤ法によって、厚さ
３００〜１５００Å、例えば８００Åの真性（Ｉ型）の
非晶質珪素膜（１２０３）を成膜した。さらに、その上
にプラズマＣＶＤ法によって厚さ１００〜８００Å、例
えば２００Åの酸化珪素膜（１２０４）を堆積した。こ
えは、以下の熱アニール工程において保護膜となり、膜
表面の荒れを防止する。
３００〜１５００Å、例えば８００Åの真性（Ｉ型）の
非晶質珪素膜（１２０３）を成膜した。さらに、その上
にプラズマＣＶＤ法によって厚さ１００〜８００Å、例
えば２００Åの酸化珪素膜（１２０４）を堆積した。こ
えは、以下の熱アニール工程において保護膜となり、膜
表面の荒れを防止する。
【００３５】次に、窒素雰囲気下（大気圧）、６００℃
で４時間、熱アニールした。この熱アニールによって、
珪素膜中の余剰の水素は放出され、膜は低度の結晶性を
有することとなった。ただし、珪素膜をラマン散乱分光
法によって分析しても、９０％以上が結晶化している多
結晶珪素被膜のように、明確に珪素結晶に起因するピー
クを認めることはできなかった。このときの膜の結晶性
は、結晶成長用の核発生が少なくともおこなわれ、結晶
化した面積が５０％以下、代表的には１〜１０％の面積
しか結晶化していない状態である。ＴＥＭ（透過型電子
顕微鏡）による観察では１０００Å以下、典型的には２
０〜１００Åの微細な結晶が観察された。この結晶化を
３〜３０倍程度に核成長させるには、この珪素膜に、予
めイオン注入法によって１×１０14〜１×１０16ｃｍ-2
のドーズ量で珪素イオンを注入しておくと有効であっ
た。（図１２（Ａ））
で４時間、熱アニールした。この熱アニールによって、
珪素膜中の余剰の水素は放出され、膜は低度の結晶性を
有することとなった。ただし、珪素膜をラマン散乱分光
法によって分析しても、９０％以上が結晶化している多
結晶珪素被膜のように、明確に珪素結晶に起因するピー
クを認めることはできなかった。このときの膜の結晶性
は、結晶成長用の核発生が少なくともおこなわれ、結晶
化した面積が５０％以下、代表的には１〜１０％の面積
しか結晶化していない状態である。ＴＥＭ（透過型電子
顕微鏡）による観察では１０００Å以下、典型的には２
０〜１００Åの微細な結晶が観察された。この結晶化を
３〜３０倍程度に核成長させるには、この珪素膜に、予
めイオン注入法によって１×１０14〜１×１０16ｃｍ-2
のドーズ量で珪素イオンを注入しておくと有効であっ
た。（図１２（Ａ））
【００３６】この工程の後に、珪素膜をパターニングし
て、ＴＦＴの島状の活性層（１２０５）を形成した。活
性層（１２０５）の大きさはＴＦＴのチャネル長とチャ
ネル幅を考慮して決定される。小さなものでは、５０μ
ｍ×２０μｍ、大きなものでは１００μｍ×１０００μ
ｍであった。このような活性層を基板上に多く形成し
た。
て、ＴＦＴの島状の活性層（１２０５）を形成した。活
性層（１２０５）の大きさはＴＦＴのチャネル長とチャ
ネル幅を考慮して決定される。小さなものでは、５０μ
ｍ×２０μｍ、大きなものでは１００μｍ×１０００μ
ｍであった。このような活性層を基板上に多く形成し
た。
【００３７】そして、０．６〜４μｍ、ここでは０．８
〜１．４μｍにピークをもつ赤外光を３０〜１８０秒照
射し、活性層の結晶化をおこなった。温度は８００〜１
３００℃、代表的には９００〜１２００℃、例えば１１
００℃とした。活性層の表面の状態を良くするために、
照射はＨ2 雰囲気中でおこなった。本工程は、活性層を
選択的に加熱することになるので、ガラス基板への加熱
を最小限に抑えることができる。そして、活性層中の欠
陥や不体結合手を減少させるのに非常に効果がある。
（図１２（Ｂ））
〜１．４μｍにピークをもつ赤外光を３０〜１８０秒照
射し、活性層の結晶化をおこなった。温度は８００〜１
３００℃、代表的には９００〜１２００℃、例えば１１
００℃とした。活性層の表面の状態を良くするために、
照射はＨ2 雰囲気中でおこなった。本工程は、活性層を
選択的に加熱することになるので、ガラス基板への加熱
を最小限に抑えることができる。そして、活性層中の欠
陥や不体結合手を減少させるのに非常に効果がある。
（図１２（Ｂ））
【００３８】赤外線の光源としてはハロゲンランプを用
いた。可視・近赤外光の強度は、モニターの単結晶シリ
コンウェハー上の温度が８００〜１３００℃、代表的に
は９００〜１２００℃の間にあるように調整した。具体
的には、シリコンウェハーに埋め込んだ熱電対の温度を
モニターして、これを赤外線の光源にフィードバックさ
せた。
いた。可視・近赤外光の強度は、モニターの単結晶シリ
コンウェハー上の温度が８００〜１３００℃、代表的に
は９００〜１２００℃の間にあるように調整した。具体
的には、シリコンウェハーに埋め込んだ熱電対の温度を
モニターして、これを赤外線の光源にフィードバックさ
せた。
【００３９】なお、赤外光照射の際、その表面に保護膜
として酸化珪素または窒化珪素膜を形成してくことが好
ましい。これは、珪素膜（１２０５）の表面の状態を良
くするためである。本実施例では、珪素膜（１２０５）
の表面の状態を良くするために、Ｈ2 雰囲気中にておこ
なったが、Ｈ2 雰囲気に０．１〜１０容量％のＨＣｌ、
その他ハロゲン化水素やフッ素や塩素、臭素の化合物を
混入してもよい。
として酸化珪素または窒化珪素膜を形成してくことが好
ましい。これは、珪素膜（１２０５）の表面の状態を良
くするためである。本実施例では、珪素膜（１２０５）
の表面の状態を良くするために、Ｈ2 雰囲気中にておこ
なったが、Ｈ2 雰囲気に０．１〜１０容量％のＨＣｌ、
その他ハロゲン化水素やフッ素や塩素、臭素の化合物を
混入してもよい。
【００４０】この可視・近赤外光照射は、結晶化した珪
素膜を選択的に加熱することになるので、ガラス基板へ
の加熱を最小限に抑えることができる。そして、珪素膜
中の欠陥や不体結合手を減少させるのに非常に効果があ
る。また、ＲＴＡ工程が終了したのちに、２００〜５０
０℃、代表的には３５０℃で水素アニールをおこなうこ
とも、欠陥を減少させる上で有効である。これは１×１
０13〜１×１０15ｃｍ-2の量の水素のイオンドープをお
こない、さらに２００〜３００℃の熱処理によっても同
じ効果が得られる。
素膜を選択的に加熱することになるので、ガラス基板へ
の加熱を最小限に抑えることができる。そして、珪素膜
中の欠陥や不体結合手を減少させるのに非常に効果があ
る。また、ＲＴＡ工程が終了したのちに、２００〜５０
０℃、代表的には３５０℃で水素アニールをおこなうこ
とも、欠陥を減少させる上で有効である。これは１×１
０13〜１×１０15ｃｍ-2の量の水素のイオンドープをお
こない、さらに２００〜３００℃の熱処理によっても同
じ効果が得られる。
【００４１】ＲＴＡ工程後に、プラズマＣＶＤ法によっ
て厚さ１０００Åの酸化珪素膜（１２０６）をゲイト絶
縁膜として成膜した。ＣＶＤの原料ガスとしてはＴＥＯ
Ｓ（テトラ・エトキシ・シラン、Ｓｉ（ＯＣ2 Ｈ5 ）
4 ）と酸素を用い、成膜時の基板温度は３００〜５５０
℃、例えば４００℃とした。
て厚さ１０００Åの酸化珪素膜（１２０６）をゲイト絶
縁膜として成膜した。ＣＶＤの原料ガスとしてはＴＥＯ
Ｓ（テトラ・エトキシ・シラン、Ｓｉ（ＯＣ2 Ｈ5 ）
4 ）と酸素を用い、成膜時の基板温度は３００〜５５０
℃、例えば４００℃とした。
【００４２】このゲイト絶縁膜となる酸化珪素膜（１２
０６）の成膜後に、前記ＲＴＡ工程と同じ条件で可視・
近赤外線の照射による光アニールを再度行なった。この
アニールによって、主に酸化珪素膜（１２０６）と珪素
膜（１２０５）との界面及びその近傍における準位を消
滅させることができた。これは、ゲイト絶縁膜とチャネ
ル形成領域との界面特性が極めて重要である絶縁ゲイト
型電界効果半導体装置にとっては極めて有用である。
０６）の成膜後に、前記ＲＴＡ工程と同じ条件で可視・
近赤外線の照射による光アニールを再度行なった。この
アニールによって、主に酸化珪素膜（１２０６）と珪素
膜（１２０５）との界面及びその近傍における準位を消
滅させることができた。これは、ゲイト絶縁膜とチャネ
ル形成領域との界面特性が極めて重要である絶縁ゲイト
型電界効果半導体装置にとっては極めて有用である。
【００４３】引き続いて、スパッタリング法によって、
厚さ６０００〜８０００Å、例えば６０００Åのアルミ
ニウム（０．０１〜０．２５％の周期律表III ａの希土
類元素を含む）を成膜した。そしてアルミニウム膜をパ
ターニングして、ゲイト電極（１２０７、１２０９）を
形成した。さらに、このアルミニウムの電極の表面を陽
極酸化して、表面に酸化物層（１２０８、１２１０）を
形成した。この陽極酸化は、酒石酸が１〜５％含まれた
エチレングリコール溶液中で行った。得られた酸化物層
（１２０８、１２１０）の厚さは２０００Åであった。
なお、この酸化物（１２０８、１２１０）とは、後のイ
オンドーピング工程において、オフセットゲイト領域を
形成する厚さとなるので、オフセットゲイト領域の長さ
を上記陽極酸化工程で決めることができる。
厚さ６０００〜８０００Å、例えば６０００Åのアルミ
ニウム（０．０１〜０．２５％の周期律表III ａの希土
類元素を含む）を成膜した。そしてアルミニウム膜をパ
ターニングして、ゲイト電極（１２０７、１２０９）を
形成した。さらに、このアルミニウムの電極の表面を陽
極酸化して、表面に酸化物層（１２０８、１２１０）を
形成した。この陽極酸化は、酒石酸が１〜５％含まれた
エチレングリコール溶液中で行った。得られた酸化物層
（１２０８、１２１０）の厚さは２０００Åであった。
なお、この酸化物（１２０８、１２１０）とは、後のイ
オンドーピング工程において、オフセットゲイト領域を
形成する厚さとなるので、オフセットゲイト領域の長さ
を上記陽極酸化工程で決めることができる。
【００４４】次に、イオンドーピング法（プラズマドー
ピング法とも言う）によって、ゲイト電極部（すなわち
ゲイト電極（１２０７）とその周囲の酸化層（１２０
８）、ゲイト電極（１２０９）とその周囲の酸化層（１
２１０））をマスクとして、自己整合的にＰもしくはＮ
導電型を付与する不純物を珪素膜（１２０５）に添加し
た。ドーピングガスとして、フォスフィン（ＰＨ3 ）お
よびジボラン（Ｂ2 Ｈ6）を用い、前者の場合は、加速
電圧を６０〜９０ｋＶ、例えば８０ｋＶ、後者の場合
は、４０〜８０ｋＶ、例えば６５ｋＶとする。ドース量
は１×１０15〜８×１０15ｃｍ-2、例えば、燐を２×１
０15ｃｍ-2、ホウ素を５×１０15とした。ドーピングに
際しては、一方の領域をフォトレジストで覆うことによ
って、それぞれの元素を選択的にドーピングした。この
結果、Ｎ型の不純物領域（１２１４、１２１６）、Ｐ型
の不純物領域（１２１１、１２１３）が形成され、Ｐチ
ャネル型ＴＦＴ（ＰＴＦＴ）の領域とＮチャネル型ＴＦ
Ｔ（ＮＴＦＴ）との領域を形成することができた。
ピング法とも言う）によって、ゲイト電極部（すなわち
ゲイト電極（１２０７）とその周囲の酸化層（１２０
８）、ゲイト電極（１２０９）とその周囲の酸化層（１
２１０））をマスクとして、自己整合的にＰもしくはＮ
導電型を付与する不純物を珪素膜（１２０５）に添加し
た。ドーピングガスとして、フォスフィン（ＰＨ3 ）お
よびジボラン（Ｂ2 Ｈ6）を用い、前者の場合は、加速
電圧を６０〜９０ｋＶ、例えば８０ｋＶ、後者の場合
は、４０〜８０ｋＶ、例えば６５ｋＶとする。ドース量
は１×１０15〜８×１０15ｃｍ-2、例えば、燐を２×１
０15ｃｍ-2、ホウ素を５×１０15とした。ドーピングに
際しては、一方の領域をフォトレジストで覆うことによ
って、それぞれの元素を選択的にドーピングした。この
結果、Ｎ型の不純物領域（１２１４、１２１６）、Ｐ型
の不純物領域（１２１１、１２１３）が形成され、Ｐチ
ャネル型ＴＦＴ（ＰＴＦＴ）の領域とＮチャネル型ＴＦ
Ｔ（ＮＴＦＴ）との領域を形成することができた。
【００４５】その後、レーザー光の照射によってアニー
ル行った。レーザー光としては、ＫｒＦエキシマレーザ
ー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を用いた
が、他のレーザーであってもよい。レーザー光の照射条
件は、エネルギー密度が２００〜４００ｍＪ／ｃｍ2 、
例えば２５０ｍＪ／ｃｍ2 とし、一か所につき２〜１０
ショット、例えば２ショット照射した。このレーザー光
の照射時に基板を２００〜４５０℃程度に加熱すること
によって、効果を増大せしめてもよい。（図１２
（Ｃ））
ル行った。レーザー光としては、ＫｒＦエキシマレーザ
ー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を用いた
が、他のレーザーであってもよい。レーザー光の照射条
件は、エネルギー密度が２００〜４００ｍＪ／ｃｍ2 、
例えば２５０ｍＪ／ｃｍ2 とし、一か所につき２〜１０
ショット、例えば２ショット照射した。このレーザー光
の照射時に基板を２００〜４５０℃程度に加熱すること
によって、効果を増大せしめてもよい。（図１２
（Ｃ））
【００４６】また、この工程は、可視・近赤外光による
ランプアニールによる方法でもよい。可視・近赤外線は
結晶化した珪素、または燐またはホウ素が１０17〜１０
21ｃｍ-3添加された非晶質珪素へは吸収されやすく、１
０００℃以上の熱アニールにも匹敵する効果的なアニー
ルを行うことができる。燐またはホウ素が添加されてい
ると、その不純物散乱により、近赤外線でも十分光が吸
収される。このことは肉眼による観察でも黒色であるこ
とから十分に推測がつく。その反面、ガラス基板へは吸
収されにくいので、ガラス基板を高温に加熱することが
なく、また短時間の処理ですむので、ガラス基板の縮み
が問題となる工程においては最適な方法であるといえ
る。
ランプアニールによる方法でもよい。可視・近赤外線は
結晶化した珪素、または燐またはホウ素が１０17〜１０
21ｃｍ-3添加された非晶質珪素へは吸収されやすく、１
０００℃以上の熱アニールにも匹敵する効果的なアニー
ルを行うことができる。燐またはホウ素が添加されてい
ると、その不純物散乱により、近赤外線でも十分光が吸
収される。このことは肉眼による観察でも黒色であるこ
とから十分に推測がつく。その反面、ガラス基板へは吸
収されにくいので、ガラス基板を高温に加熱することが
なく、また短時間の処理ですむので、ガラス基板の縮み
が問題となる工程においては最適な方法であるといえ
る。
【００４７】続いて、厚さ６０００Åの酸化珪素膜（１
２１７）を層間絶縁物としてプラズマＣＶＤ法によって
形成した。この層間絶縁物としてはポリイミドまたは酸
化珪素とポリイミドの２層膜を利用してもよい。さらに
コンタクトホールを形成して、金属材料、例えば、窒化
チタンとアルミニウムの多層膜によってＴＦＴの電極・
配線（１２１８、１２２０、１２１９）を形成した。最
後に、１気圧の水素雰囲気で３５０℃、３０分のアニー
ルを行い、ＴＦＴを相補型に構成した半導体回路を完成
した。（図１２（Ｄ））
２１７）を層間絶縁物としてプラズマＣＶＤ法によって
形成した。この層間絶縁物としてはポリイミドまたは酸
化珪素とポリイミドの２層膜を利用してもよい。さらに
コンタクトホールを形成して、金属材料、例えば、窒化
チタンとアルミニウムの多層膜によってＴＦＴの電極・
配線（１２１８、１２２０、１２１９）を形成した。最
後に、１気圧の水素雰囲気で３５０℃、３０分のアニー
ルを行い、ＴＦＴを相補型に構成した半導体回路を完成
した。（図１２（Ｄ））
【００４８】特に本発明では、可視・近赤外光による光
アニールの工程で生じた不対結合手を、その後の工程
で、水素雰囲気において、２５０〜４００℃で加熱する
ことによって水素を添加し、中和することが重要であ
る。このように本発明により、量産性が向上し、かつ、
ゲイト電極が０Ｖまたはゲイト電極に逆バイアス電圧
（ＮＴＦＴの場合には負）が印加された状態のリーク電
流のばらつきを、従来の方法に比べて１〜２桁下げるこ
とができるようになった。
アニールの工程で生じた不対結合手を、その後の工程
で、水素雰囲気において、２５０〜４００℃で加熱する
ことによって水素を添加し、中和することが重要であ
る。このように本発明により、量産性が向上し、かつ、
ゲイト電極が０Ｖまたはゲイト電極に逆バイアス電圧
（ＮＴＦＴの場合には負）が印加された状態のリーク電
流のばらつきを、従来の方法に比べて１〜２桁下げるこ
とができるようになった。
【００４９】図１５に、本実施例によるインバータ回路
のパターン例を示す。配線（１５０１）はドレイン電圧
を供給するドレイン配線、配線（１５０２）は接地電位
を供給する接地配線である。ゲイト電極（１５０３）は
櫛状の形状をとる。ゲイト電極の２本の櫛状の部分を横
断してＰ型半導体領域対（１５０４）が設けられ、２個
のＰチャネル型ＴＦＴが形成される。またゲイト電極の
１本の櫛状の部分を横断してＮ型半導体領域対（１５０
５）が設けられ、１個のＮチャネル型ＴＦＴが形成され
る。Ｐ型半導体領域対（１５０４）の一方はドレイン配
線に接続され、Ｐ型半導体領域対（１５０４）の他方は
出力配線（１５０６）に接続する。そして、Ｎ型半導体
領域対（１５０５）の一方は接地配線に接続され、Ｎ型
半導体領域対（１５０５）の他方は出力配線に接続す
る。
のパターン例を示す。配線（１５０１）はドレイン電圧
を供給するドレイン配線、配線（１５０２）は接地電位
を供給する接地配線である。ゲイト電極（１５０３）は
櫛状の形状をとる。ゲイト電極の２本の櫛状の部分を横
断してＰ型半導体領域対（１５０４）が設けられ、２個
のＰチャネル型ＴＦＴが形成される。またゲイト電極の
１本の櫛状の部分を横断してＮ型半導体領域対（１５０
５）が設けられ、１個のＮチャネル型ＴＦＴが形成され
る。Ｐ型半導体領域対（１５０４）の一方はドレイン配
線に接続され、Ｐ型半導体領域対（１５０４）の他方は
出力配線（１５０６）に接続する。そして、Ｎ型半導体
領域対（１５０５）の一方は接地配線に接続され、Ｎ型
半導体領域対（１５０５）の他方は出力配線に接続す
る。
【００５０】〔実施例２〕図２に示すのは、ＴＦＴで構
成されるインバータ回路において、Ｐチャネル型ＴＦＴ
（２０２）を常時ＯＮ状態にし、Ｐチャネル型ＴＦＴ
（２０１）とＮチャネル型ＴＦＴ（２０３）の間に挿入
した例である。この時前記Ｐチャネル型ＴＦＴ（２０
２）による電圧降下があるため、Ｐチャネル型ＴＦＴ
（２０１）のドレイン近傍の電界を弱める効果がある。
よって、リーク電流を低減することができる。尚、前記
Ｐチャネル型ＴＦＴ（２０２）の数は複数個でも構わな
い。
成されるインバータ回路において、Ｐチャネル型ＴＦＴ
（２０２）を常時ＯＮ状態にし、Ｐチャネル型ＴＦＴ
（２０１）とＮチャネル型ＴＦＴ（２０３）の間に挿入
した例である。この時前記Ｐチャネル型ＴＦＴ（２０
２）による電圧降下があるため、Ｐチャネル型ＴＦＴ
（２０１）のドレイン近傍の電界を弱める効果がある。
よって、リーク電流を低減することができる。尚、前記
Ｐチャネル型ＴＦＴ（２０２）の数は複数個でも構わな
い。
【００５１】〔実施例３〕図３に示すのは、ＴＦＴで構
成されるＮＡＮＤ回路において、Ｐチャネル型ＴＦＴ
（３０２、３０６）を入力と接続し、Ｐチャネル型ＴＦ
Ｔ（３０１、３０５）とＮチャネル型ＴＦＴ（３０３）
の間に挿入した例である。この時前記Ｐチャネル型ＴＦ
Ｔ（３０２、３０６）による電圧降下があるため、Ｐチ
ャネル型ＴＦＴ（３０１、３０５）のドレイン近傍の電
界を弱める効果がある。よって、リーク電流を低減する
ことができる。尚、前記Ｐチャネル型ＴＦＴ（３０２、
３０６）の数は複数個でも構わない。
成されるＮＡＮＤ回路において、Ｐチャネル型ＴＦＴ
（３０２、３０６）を入力と接続し、Ｐチャネル型ＴＦ
Ｔ（３０１、３０５）とＮチャネル型ＴＦＴ（３０３）
の間に挿入した例である。この時前記Ｐチャネル型ＴＦ
Ｔ（３０２、３０６）による電圧降下があるため、Ｐチ
ャネル型ＴＦＴ（３０１、３０５）のドレイン近傍の電
界を弱める効果がある。よって、リーク電流を低減する
ことができる。尚、前記Ｐチャネル型ＴＦＴ（３０２、
３０６）の数は複数個でも構わない。
【００５２】〔実施例４〕図４に示すのは、ＴＦＴで構
成されるＮＡＮＤ回路において、Ｐチャネル型ＴＦＴ
（４０２、４０６）を常時ＯＮ状態にし、Ｐチャネル型
ＴＦＴ（４０１、４０５）とＮチャネル型ＴＦＴ（４０
３）の間に挿入した例である。この時前記Ｐチャネル型
ＴＦＴ（４０２、４０６）による電圧降下があるため、
Ｐチャネル型ＴＦＴ（４０１、４０５）のドレイン近傍
の電界を弱める効果がある。よって、リーク電流を低減
することができる。尚、前記Ｐチャネル型ＴＦＴ（４０
２、４０６）の数は複数個でも構わない。
成されるＮＡＮＤ回路において、Ｐチャネル型ＴＦＴ
（４０２、４０６）を常時ＯＮ状態にし、Ｐチャネル型
ＴＦＴ（４０１、４０５）とＮチャネル型ＴＦＴ（４０
３）の間に挿入した例である。この時前記Ｐチャネル型
ＴＦＴ（４０２、４０６）による電圧降下があるため、
Ｐチャネル型ＴＦＴ（４０１、４０５）のドレイン近傍
の電界を弱める効果がある。よって、リーク電流を低減
することができる。尚、前記Ｐチャネル型ＴＦＴ（４０
２、４０６）の数は複数個でも構わない。
【００５３】〔実施例５〕図５に示すのは、ＴＦＴで構
成されるＮＡＮＤ回路において、Ｐチャネル型ＴＦＴ
（５０２）を入力と接続し、尚かつＰチャネル型ＴＦＴ
（５０６）を常時ＯＮ状態にし、Ｐチャネル型ＴＦＴ
（５０１、５０５）とＮチャネル型ＴＦＴ（５０３）の
間に挿入した例である。この時前記Ｐチャネル型ＴＦＴ
（５０２、５０６）による電圧降下があるため、Ｐチャ
ネル型ＴＦＴ（５０１、５０５）のドレイン近傍の電界
を弱める効果がある。よって、リーク電流を低減するこ
とができる。尚、前記Ｐチャネル型ＴＦＴ（５０２、５
０６）の数は複数個でも構わない。
成されるＮＡＮＤ回路において、Ｐチャネル型ＴＦＴ
（５０２）を入力と接続し、尚かつＰチャネル型ＴＦＴ
（５０６）を常時ＯＮ状態にし、Ｐチャネル型ＴＦＴ
（５０１、５０５）とＮチャネル型ＴＦＴ（５０３）の
間に挿入した例である。この時前記Ｐチャネル型ＴＦＴ
（５０２、５０６）による電圧降下があるため、Ｐチャ
ネル型ＴＦＴ（５０１、５０５）のドレイン近傍の電界
を弱める効果がある。よって、リーク電流を低減するこ
とができる。尚、前記Ｐチャネル型ＴＦＴ（５０２、５
０６）の数は複数個でも構わない。
【００５４】〔実施例６〕図６に示すのは、ＴＦＴで構
成されるトランスファゲイト回路において、Ｐチャネル
型ＴＦＴ（６０３）をＰチャネル型ＴＦＴ（６０２）と
入力を接続し、Ｐチャネル型ＴＦＴ（６０２）とＮチャ
ネル型ＴＦＴ（６０１）の間に挿入した例である。この
時前記Ｐチャネル型ＴＦＴ（６０３）による電圧降下が
あるため、Ｐチャネル型ＴＦＴ（６０２）のドレイン近
傍の電界を弱める効果がある。よって、リーク電流を低
減することができる。尚、前記Ｐチャネル型ＴＦＴ（６
０３）の数は複数個でも構わない。
成されるトランスファゲイト回路において、Ｐチャネル
型ＴＦＴ（６０３）をＰチャネル型ＴＦＴ（６０２）と
入力を接続し、Ｐチャネル型ＴＦＴ（６０２）とＮチャ
ネル型ＴＦＴ（６０１）の間に挿入した例である。この
時前記Ｐチャネル型ＴＦＴ（６０３）による電圧降下が
あるため、Ｐチャネル型ＴＦＴ（６０２）のドレイン近
傍の電界を弱める効果がある。よって、リーク電流を低
減することができる。尚、前記Ｐチャネル型ＴＦＴ（６
０３）の数は複数個でも構わない。
【００５５】〔実施例７〕図７に示すのは、ＴＦＴで構
成されるトランスファゲイト回路において、Ｐチャネル
型ＴＦＴ（７０３）を常時ＯＮ状態にし、Ｐチャネル型
ＴＦＴ（７０２）とＮチャネル型ＴＦＴ（７０１）の間
に挿入した例である。この時前記Ｐチャネル型ＴＦＴ
（７０３）による電圧降下があるため、Ｐチャネル型Ｔ
ＦＴ（７０２）のドレイン近傍の電界を弱める効果があ
る。よって、リーク電流を低減することができる。尚、
前記Ｐチャネル型ＴＦＴ（７０３）の数は複数個でも構
わない。
成されるトランスファゲイト回路において、Ｐチャネル
型ＴＦＴ（７０３）を常時ＯＮ状態にし、Ｐチャネル型
ＴＦＴ（７０２）とＮチャネル型ＴＦＴ（７０１）の間
に挿入した例である。この時前記Ｐチャネル型ＴＦＴ
（７０３）による電圧降下があるため、Ｐチャネル型Ｔ
ＦＴ（７０２）のドレイン近傍の電界を弱める効果があ
る。よって、リーク電流を低減することができる。尚、
前記Ｐチャネル型ＴＦＴ（７０３）の数は複数個でも構
わない。
【００５６】〔実施例８〕図８に示すのは、ＴＦＴで構
成されるシフトレジスタ回路の内、１段の回路図であ
る。クロックトインバータ（８０１、８０３、８０４、
８０６）とインバータ（８０２、８０５）を構成するＰ
チャネル型ＴＦＴとＮチャネル型ＴＦＴの間にはＰチャ
ネル型ＴＦＴを挿入する。この時前記挿入したＰチャネ
ル型ＴＦＴによる電圧降下があるため、Ｐチャネル型Ｔ
ＦＴのドレイン近傍の電界を弱める効果がある。よっ
て、リーク電流を低減することができる。この例では、
前記挿入したＰチャネル型ＴＦＴのゲイト電極に入力信
号が接続されているが、実施例（その２）で示すよう
に、常時ＯＮ状態にしたＰチャネル型ＴＦＴを挿入して
も構わない。また、挿入するＰチャネル型ＴＦＴの数は
複数個でも構わない。
成されるシフトレジスタ回路の内、１段の回路図であ
る。クロックトインバータ（８０１、８０３、８０４、
８０６）とインバータ（８０２、８０５）を構成するＰ
チャネル型ＴＦＴとＮチャネル型ＴＦＴの間にはＰチャ
ネル型ＴＦＴを挿入する。この時前記挿入したＰチャネ
ル型ＴＦＴによる電圧降下があるため、Ｐチャネル型Ｔ
ＦＴのドレイン近傍の電界を弱める効果がある。よっ
て、リーク電流を低減することができる。この例では、
前記挿入したＰチャネル型ＴＦＴのゲイト電極に入力信
号が接続されているが、実施例（その２）で示すよう
に、常時ＯＮ状態にしたＰチャネル型ＴＦＴを挿入して
も構わない。また、挿入するＰチャネル型ＴＦＴの数は
複数個でも構わない。
【００５７】〔実施例９〕図９に示すのは、ＴＦＴで構
成されるシフトレジスタ回路の内、１段の回路図であ
る。クロックトインバータ（９０１、９０３、９０４、
９０６）とインバータ（９０２、９０５、９０８）とＮ
ＡＮＤ（９０７）を構成するＰチャネル型ＴＦＴとＮチ
ャネル型ＴＦＴの間にはＰチャネル型ＴＦＴを挿入す
る。この時前記挿入したＰチャネル型ＴＦＴによる電圧
降下があるため、Ｐチャネル型ＴＦＴのドレイン近傍の
電界を弱める効果がある。よって、リーク電流を低減す
ることができる。この例では、前記挿入したＰチャネル
型ＴＦＴのゲイト電極に入力信号が接続されているが、
実施例（その２、その４）で示すように、常時ＯＮ状態
にしたＰチャネル型ＴＦＴを挿入しても構わない。ま
た、挿入するＰチャネル型ＴＦＴの数は複数個でも構わ
ない。
成されるシフトレジスタ回路の内、１段の回路図であ
る。クロックトインバータ（９０１、９０３、９０４、
９０６）とインバータ（９０２、９０５、９０８）とＮ
ＡＮＤ（９０７）を構成するＰチャネル型ＴＦＴとＮチ
ャネル型ＴＦＴの間にはＰチャネル型ＴＦＴを挿入す
る。この時前記挿入したＰチャネル型ＴＦＴによる電圧
降下があるため、Ｐチャネル型ＴＦＴのドレイン近傍の
電界を弱める効果がある。よって、リーク電流を低減す
ることができる。この例では、前記挿入したＰチャネル
型ＴＦＴのゲイト電極に入力信号が接続されているが、
実施例（その２、その４）で示すように、常時ＯＮ状態
にしたＰチャネル型ＴＦＴを挿入しても構わない。ま
た、挿入するＰチャネル型ＴＦＴの数は複数個でも構わ
ない。
【００５８】〔実施例１０〕図１０に示すのは、ＴＦＴ
で構成されるシフトレジスタ回路の内、１段の回路図で
ある。トランスファゲイト（１００１、１００４）とイ
ンバータ（１００２、１００３、１００５、１００６）
を構成するＰチャネル型ＴＦＴとＮチャネル型ＴＦＴの
間にはＰチャネル型ＴＦＴを挿入する。この時前記挿入
したＰチャネル型ＴＦＴによる電圧降下があるため、Ｐ
チャネル型ＴＦＴのドレイン近傍の電界を弱める効果が
ある。よって、リーク電流を低減することができる。こ
の例では、前記挿入したＰチャネル型ＴＦＴのゲイト電
極に入力信号が接続されているが、実施例（その２、そ
の７）で示すように、常時ＯＮ状態にしたＰチャネル型
ＴＦＴを挿入しても構わない。また、挿入するＰチャネ
ル型ＴＦＴの数は複数個でも構わない。
で構成されるシフトレジスタ回路の内、１段の回路図で
ある。トランスファゲイト（１００１、１００４）とイ
ンバータ（１００２、１００３、１００５、１００６）
を構成するＰチャネル型ＴＦＴとＮチャネル型ＴＦＴの
間にはＰチャネル型ＴＦＴを挿入する。この時前記挿入
したＰチャネル型ＴＦＴによる電圧降下があるため、Ｐ
チャネル型ＴＦＴのドレイン近傍の電界を弱める効果が
ある。よって、リーク電流を低減することができる。こ
の例では、前記挿入したＰチャネル型ＴＦＴのゲイト電
極に入力信号が接続されているが、実施例（その２、そ
の７）で示すように、常時ＯＮ状態にしたＰチャネル型
ＴＦＴを挿入しても構わない。また、挿入するＰチャネ
ル型ＴＦＴの数は複数個でも構わない。
【００５９】〔実施例１１〕本実施例は、図１２（Ａ）
に示す工程において、シリコンの結晶化を助長する触媒
元素であるニッケル元素を溶液を用いて導入する方法に
関する。本実施例においては、図１２（Ａ）に示す状態
において、酸化珪素膜１２０４を極薄い酸化膜（厚さ数
十Å程度）を形成する。この酸化膜の形成は、酸化性雰
囲気中におけるＵＶ光の照射で行えばよい。
に示す工程において、シリコンの結晶化を助長する触媒
元素であるニッケル元素を溶液を用いて導入する方法に
関する。本実施例においては、図１２（Ａ）に示す状態
において、酸化珪素膜１２０４を極薄い酸化膜（厚さ数
十Å程度）を形成する。この酸化膜の形成は、酸化性雰
囲気中におけるＵＶ光の照射で行えばよい。
【００６０】この酸化膜１２０４は、後の溶液塗布工程
において、溶液が弾かれないようにするためのものであ
る。次にニッケル酢酸塩溶液をスピナーを用いてスピン
コートすることにより、ニッケル元素をアモルファスシ
リコン膜１１０１の表面に極薄い酸化膜１２０４を介し
て接触させた状態とする。後は、図１２の工程の説明に
おいて記載した方法により、結晶化工程を行えばよい。
において、溶液が弾かれないようにするためのものであ
る。次にニッケル酢酸塩溶液をスピナーを用いてスピン
コートすることにより、ニッケル元素をアモルファスシ
リコン膜１１０１の表面に極薄い酸化膜１２０４を介し
て接触させた状態とする。後は、図１２の工程の説明に
おいて記載した方法により、結晶化工程を行えばよい。
【００６１】〔実施例１２〕本実施例は、図１１（Ａ）
に示す工程において、ニッケル酢酸塩溶液を塗布し、ニ
ッケル元素を導入するものである。図１１（Ａ）に示す
工程において、ニッケル酢酸塩溶液をスピナーを用いて
スピンコートした後、アモルファスシリコン膜を成膜
し、さらに加熱処理を施すことにより、結晶性珪素膜を
得ればよい。
に示す工程において、ニッケル酢酸塩溶液を塗布し、ニ
ッケル元素を導入するものである。図１１（Ａ）に示す
工程において、ニッケル酢酸塩溶液をスピナーを用いて
スピンコートした後、アモルファスシリコン膜を成膜
し、さらに加熱処理を施すことにより、結晶性珪素膜を
得ればよい。
【００６２】〔実施例１３〕本実施例は、シリコンの結
晶化を助長する触媒元素として、Ｐｄを用いた場合の例
である。ＰｄはＮｉに比較して、その効果や再現性の点
で劣るが、実用性という点においては利用できる元素で
ある。本実施例では、パラジウム塩として知られている
材料である塩化パラジウム（ＰｄＣｌ2 ２Ｈ2 Ｏ）溶液
を用いて、パラジウムの導入を行う。
晶化を助長する触媒元素として、Ｐｄを用いた場合の例
である。ＰｄはＮｉに比較して、その効果や再現性の点
で劣るが、実用性という点においては利用できる元素で
ある。本実施例では、パラジウム塩として知られている
材料である塩化パラジウム（ＰｄＣｌ2 ２Ｈ2 Ｏ）溶液
を用いて、パラジウムの導入を行う。
【００６３】ここでは、Ｐｄを用いる例を示したが、他
に触媒元素としてＦｅ（鉄）を用いる場合には、その化
合物として鉄塩として知られている材料、例えば臭化第
１鉄（ＦｅＢｒ2 ６Ｈ2 Ｏ）、臭化第２鉄（ＦｅＢｒ3
６Ｈ2 Ｏ）、酢酸第２鉄（Ｆｅ（Ｃ2 Ｈ3 Ｏ2)3xＨ2
Ｏ）、塩化第１鉄（ＦｅＣｌ2 ４Ｈ2 Ｏ）、塩化第２鉄
（ＦｅＣｌ3 ６Ｈ2 Ｏ）、フッ化第２鉄（ＦｅＦ3 ３Ｈ
2 Ｏ）、硝酸第２鉄（Ｆｅ（ＮＯ3)3 ９Ｈ2 Ｏ）、リン
酸第１鉄（Ｆｅ3 （ＰＯ4)2 ８Ｈ2 Ｏ）、リン酸第２鉄
（ＦｅＰＯ4 ２Ｈ2 Ｏ）から選ばれたものを用いること
ができる。
に触媒元素としてＦｅ（鉄）を用いる場合には、その化
合物として鉄塩として知られている材料、例えば臭化第
１鉄（ＦｅＢｒ2 ６Ｈ2 Ｏ）、臭化第２鉄（ＦｅＢｒ3
６Ｈ2 Ｏ）、酢酸第２鉄（Ｆｅ（Ｃ2 Ｈ3 Ｏ2)3xＨ2
Ｏ）、塩化第１鉄（ＦｅＣｌ2 ４Ｈ2 Ｏ）、塩化第２鉄
（ＦｅＣｌ3 ６Ｈ2 Ｏ）、フッ化第２鉄（ＦｅＦ3 ３Ｈ
2 Ｏ）、硝酸第２鉄（Ｆｅ（ＮＯ3)3 ９Ｈ2 Ｏ）、リン
酸第１鉄（Ｆｅ3 （ＰＯ4)2 ８Ｈ2 Ｏ）、リン酸第２鉄
（ＦｅＰＯ4 ２Ｈ2 Ｏ）から選ばれたものを用いること
ができる。
【００６４】また、触媒元素としてＣｏ（コバルト）を
用いる場合には、その化合物としてコバルト塩として知
られている材料、例えば臭化コバルト（ＣｏＢｒ６Ｈ2
Ｏ）、酢酸コバルト（Ｃｏ（Ｃ2 Ｈ3 Ｏ2)2 ４Ｈ2
Ｏ）、塩化コバルト（ＣｏＣｌ2６Ｈ2 Ｏ）、フッ化コ
バルト（ＣｏＦ2 xＨ2 Ｏ）、硝酸コバルト（Ｃｏ（Ｎ
ｏ3)2 ６Ｈ2 Ｏ）から選ばれたものを用いることができ
る。
用いる場合には、その化合物としてコバルト塩として知
られている材料、例えば臭化コバルト（ＣｏＢｒ６Ｈ2
Ｏ）、酢酸コバルト（Ｃｏ（Ｃ2 Ｈ3 Ｏ2)2 ４Ｈ2
Ｏ）、塩化コバルト（ＣｏＣｌ2６Ｈ2 Ｏ）、フッ化コ
バルト（ＣｏＦ2 xＨ2 Ｏ）、硝酸コバルト（Ｃｏ（Ｎ
ｏ3)2 ６Ｈ2 Ｏ）から選ばれたものを用いることができ
る。
【００６５】また、触媒元素としてＲｕ（ルテニウム）
を用いる場合には、その化合物としてルテニウム塩とし
て知られている材料、例えば塩化ルテニウム（ＲｕＣｌ
3 Ｈ2 Ｏ）を用いることができる。
を用いる場合には、その化合物としてルテニウム塩とし
て知られている材料、例えば塩化ルテニウム（ＲｕＣｌ
3 Ｈ2 Ｏ）を用いることができる。
【００６６】また、触媒元素してＲｈ（ロジウム）を用
いる場合には、その化合物としてロジウム塩として知ら
れている材料、例えば塩化ロジウム（ＲｈＣｌ3 ３Ｈ2
Ｏ）を用いることができる。
いる場合には、その化合物としてロジウム塩として知ら
れている材料、例えば塩化ロジウム（ＲｈＣｌ3 ３Ｈ2
Ｏ）を用いることができる。
【００６７】また、触媒元素としてＯｓ（オスニウム）
を用いる場合には、その化合物としてオスニウム塩とし
て知られている材料、例えば塩化オスニウム（ＯｓＣｌ
3 ）を用いることができる。
を用いる場合には、その化合物としてオスニウム塩とし
て知られている材料、例えば塩化オスニウム（ＯｓＣｌ
3 ）を用いることができる。
【００６８】また、触媒元素としてＩｒ（イリジウム）
を用いる場合には、その化合物としてイリジウム塩とし
て知られている材料、例えば三塩化イリジウム（ＩｒＣ
ｌ3３Ｈ2 Ｏ）、四塩化イリジウム（ＩｒＣｌ4 ）から
選ばれた材料を用いることができる。
を用いる場合には、その化合物としてイリジウム塩とし
て知られている材料、例えば三塩化イリジウム（ＩｒＣ
ｌ3３Ｈ2 Ｏ）、四塩化イリジウム（ＩｒＣｌ4 ）から
選ばれた材料を用いることができる。
【００６９】また、触媒元素としてＰｔ（白金）を用い
る場合には、その化合物として白金塩として知られてい
る材料、例えば塩化第二白金（ＰｔＣｌ4 ５Ｈ2 Ｏ）を
用いることができる。
る場合には、その化合物として白金塩として知られてい
る材料、例えば塩化第二白金（ＰｔＣｌ4 ５Ｈ2 Ｏ）を
用いることができる。
【００７０】また、触媒元素としてＣｕ（銅）を用いる
場合には、その化合物として酢酸第二銅（Ｃｕ（ＣＨ3
ＣＯＯ）2 ）、塩化第二銅（ＣｕＣｌ2 ２Ｈ2 Ｏ）、硝
酸第二銅（Ｃｕ（ＮＯ3)2 ３Ｈ2 Ｏ）から選ばれた材料
を用いることができる。
場合には、その化合物として酢酸第二銅（Ｃｕ（ＣＨ3
ＣＯＯ）2 ）、塩化第二銅（ＣｕＣｌ2 ２Ｈ2 Ｏ）、硝
酸第二銅（Ｃｕ（ＮＯ3)2 ３Ｈ2 Ｏ）から選ばれた材料
を用いることができる。
【００７１】また、触媒元素として金を用いる場合に
は、その化合物として三塩化金（ＡｕＣｌ3 xＨ2
Ｏ）、塩化金塩（ＡｕＨＣｌ4 ４Ｈ2 Ｏ）から選ばれた
材料を用いることができる。
は、その化合物として三塩化金（ＡｕＣｌ3 xＨ2
Ｏ）、塩化金塩（ＡｕＨＣｌ4 ４Ｈ2 Ｏ）から選ばれた
材料を用いることができる。
【００７２】
【発明の効果】本発明に示されるように、Ｐチャネル型
ＴＦＴとＮチャネル型ＴＦＴの間にＰチャネル型ＴＦＴ
を挿入することにより、電圧降下を生じさせ、Ｐチャネ
ル型ＴＦＴのドレイン近傍の電界が弱め、リーク電流を
低減することが可能になる。図１４にＰチャネル型ＴＦ
Ｔを２個直列接続した場合のリーク電流のばらつきを示
す。図１４から、リーク電流のばらつきは１桁の範囲に
収まっていることが分かる。図１３と図１４を比較する
と本発明の効果は明白である。従って、薄膜半導体集積
回路の消費電力も低減することが可能になる。
ＴＦＴとＮチャネル型ＴＦＴの間にＰチャネル型ＴＦＴ
を挿入することにより、電圧降下を生じさせ、Ｐチャネ
ル型ＴＦＴのドレイン近傍の電界が弱め、リーク電流を
低減することが可能になる。図１４にＰチャネル型ＴＦ
Ｔを２個直列接続した場合のリーク電流のばらつきを示
す。図１４から、リーク電流のばらつきは１桁の範囲に
収まっていることが分かる。図１３と図１４を比較する
と本発明の効果は明白である。従って、薄膜半導体集積
回路の消費電力も低減することが可能になる。
【図１】 本発明によるＴＦＴで構成されるインバータ
回路の例を示す。
回路の例を示す。
【図２】 本発明によるＴＦＴで構成されるインバータ
回路の例を示す。
回路の例を示す。
【図３】 本発明によるＴＦＴで構成されるＮＡＮＤ回
路の例を示す。
路の例を示す。
【図４】 本発明によるＴＦＴで構成されるＮＡＮＤ回
路の例を示す。
路の例を示す。
【図５】 本発明によるＴＦＴで構成されるＮＡＮＤ回
路の例を示す。
路の例を示す。
【図６】 本発明によるＴＦＴで構成されるトランスフ
ァゲイト回路の例を示す。
ァゲイト回路の例を示す。
【図７】 本発明によるＴＦＴで構成されるトランスフ
ァゲイト回路の例を示す。
ァゲイト回路の例を示す。
【図８】 本発明によるＴＦＴで構成されるシフトレジ
スタ回路の一部の例を示す。
スタ回路の一部の例を示す。
【図９】 本発明によるＴＦＴで構成されるシフトレジ
スタ回路の一部の例を示す。
スタ回路の一部の例を示す。
【図１０】本発明によるＴＦＴで構成されるシフトレジ
スタ回路の一部の例を示す。
スタ回路の一部の例を示す。
【図１１】本発明によるＴＦＴの作製工程（その１）の
断面図を示す。
断面図を示す。
【図１２】本発明によるＴＦＴの作製工程（その２）の
断面図を示す。
断面図を示す。
【図１３】従来のＰチャネル型ＴＦＴのリーク電流のば
らつきを示す。
らつきを示す。
【図１４】本発明によるＰチャネル型ＴＦＴのリーク電
流のばらつきを示す。
流のばらつきを示す。
【図１５】本発明によるインバータ回路のパターンの例
を示す。
を示す。
１０１、１０２、２０１、２０２、・・・Ｐチャネル型
ＴＦＴ ３０１、３０２、３０５、３０６、４０５、４０６、５
０５、５０６、６０１、６０２、７０１、７０２１０
３、２０３、３０３、３０４、・・・Ｎチャネル型ＴＦ
Ｔ ４０３、４０４、５０３、５０４８０１、８０３、８０
４、８０６、・・・クロックトインバータ ９０１、９０３、９０４、９０６８０２、８０５、９０
２、９０５、・・・インバータ ９０８、１００２、１００３、１００５、１００６ ９０７ ・・・ＮＡＮＤ １００１、１００４ ・・・トランスファ
ゲイト １１０１、１２０１ ・・・ガラス基板 １１０２、１２０２ ・・・下地膜（酸化
珪素膜） １１０３ ・・・マスク １１０４、１２０３ ・・・珪素膜 １１０４’、１２０５ ・・・島状珪素膜
（活性層） １１０５ ・・・結晶化の方向 １１０６、１２０６ ・・・ゲイト絶縁膜
（酸化珪素膜） １１０７、１２０７ ・・・ゲイト電極
（アルミニウム） １１０８、１２０８ ・・・陽極酸化層
（酸化アルミニウム） １１０９、１２０９ ・・・ゲイト電極 １１１０、１２１０ ・・・陽極酸化層 １１１１、１２１１ ・・・ソース（ドレ
イン）領域 １１１２、１２１２ ・・・チャネル形成
領域 １１１３、１２１３ ・・・ドレイン（ソ
ース）領域 １１１４、１２１４ ・・・ソース（ドレ
イン）領域 １１１５、１２１５ ・・・チャネル形成
領域 １１１６、１２１６ ・・・ドレイン（ソ
ース）領域 １１１７、１２１８ ・・・電極 １１１８、１２１７ ・・・層間絶縁物 １１１９、１２１９ ・・・電極 １１２０、１２２０ ・・・電極 １２０４ ・・・酸化珪素膜
ＴＦＴ ３０１、３０２、３０５、３０６、４０５、４０６、５
０５、５０６、６０１、６０２、７０１、７０２１０
３、２０３、３０３、３０４、・・・Ｎチャネル型ＴＦ
Ｔ ４０３、４０４、５０３、５０４８０１、８０３、８０
４、８０６、・・・クロックトインバータ ９０１、９０３、９０４、９０６８０２、８０５、９０
２、９０５、・・・インバータ ９０８、１００２、１００３、１００５、１００６ ９０７ ・・・ＮＡＮＤ １００１、１００４ ・・・トランスファ
ゲイト １１０１、１２０１ ・・・ガラス基板 １１０２、１２０２ ・・・下地膜（酸化
珪素膜） １１０３ ・・・マスク １１０４、１２０３ ・・・珪素膜 １１０４’、１２０５ ・・・島状珪素膜
（活性層） １１０５ ・・・結晶化の方向 １１０６、１２０６ ・・・ゲイト絶縁膜
（酸化珪素膜） １１０７、１２０７ ・・・ゲイト電極
（アルミニウム） １１０８、１２０８ ・・・陽極酸化層
（酸化アルミニウム） １１０９、１２０９ ・・・ゲイト電極 １１１０、１２１０ ・・・陽極酸化層 １１１１、１２１１ ・・・ソース（ドレ
イン）領域 １１１２、１２１２ ・・・チャネル形成
領域 １１１３、１２１３ ・・・ドレイン（ソ
ース）領域 １１１４、１２１４ ・・・ソース（ドレ
イン）領域 １１１５、１２１５ ・・・チャネル形成
領域 １１１６、１２１６ ・・・ドレイン（ソ
ース）領域 １１１７、１２１８ ・・・電極 １１１８、１２１７ ・・・層間絶縁物 １１１９、１２１９ ・・・電極 １１２０、１２２０ ・・・電極 １２０４ ・・・酸化珪素膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 21/336 Ｈ０１Ｌ 29/78 ６１７ Ａ ６２７ Ｇ
Claims (7)
- 【請求項１】 少なくとも１個のＰチャネル型薄膜トラ
ンジスタで構成され、信号入力端子と、出力信号を供給
する出力端子を備えた第１の薄膜トランジスタ回路と、
また少なくとも１個のＮチャネル型薄膜トランジスタで
構成され、信号入力端子は前記第１の薄膜トランジスタ
回路と入力を共有し、出力信号を供給する出力端子を備
えた第２の薄膜トランジスタ回路とを有し、前記第１・
第２の薄膜トランジスタ回路の出力端子の間に少なくと
も１個のＰチャネル型薄膜トランジスタを挿入して接続
したことを特徴とする薄膜半導体集積回路。 - 【請求項２】 請求項１において、第１・第２の薄膜ト
ランジスタ回路に入力される入力信号が、前記第１・第
２の薄膜トランジスタ回路の間に挿入されるＰチャネル
型薄膜トランジスタのゲイト電極に入力されることを特
徴とする薄膜半導体集積回路。 - 【請求項３】 請求項１において、第２の薄膜トランジ
スタ回路の構成において、少なくとも１個のＮチャネル
型薄膜トランジスタの他に、常時ＯＮ状態にされた少な
くとも１個のＰチャネル型薄膜トランジスタを接続した
ことを特徴とする薄膜半導体集積回路。 - 【請求項４】 請求項１において、第１の薄膜トランジ
スタ回路の構成において、少なくとも１個のＰチャネル
型薄膜トランジスタの他に、常時ＯＮ状態にされた少な
くとも１個のＰチャネル型薄膜トランジスタを接続した
ことを特徴とする薄膜半導体集積回路。 - 【請求項５】 請求項１において、薄膜トランジスタの
活性層は結晶性シリコンによって構成され、１×１０15
〜５×１０19原子／ｃｍ3 のシリコンの結晶化を促進す
る触媒元素が含有されていることを特徴とする薄膜半導
体集積回路。 - 【請求項６】 請求項５において、触媒元素として、Ｆ
ｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐ
ｔ、Ｃｕ、Ａｕから選ばれた一種または複数種類のもの
が用いられていることを特徴とする薄膜半導体集積回
路。 - 【請求項７】 請求項５において、結晶性シリコン中に
は、水素またはハロゲン元素が0.001 原子％〜５原子％
の濃度で含まれていることを特徴とする薄膜半導体集積
回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04340995A JP3768260B2 (ja) | 1995-02-07 | 1995-02-07 | トランスファゲイト回路 |
| KR1019960003280A KR100306830B1 (ko) | 1995-02-07 | 1996-02-07 | 박막반도체집적회로 |
| US08/967,295 US5912474A (en) | 1995-02-07 | 1997-11-07 | Thin film integrated circuit including at least two P-type transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04340995A JP3768260B2 (ja) | 1995-02-07 | 1995-02-07 | トランスファゲイト回路 |
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|---|---|
| JPH08213477A true JPH08213477A (ja) | 1996-08-20 |
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Family
ID=12662952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04340995A Expired - Fee Related JP3768260B2 (ja) | 1995-02-07 | 1995-02-07 | トランスファゲイト回路 |
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| Country | Link |
|---|---|
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| JP (1) | JP3768260B2 (ja) |
| KR (1) | KR100306830B1 (ja) |
Cited By (4)
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|---|---|---|---|---|
| JP2002076135A (ja) * | 2000-09-01 | 2002-03-15 | Texas Instr Japan Ltd | Ｍｏｓトランジスタ、インバータ、レシオ回路及びラッチ回路 |
| JP2006066484A (ja) * | 2004-08-25 | 2006-03-09 | Mitsubishi Heavy Ind Ltd | 半導体回路 |
| JP2011097075A (ja) * | 2010-12-22 | 2011-05-12 | Semiconductor Energy Lab Co Ltd | 半導体装置、イメージセンサ及び撮影機器 |
| WO2016031014A1 (ja) * | 2014-08-28 | 2016-03-03 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置、及び、半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4744807B2 (ja) * | 2004-01-06 | 2011-08-10 | パナソニック株式会社 | 半導体集積回路装置 |
| KR102302275B1 (ko) * | 2015-02-28 | 2021-09-15 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69128876T2 (de) * | 1990-11-30 | 1998-08-06 | Sharp Kk | Dünnfilm-Halbleitervorrichtung |
| JPH04241466A (ja) * | 1991-01-16 | 1992-08-28 | Casio Comput Co Ltd | 電界効果型トランジスタ |
| US5501989A (en) * | 1993-03-22 | 1996-03-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer |
-
1995
- 1995-02-07 JP JP04340995A patent/JP3768260B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-07 KR KR1019960003280A patent/KR100306830B1/ko not_active IP Right Cessation
-
1997
- 1997-11-07 US US08/967,295 patent/US5912474A/en not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076135A (ja) * | 2000-09-01 | 2002-03-15 | Texas Instr Japan Ltd | Ｍｏｓトランジスタ、インバータ、レシオ回路及びラッチ回路 |
| JP2006066484A (ja) * | 2004-08-25 | 2006-03-09 | Mitsubishi Heavy Ind Ltd | 半導体回路 |
| JP2011097075A (ja) * | 2010-12-22 | 2011-05-12 | Semiconductor Energy Lab Co Ltd | 半導体装置、イメージセンサ及び撮影機器 |
| WO2016031014A1 (ja) * | 2014-08-28 | 2016-03-03 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置、及び、半導体装置の製造方法 |
| JP5989238B2 (ja) * | 2014-08-28 | 2016-09-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置、及び、半導体装置の製造方法 |
| JPWO2016031014A1 (ja) * | 2014-08-28 | 2017-04-27 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置、及び、半導体装置の製造方法 |
| US10217665B2 (en) | 2014-08-28 | 2019-02-26 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device and method for producing semiconductor device |
| US10340184B2 (en) | 2014-08-28 | 2019-07-02 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100306830B1 (ko) | 2001-12-17 |
| JP3768260B2 (ja) | 2006-04-19 |
| KR960032770A (ko) | 1996-09-17 |
| US5912474A (en) | 1999-06-15 |
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