KR960032770A - 박막 반도체 집적 회로 - Google Patents

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슌페이 야마자끼
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract

한 개의 P 채널 박막 트랜지스터가 P 채널 박막 트랜지스터와 N 채널 박막트랜지스터로 이루어진 CMOS 회로에 첨가된다. 첨가된 P 채널 박막 트랜지스터의 전압 강하를 사용하여, 원래의 P 채널 박막 트랜지스터의 드레인 근처 전계의 세기는 약화될 수 있고, 누설전류를 줄여준다. 이는 전체 CMOS 회로의 소비전력의 억제를 가능케 한다.

Description

박막 반도체 집적 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 및 제2도는 본 발명에 따른 박막 트랜지스터(TFT)로 구성된 인버터 회로의 예를 도시한 도면.

Claims (7)

  1. 박막 반도체 집적 회로에 있어서, 최소한 한 개의 P 채널 박막 트랜지스터, 한 개의 신호 입력 단자 및 출력 신호를 출력하기 위한 한 개의 출력 단자를 갖는 제1박막 트랜지스터 회로와, 최소한 한 개의 N 채널 박막 트랜지스터, 상기 제1박막 트랜지스터 회로의 상기 신호 입력 단자와 입력 신호를 공유하는 신호 입력부 및 출력 신호를 출력하기 위한 한 개의 출력 단자를 갖는 제2박막 트랜지스터 회로를 포함하며, 최소한 한 개의 P 채널 박막 트랜지스터가 상기 제1 및 상기 제2박막 트랜지스터 회로의 출력 단자 사이에 삽입되고 접속되는 것을 특징으로 하는 박막 반도체 집적 회로.
  2. 제1항에 있어서, 상기 제1 및 제2박막 트랜지스터 회로에 입력되는 입력 신호가 상기 제1 및 제2박막 트랜지스터 회로 사이에 삽입된 P 채널 박막 트랜지스터의 게이트 전극에 입력되는 것을 특징으로 하는 박막 반도체 집적 회로.
  3. 제1항에 있어서, 상기 최소한 한 개의 N 채널 박막 트랜지스터에 부가하여, 항상 도통 상태가 되는 최소한 한 개의 P 채널 박막 트랜지스터가 상기 제2박막 트랜지스터 회로에 접속하는 것을 특징으로 하는 박막 반도체 집적 회로.
  4. 제1항에 있어서, 상기 최소한 한 개의 P 채널 박막 트랜지스터에 부가하여, 항상 도통 상태가 되는 최소한 한 개의 P 채널 박막 트랜지스터가 상기 제2박막 트랜지스터 회로에 접속되는 것을 특징으로 하는 박막 반도체 집적 회로.
  5. 제1항에 있어서, 상기 박막 트랜지스터의 활성층은 실리콘의 결정화를 촉진시키기 위한 촉매원소를 1×1015~5×1019atoms/㎤ 정도로 포함한 결정실리콘으로 이루어진 것을 특징으로 하는 박막 반도체 집적 회로.
  6. 제5항에 있어서, 상기 촉매 원소는 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au의 그룹중 선택된 한개 혹은 복수의 원소인 것을 특징으로 하는 박막 반도체 집적 회로.
  7. 제5항에 있어서, 상기 결정 실리콘은 0.001~5원자%의 농도의 수소 또는 할로겐 원소를 포함하는 것을 특징으로 하는 박막 반도체 집적 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960003280A 1995-02-07 1996-02-07 박막반도체집적회로 KR100306830B1 (ko)

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