KR100306830B1

KR100306830B1 - 박막반도체집적회로

Info

Publication number: KR100306830B1
Application number: KR1019960003280A
Authority: KR
Inventors: 순페이 야마자끼
Original assignee: 순페이 야마자끼; 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 1995-02-07
Filing date: 1996-02-07
Publication date: 2001-12-17
Also published as: KR960032770A; JP3768260B2; US5912474A; JPH08213477A

Abstract

한 개의 P 채널 박막 트랜지스터가 P 채널 박막 트랜지스터와 N 채널 박막 트랜지스터로 이루어진 CMOS 회로에 첨가된다. 첨가된 P 채널 박막 트랜지스터의 전압 강하를 사용하여, 원래의 P 채널 박막 트랜지스터의 드레인 근처 전계의 세기는 약화될 수 있고, 누설전류를 줄여준다. 이는 전체 CMOS 회로의 소비전력의 억제를 가능케한다.

Description

박막 반도체 집적 회로

제1도 및 제2도는 본 발명에 따른 박막 트랜지스터(TFT)로 구성된 인버터 회로의 예를 도시한 도면.

제3도 내지 제5도는 본 발명에 따른 TFT 로 구성된 NAND 회로의 예를 도시한 도면.

제6도 및 제7도는 본 발명에 따른 TFT로 구성된 전송 게이트 회로의 예를 도시한 도면.

제8도 내지 제10도는 본 발명에 따른 TFT 로 구성된 시프트 레지스터 회로 부분의 예를 도시한 도면.

제11(a)도 내지 제11(e)도는 본 발명에 따른 TFT 의 제조 공정 (공정1)을 도시한 단면도.

제12(a)도 내지 제12(b)도는 본 발명에 따른 TFT 의 제조 공정 (공정2)을 도시한 단면도.

제13도는 종래의 P-채널 TFT 의 누설 전류의 변화를 도시한 그래프.

제14도는 본 발명에 따른 P-채널 TFT 의 누설 전류의 변화를 도시한 그래프.

제15도는 본 발명에 따른 인버터 회로의 패턴 예를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

101, 102, 201, 202, 301, 302, 305, 306, 405, 406, 505, 506, 601, 602, 701, 702 : P-채널 TFT

103, 203, 303, 304, 403, 404, 503, 504 : N-채널 TFT

801, 803, 804, 806, 901, 903, 904, 906 : 클럭 구동 인버터

802, 805, 902, 905, 908, 1002, 1003, 1005, 1006 : 인버터

907 : NAND 1001, 1004 : 전달 게이트

1101, 1201 : 유리 기판 1102, 1202, 1204 : 산화 규소막

1103 : 마스크 1104, 1203 : 규소막

1104′, 1205 : 활성층 1105 : 결정화 방향

1106, 1206 : 게이트 절연막 1107, 1207, 1109, 1209 : 게이트 전극

1108, 1208, 1110, 1210 : 양극 산화층

1111, 1211, 1114, 1214 : 소스 영역

1112, 1212 : 채널 형성 영역

1113, 1213, 1116, 1216 : 드레인 영역

1117, 1218, 1119, 1219, 1120, 1220 : 전극

1118, 1217 : 층간 절연물

[발명의 분야]

본 발명은 P-채널 박막 트랜지스터의 오프-타임의 누설 전류를 감소시켜 종래의 회로 보다 전력 소모를 감소시킨, 활성 매트릭스 표시 장치를 구동하기 위한 박막 반도체 집적 회로에 관한 것이다.

본 발명은 또한, 구성하는 각 박막 트랜지스터(이후론 TFT 로 기재)의 활성층이 비결정 실리콘의 결정화를 촉진시키기 위해 촉매 원소를 사용하여 결정화된, 실리콘 반도체로 이루어진 박막 반도체 집적 회로에 관한 것이다.

[종래기술]

활성 매트릭스 표시 장치는 각 화소에 스위칭 소자가 제공되고 영상 신호선을 통해 들어오는 신호가 상기 스위칭 소자를 통해 상기 화소에 제공되는 장치이다. 종래에는 비결정 실리콘 반도체로 이루어진 TFT 가 상기 스위칭 소자로 사용되었지만, 최근에는, 빠른 동작 속도를 갖는 결정 실리콘 반도체로 이루어진 TFT가 개발되었다.

결정 실리콘 반도체의 제조는 다음의 문제를 동반한다.

제 1 의 문제는 실리 콘의 결정화에 관련된 것이다. 결정 실리콘은 비결정 실리콘을 결정화함으로써 생산되고, 결정화에는 두가지 방법이 알려져 있다. 광 어닐링 방법이라 불리는 제 1 방법에 있어서, 결정화는 레이저 광과 같은 강한 광의 적용으로 순간적으로 이루어진다. 상기 방법은 고에너지광을 안정되게 생산하는 레이저 발진자를 적용할 수 없기 때문에, 낮은 대량 생산성의 결핍을 갖는다. 열 어닐링 방법 또는 솔리드 상태의 성장 방법으로 불리는 제 2 의 방법에 있어서, 비결정 실리콘은 주로 600℃ 또는 그 이상의 온도에서의 열 어닐링에 의한 솔리드 상태의 성장에 의해 결정화된다. 열 어닐링 온도가 1,000℃ 일때 수정 기판만이 사용될 수 있기 때문에 기판의 원가가 증가하고, 얻어지는 실리콘 막의 결정도가 좋지 않다는 점에서 문제가 있다. 낮은 원가의 붕규산 유리 기판이 열-어닐링 온도가 600℃ 일때 사용될 수 있지만, 결정차는 24시간 이상이 걸린다.

제 2의 문제는 결정 실리콘으로 이루어진 TFT는 역 바이어스 전압이 게이트 전극에 인가되었을 때 큰 누설 전류를 갖는 점이다. 이것은 결정 경계에 기인하는 것으로 믿어지고, 누설 전류는 활성 매트릭스 표시 장치를 구성하는 결정 실리콘에 기초한 회로의 특성과 소비 전력에 큰 영향을 미치기 때문에, 가장 심각한 문제이다.

N-채널 TFT 의 경우에 있어서, 음의 V_GS의 누설 전류는 반도체 박막의 유도된 P형의 표면층과 소스와 드레인 영역의 N 형층 사이의 PN 접합을 통해 흐르는 전류에 의해 결정된다. 반도체 박막(특히 결정 경계)내에 많은 트랩이 존재하기 때문에, 이 PN 접합은 불완전하고, 접합의 누설 전류를 야기한다. 게이트 전극에 음으로 보다 깊게 바이어스가 인가됨에 따라, 누설 전류가 증가된다. 이것은 반도체 박막에 형성된 P 형 표면층의 캐리어 밀도가 PN 접합의 에너지 장벽 높이를 낮추기 위해 증가되고, 야기되는 전계의 농도는 접합의 누설 전류를 증가시킨다.

이렇게 발생한 누설 전류는 소스-드레인 전압에 크게 의존한다. 예를 들어, TFT 의 소스-드레인 전압이 증가함에 따라 누설 전류는 급격히 증가하는 것으로 알려져 있다. 즉, 10V 소스-드레인 전압의 누설 전류는 5V 소스-드레인 전압의 경우보다 두배가 아닌 10 배 이상이 되는 경우도 발생한다. 이러한 비선형성 역시 게이트 전압에 의존한다. 일반적으로, 5V 와 10V 소스-드레인 전압의 누설 전류 사이의 차이는 게이트 전극에 역으로 보다 깊게 바이어스가 인가됨 (N-채널 TFT 에서, 게이트 전극에 큰 음의 전압이 인가됨에 따라)에 따라 증가한다.

제 1 의 문제에 대해서, 비결정 실리콘의 결정화는 니켈(Ni), 백금(Pt), 철(Fe), 코발트(Co), 팔라디움(Pd)등을 미량 첨가함으로써 촉진되는 것으로(일본 특허 공개 번호 : 헤이 6-244104) 알려져 있다. 이와같은 촉매 원소를 첨가함으로써, 전형적으로 550℃ 에서 4시간 또는 일부 경우에서 더 낮은 온도에서 더 짧은시간동안의 열 어닐링으로 결정화는 이루어진다. 덧붙여, 1,000Å 보다 얇은 비결정 실리콘 막은 종래의 열 어닐링 방법으로는 결정화가 불가능하였지만, 촉매 원소를 첨가함으로써 1,000Å 이하 전형적으로 300내지 800Å의 두께를 갖는 비결정 실리콘 막의 결정화도 충분히 가능한 것으로 알려져 있다.

연구 결과 촉매를 첨가하여 결정화된 실리콘을 사용한 TFT 제조에 있어서, 실리콘에 잔류하는 촉매 원소의 농도는 결정화 단계와 특성 및 신뢰도의 관점으로부터 1 × 10¹⁵내지 5 × 10¹⁹atoms/cm³로 하는 것이 바람직한 것으로 알려졌다.

제 1의 문제는 상기와 같이 해결되었지만, 제 2의 문제는 미해결로 남는다. 역으로, 제 1 의 문제 해결은 누설 전류의 큰 변이의 새로운 문제를 야기한다. 이것은 다음의 현상에 기인한다. 촉매 원소를 첨가하여 결정화된 실리콘 막의 경우에 있어서, 결정의 성장은 바늘 형태로 (종래의 열 어닐링 방법에선 입자 형태로) 진행되고 결정은 수 마이크로 메타 이상의(종래의 열 어닐링 방법에선 1㎛이하) 주축 지름을 갖는다 따라서, TFT특성은 결정 경계에 더 많은 영향을 받는다. 제13도는 종래의 P-채널 TFT의 누설 전류 변이를 도시한다. 제13도에 도시된 바와같이 누설 전류는 두자리수로 변동한다.

상기의 설명과 같이, 활성 매트릭스 표시 장치의 구동 회로가 상보형 금속 산화 반도체(CMOS)로 구성될 때에도, 오프 상태에서 조차 큰 누설 전류가 P-채널 TFT 를 통해 흐르므로 전체 회로의 소비 전력은 크게 된다. 활성 매트릭스 표시 장치를 갖는 제품으로는 노트북 형태의 개인용 컴퓨터와 휴대용 정보 터미널을 들 수 있다. 현재, 활성 매트릭스 표시 장치의 소비 전력이 전체 소비 전력의 대부분을 차지 한다. 따라서, 배터리로 긴시간동안 제품을 구동하기 위해선 활성 매트릭스 표시 장치의 소비 전력의 감소가 요구된다. 더욱이, 지구 단위의 자원 절약 추세의 관점에서 다음 세대의 표시장치가 될 것으로 기대되는 활성 매트릭스 표시 장치의 소비 전력을 감소시키는 것은 필수적이다.

[발명의 요약]

상기의 설명과 같이, P-채널 TFT의 누설 전류는 소스-드레인 전압을 감소시켜 줄일 수 있다. 이러한 목적으로, 부가적인 P-채널 TFT가 P-채널 TFT 및 N-채널 TFT 의 드레인 전극 접속점에 삽입된다. 모든 P-채널 TFT 에 대한 소스-드레인 전압이 일정하기 때문에, 각 P-채널 TFT에 대한 소스-드레인 전압을 P-채널 TFT의 수에 역비례하게 된다. 구체적 방법은 다음에 설명된다.

제1도에 도시된 바와같이, TFT로 이루어진 인버터 회로에서, P-채널 TFT(102)는 P-채널 TFT(101)와 N-채널 TFT(103) 사이에 삽입된다. 삽입된 P-채널 TFT(102)의 전압 강하로 인해, P-채널 TFT(101)의 드레인 근처의 전계가 약화되어 누설 전류가 감소된다.

제3도에 도시된 바와같이, TFT로 이루어진 NAND회로에 있어서, P-채널 TFT(302, 306)는 N-채널 TFT(303)와 P-채널 TFT(301, 305)사이에 삽입된다. 삽입된 P-채널 TFT(302, 306)의 전압 강하로 인하여, P-채널 TFT(301, 305)의 드레인 근처의 전계를 약화시켜 누설 전류를 감소시킨다.

제6도에 도시된 바와같이, TFT 로 이루어진 전달 게이트 회로에 있어서, P-채널 TFT(602)가 삽입된다. 삽입된 P-채널 TFT(602)의 전압 강하로 인해 P-채널 TFT(601) 의 드레인 근처의 전계를 약화시켜 누설 전류를 감소시킨다.

본 발명은 TFT에서 활성층이 실리콘의 결정화를 촉진시키기 위해 촉매 원소를 사용하여 결정화가 된 실리콘 막으로 구성된 경우에, 현저한 장점을 제공한다. 그 이유는, TFT가 촉매 원소를 첨가하여 결정화된 결정 실리콘 막을 사용하여 형성될 때, 오프-전류 특성은 촉매 원소에 의해 야기된 트랩 상태에 기인하여 필수적으로 나빠지기 때문이다.

실리콘의 결정화를 촉진시키기 위해 사용되는 금속 원소는 Fe, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au 로부터 선택된 단일 또는 복수의 원소가 될 수 있다. 특히, Ni 를 사용한 경우에 현저한 효과와 실현성이 높은 재현성을 얻는 것이 가능하다.

모두가 금속 원소인 상기 촉매 원소를 비결정 실리콘에 도입하는 방법에는 다음의 방법이 있다.

- 상기 촉매 원소중 한개 혹은 복수로 이루어진 전극을 갖는 플라즈마 처리 장치를 사용한 수소 플라즈마 처리를 수행하는 방법.

-스퍼터링, 증착 또는 화학 기상 성장법(CVD)에 의해 상기 촉매 원소 중 한가지 혹은 복수 원소의 박막 또는 상기 원소중 한가지 혹은 복수 원소를 포함한 박막을 비결정 실리콘 막의 표면에 형성시키는 방법.

- 상기 원소중 한가지 혹은 복수의 원소를 포함하는 용액을 비결정 실리콘 막에 가하는 방법.

특히, 용액을 사용한 마지막 방법은 용액내의 원소 농도를 조정함에 의해 도입되는 원소의 농도를 쉽게 제어할 수 있으므로 재현성이 높은 결과를 얻을 수 있는 방법이다.

[양호한 실시예의 설명]

[실시예 1]

제1도는 P-채널 TFT(102)가 입력에 연결되고 P-채널(101)와 N-채널(103)사이에 삽입된 TFT로 이루어진 인버터 회로의 예를 도시한다. P-채널 TFT(102)는 전압 강하를 갖기 때문에 P-채널 TFT(101)의 드레인 근처의 전계는 약해질 수 있다. 따라서, 누설 전류는 감소될 수 있다. 복수의 P-채널 TFT(102)가 사용될 수 있다.

제11(a)도 내지 제11(e)도는 이 실시예에 사용된 P-채널 TFT와 N-채널 TFT의 제조 공정(공정 1)을 도시한 단면도이다. 먼저, 2,000Å 두께의 실리콘 산화 하부막(1102)이 기판(1101)(corning 7059)상에 스퍼터링에 의해 형성된다. 기판은 하부막 형성 전 또는 후에, 변형 온도 보다 더 높은 온도로 어닐링 처리 후 0 1내지 1.0℃/분의 속도로 변형 온도 이하로 냉각하면, 이후의 온도 상승을 동반한 공정(본 발명의 적외선 조사 포함)에서 기판의 수축이 작게 되어 마스크를 맞추는 것이 쉽게 된다.

Corning 7059 기판의 경우에 있어서, 기 판은 620 내지 660℃ 로 1 내지 4시간 어닐링 처리된 후 0.1 내지 1.0℃/분, 양호하게는 0.1 내지 0.3℃/분의 속도로 천천히 냉각되며, 온도간 450 내지 590℃ 로 떨어졌을 때 추출된다.

하부막(1102)을 형성한 후, 마스크(1103)는 예를들면 질화 실리콘 막으로 형성되어 하부막(1102)을 부분적으로 노출시키는 틈새를 갖게 된다. 이처럼 제11(a)도에 도시된 상태가 얻어진다. 위에서 제11(a)도의 상태를 보면, 하부막(1102)은 마스크(1103)의 틈새를 통해 부분적으로 노출이 되고, 하부막(1102)의 다른 부분은 마스크되어 있게 된다. 상기 마스크(1103)가 형성된 후, 두께 5 내지200Å, 예를들면 20Å 의 규화 니켈 막(NiSix ; 0.4≤ x ≤ 2.5, 예를들면 x = 2.0)이 스퍼터링에 의해 영역(1100)에 선택적으로 형성된다. 이 상태에서 영역(1100)에 니켈이 선택적으로 도입된다(제11(a)도).

다음엔, 상기 마스크(1103)는 제거되고, 두께 300 내지 1,500Å, 예로 500Å 의 진성(I 형) 비결정성 실리콘 막(1104)이 플라즈마 CVD법에 의해 증착된다. 이후, 비결정성 실리콘 막(1104)은 불활성 기체(대기압의 질소 또는 아르곤)내에서 550℃ 로 4 내지 8시간 어닐링 처리에 의해 결정화된다. 이 단계에서, 비결정성 실리콘 막(1104)의 결정화가, 규화 니켈이 선택적으로 증착된 영역(1100)에서 기판(1101)에 수직 방향으로, 진행된다. 상기 영역(1100) 이외의 영역에서는 화살표(1105)로 표시된 바와같이 상기 영역(1100)으로부터 수평 방향(기판(1101)과 평행)으로 결정 성장이 진행된다(제11(b)도).

이 실시예의 경우에서와 같이, 실리콘의 결정화를 촉진시키기 위해 촉매 원소를 사용하여 결정화가 이루어진 결정 실리콘 막은 단일 결정 웨이퍼와 같은 동일한 결정 구조를 갖지는 않으며, 불대 전자를 포함한 결합(dangling bond)을 중화시키기 위한 수소(또는 할로겐 원소)는 0.001 내지 5원자%의 농도로 포함되어 있다.

제11(b)도에 도시된 결정화 단계가 종료된 후, 실리콘 막은 TFT 의 섬형태의 활성층(1104′)으로 패턴된다. 결정 성장의 끝부분(니켈 농도가 높은 부분으로 결정 실리콘 영역과 비결정 실리콘 영역의 경계)이 채널 형성 영역부분에 존재하지 않는 것은 중요하다. 이는 소스와 드레인 사이를 이동하는 캐리어가 채널 형성 영역내의 니켈로부터 영향을 받지 않게 한다. 활성층(1104′)의 크기는 TFT 의 채널 길이와 폭을 고려하여 결정된다. 활성층의 작은 크기는 50㎛ × 20㎛ 이고, 큰 경우 100㎛ × 1,000㎛ 의 크기를 갖는다.

상기 활성층(1104′)은 필요한 수 만큼 그리고 소정의 패턴으로 기판(1101)상에 형성된다. 활성층(1104′)의 결정화는, 0.5㎛ 내지 4㎛, 이 실시예에선 0.8 내지 1.4㎛ 범위의 피크를 갖는 적외선을 30 내지 180 초 동안 조사하여, 더욱 촉진된다. 온도는 800 내지 1,300℃, 전형적으로 900 내지 1,200℃ (예로, 1,100℃)로 설정된다. 활성층(1104′)의 표면을 좋게 하기 위해, 조사는 H₂대기내에서 수행된다. 이 단계에서, 오직 활성층(1104′)만이 가열되기 때문에 유리 기판(1101)의 가열은 최소화될 수 있다. 이 단계는 활성층(1104′)내에서의 결함과 불대 전자를 포함한 결합을 줄이는데 효과적이다(제11(c)도).

이후, 게이트 절연막을 형성하기 위한 1,000Å 두께의 실리콘 산화막(1106)이 플라즈마 CVD 법으로 증착된다. CVD 법의 재료 가스는 테트라-에톡시 실란(TEOS, Si(OC₂H₅)₄)과 산소이고, 증착중 기판의 온도는 300 내지 550℃, 예로서 400℃ 로 설정된다.

게이트 절연막을 형성하기 위한 실리콘 산화막(1106)을 증착한 후, 가시 또는 근적외선 조사에 의한 광 어닐링이 다시 수행된다. 산화 실리콘 막(1106)과 활성층(1104′)의 경계 및 그 주변에 주로 존재하는 에너지 준위는 이 어닐링에 의해 효과적으로 제거된다. 이것은 게이트 절연막과 채널 형성영역 사이의 경계 특성이 극히 중요한 절연 게이트 전계 효과 반도체(IGFET)장치에 매우 유용하다.

연속해서, 두께 6,000 내지 8,000Å, 예로서 6,000Å 의 알루미늄 막(0.01내지 0 2% 의 스칸디움 포함)이 스퍼터링으로 증착되어, 게이트 전극(1107, 1109)에 패턴된다. 더욱이, 게이트 전극(1107, 1109)의 표면은 1 내지 5% 의 주석산을 포함한 에틸렌 글리콜 용액내에서 전기 분해되어, 산화막(1108, 1110)이 형성된다. 얻어진 산화막(1108, 1110)은 2,000Å의 두께를 갖는다. 산화막(1108, 1110)의 이 두께는 이후의 이온 도핑 단계에서 오프셋 게이트 영역의 길이를 결정하게 되어, 오프셋 게이트 영역의 길이는 상기 전기 분해 단계에서 결정될 수 있다.

다음에, P 형과 N 형 도전형을 부여하기 위한 불순물이, 게이트 전극부 즉, 게이트 전극(1107)과 이 주위의 산화막(1108) 및 게이트 전극(1109)과 이 주위의 산화막(1110)을 마스크로 사용하는 셀프 얼라인(self-aligned) 방법에서 이온 도핑(또는 플라즈마 도핑)에 의해, 활성층 영역(소스와 드레인 및 채널에 대해) 내부로 도입된다. 도핑 기체는 인화수소(PH₃)와 디보란(B₂H₆)이다. 이전의 경우에서, 가속 전압은 60 내지 90KV, 예로서 80KV 로 설정되었다. 이후의 경우에 있어서 가속 전압은 40 내지 80KV, 예로서 65KV로 설정되었다. 투입되는 양은 1 × 10¹⁵내지 8 × 10¹⁵cm^-2, 예로서 인(P)은 2 × 10¹⁵cm^-2및 붕소(B)은 5 × 10¹⁵cm^-2가 투입된다. 도핑을 실행함에 있어서, 활성층(1104′)은 도핑되지 않아야 될 부분을 포토레지스트로 덮고 선택적으로 각 원소로 도핑된다. 결과적으로, N 형 불순물 영역(1114, 1116)과 P 형 불순물 영역(1111, 1113)이 형성된다. 즉, p-채널 TFT(PTFT)영역과 N-채널 TFT(NTFT) 영역이 형성된다.

이후에, 레이저 광으로 조사함으로써 어닐링이 수행된다. 이 실시예에서는 KrF 엑사이머(excimer, excited dimmer) 레이저(파장 : 248nm; 펄스폭 : 20nsec)가 사용되었지만, 다른 레이저도 사용될 수 있다. 레이저 광조사 조건으로서는, 200 내지 400mJ/cm², 예로서 250mJ/cm²의 에너지 밀도, 2 내지 10 회, 예로서 2 회의 조사가 각 위치에 가해진다. 레이저 광 조사중에 기판은 어닐링 효과를 증대시키기 위해 200내지 450℃ 로 가열된다(제11(d)도).

상기 단계는 가시 또는 근적외선에 의한 럼프 어닐링으로 대체될 수 있다. 가시 또는 근적외선은 인 또는 붕소가 10¹⁹내지 10²¹cm^-3첨가된 결정화된 실리콘 또는 비결정 실리콘에 쉽게 흡수되기 때문에, 램프 어닐링은 1000℃ 이상의 열 어닐링과 동등한 어닐링 효과를 제공할 수 있다. 비결정 실리콘에 인 또는 붕소가 첨가되면, 불순물에 의한 산란에 기인하여 근적외선 조차도 충분히 흡수될 것으로 믿어진다. 반면, 유리 기판은 근적외선을 거의 흡수하지 못하므로, 고온으로 가열되지 않는다. 짧은 처리시간의 부가적인 장점을 갖는 램프 어닐링은 유리 기판의 수축이 심각한 문제를 야기하는 단계에 가장 적합한 방법이 된다.

계속하여, 6,000Å 두께의 실리콘 산화막(1118)이 층간 절연막으로 플라즈마 CVD 법에 의해 형성된다. 층간 절연막은 폴리이미드막 또는 실리콘 산화물과 폴리이미드의 두층의 막으로 이루어 질 수 있다. 콘택트 홀의 형성후, TFT 의 전극과 배선(1117, 1119, 1120)이 질화 티타늄과 알루미늄의 다층막과 같은 금속 재질로 형성된다. 최종적으로 1 기압의 수소 기체중에서 350℃ 로 30 분간 어닐링에 수행되어 상보형 TFT 를 갖는 반도체 회로를 완성한다(제11(e)도).

상기의 TFT 제조 방법에 있어서, 중요한 점은 각 단계에 의해 생성된 불대전자 결합(dangling bond)은 이후의 단계에서 수소 가스내에서 기판을 250 내지 400℃ 로 가열함으로써 중화된다는 점이다.

이 실시예에 있어서, Ni 이 도입되어 비결정 실리콘 막(1104)의 아래에 위치한 하부막(1102)상에 Ni 을 포함한 박막이 선택적으로 형성되고 이부분으로부터 결정 성장이 시작된다. 비결정 실리콘 막(1104)을 형성한 후 규화 니켈막을 선택적으로 증착할 수도 있다. 즉, 결정 성장은 비결정 실리콘 막(1104)의 상부 또는 바닥으로부터 시작될 수 있다. 더욱이 이온 도핑에 의해 먼저 증착된 비결정 실리콘 막(1104)의 내부로 니켈 이온이 선택적으로 첨가될 수도 있다. 이 방법은 니켈의 농도를 정확하게 제어할 수 있는 장점을 갖는다. 프라즈마 공정 또는 CVD법이 채용될 수 있다.

제11(a)도 내지 제11(e)도의 TFT는 결정 성장이 막 면과 평행으로 이루어지고 캐리어가 이와 동일한 방향으로 움직이는 특성을 갖는다. 결정 성장은 기둥 형태 또는 바늘 형태로 진행되기 때문에, 이 방향으로 움직이는 캐리어는 결정 경계에 거의 영향을 받지 않는다. 따라서 큰 이동도를 갖는 TFT 가 얻어진다.

제12(a)도 내지 제12(d)도는 본 실시예에서 사용된 P-채널 TFT와 N-채널 TFT 의 다른 제조 공정(공정 2)을 도시하는 단면도이다. 우선, 스퍼터링에 의해 2,000Å 두께의 실리콘 산화 하부막(1202)이 기판(1201)(corning 7059))상에 형성된다. 하부막 증착 전 또는 후에 기판(1201)이 변형 온도보다 더 높은 온도로 어닐 처리된 다음 0.1내지 1.0℃/분의 속도로 변형 온도 이하의 온도로 천천히 냉각되면, 온도 상승을 동반한 이후의 단계(본 발명의 적외선-조사 단계 포함)에서 수축을 줄일 수 있고 마스크를 쉽게 맞출수 있다. Corning 7059 기판에 있어서, 기판은 620 내지 660℃ 로 1 내지 4시간 어닐 처리되고 0.1 내지 1.0℃/분, 선호되는 것은 0.03 내지 0.3℃/분의 속도로 천천히 냉각되고, 온도가 400 내지 550℃ 로 떨어졌을 때 추출된다.

이후, 플라즈마 CVD 법에 의해 300 내지 1,500Å, 예로서 800Å 두께를 갖는 진성(I 형) 비결정 실리콘 막(1203)이 증착된다. 그리고, 플라즈마 CVD 법에 의해 100내지800Å, 예로서 200Å의 두께를 갖는 실리콘 산화막(1204)이 그 위에 증착된다. 이 막은 보호막으로 작용한다. 즉, 이후의 열 어닐 단계에서 막 표면이 거칠어지는 것을 방지한다.

이후, 열 어닐링은 600℃ 로 4시간동안 질소 기체(대기압)내에서 처리된다. 결과적으로, 실리콘 막으로부터 여분의 수소는 제거되고 막은 결정성이 낮은 상태가 된다. 그러나, 실리콘 막을 라만 산란 분광법으로 분석해도 90% 이상 결정화되어 있는 다결정 실리콘 막처럼 실리콘 결정으로부터 야기되는 명확한 피크를 얻지 못한다. 이 상태에서, 막의 결성성은, 결정 성장을 위한 핵이 적어도 발생하여 결정화된 면적이 50% 이하, 전형적으로 1 내지 10%가 되는 상태가 된다. 투과형 전자 현미경(transmission electron microscope)으로 관찰하면, 1,000Å 이하, 전형 적으로 20 내지 100Å의 미세결정이 관찰된다. 상기 결정화를 3 내지 30 배 정도 핵 성장시키려면, 미리 이온 주입 방법에 의해 1 × 10¹⁴내지 1 × 10¹⁶cm^-2농도의 실리콘 이온을 주입하는 것이 효과적이다(제12(a)도).

상기 단계 이후, 실리콘 막은 TFT를 위한 섬 형태의 활성층(1205)으로 패턴된다. 활성층(1205)의 크기는 TFT의 채널 길이와 폭을 고려하여 결정된다. 작은 활성층은 50㎛ × 20㎛의 크기를 갖고, 큰 활성층은 100㎛ × 1,000㎛의 크기를 갖는다. 이 방법에 있어서, 많은 활성층(1205)이 기판(1201)상에 형성된다.

활성층(1205)은 0.6 × 4㎛의 범위, 본 실시예에선 0.8㎛ × 1.4㎛의 피크를 갖는 적외선으로 30 내지 180 초 동안 조사하여 결정화된다. 온도는 800 내지 1,300℃, 전형적으로 900 내지 1,300℃(예로서, 1,100℃)로 설정된다. 활성층(1205)의 표면을 좋게 하기 위하여, 조사는 H₂가스내에서 수행된다. 이 단계에서, 활성층(1205)만이 가열되기 때문에 유리 기판(1201)의 가열은 최소화된다. 이 단계는 활성층(1205)에서 결함 및 불대전자 포함 결합(dranling bond)을 줄이는데 효과적이다(제12(b)도).

할로겐 램프가 적외선 광원으로 사용된다. 가시 또는 근적외선의 강도는 측정하는 단결정 실리콘 웨이퍼의 온도가 800 내지 1,300℃, 전형적으로 900 내지 1,200℃가 되도록 조정한다. 구체적으로 웨인퍼에 매입된 열전방의 온도가 측정되어져 적외선 광원에 피드백된다.

적외선 조사중 보호막으로써 이 표면에 산화 실리콘 막 또는 질화 실리콘 막을 코팅하는 것이 선호된다. 이것은 실리콘 막(1205)의 보다 좋은 표면 상태를 제공한다. 이 실시예에 있어서, 실리콘 막(1205)이 보다 좋은 상태의 표면을 갖도록 조사가 H₂기체내에서 수행되지만, H₂기체에 0.1 내지 10용량 %의 HCL, 그외 할로겐화 수소 또는 불소, 염소 또는 브롬의 화합물을 첨가할 수도 있다.

이 가시 또는 근적외선 조사 단계에 있어서, 오직 결정화된 실리콘 막만이 가열되기 때문에 유리 기판(1201)의 가열은 최소화될 수 있다. 이 단계는 실리콘 막내에서의 결함과 불대전자를 포함한 결합을 줄이는데 효과적이다. RTA 단계 종료후, 200 내지 500℃, 전형적으로 350℃ 에서 수소 어닐링을 수행하는 것도 결함을 줄이는데 효과적이다. 수소 이온을 1 × 10¹³내지 1 × 10¹⁵cm^-2의 농도로 도핑하고 200 내지 300℃ 에서 열처리를 함으로써 동일한 효과를 얻을 수 있다.

RTA 단계 이후, 플라즈마 CVD 법에 의해 1,000Å 두께의 산화 실리콘막(1206)이 증착된다. CVD의 재료 기체는 테트라 에톡시 실란(TEOS; Si(OC₂H₅)₄)과 산소이고, 증착중 기판의 온도는 300 내지 550℃ 예로서 400℃로 설정된다.

게이트 절연막을 형성하기 위한 산화 실리콘 막(1206)의 증착 후, 상기 RTA 단계에서와 동일한 조건하에서 가시 또는 근적외선 조사에 의한 광 어닐링이 다시 수행된다. 이 어닐링에 의해, 산화 실리콘막(1206)과 실리콘 막(1205)사이의 경계 및 그 주변에 주로 존재하는 에너지 준위는 효과적으로 제거된다. 이것은, 게이트 절연막과 채널 형성 영역 사이의 경계 특성이 매우 중요한 절연 게이트 전계 효과 반도체에 있어서 매우 유용하다.

계속해서, 스퍼터링에 의해 6,000 내지 8,000Å, 예로서 6,000Å 두께를 갖는 알루미늄 막(주기율표의 IIIa 족의 희토류 원소 0.01 내지 0.25% 를 포함)이 증착되고, 게이트 전극(1207, 1209)로 패턴된다. 결국, 알루미늄 전극(1207, 1209)의 표면은 1내지5% 의 주석산을 포함한 에틸렌 클리콜 용액내에서 전기 분해 방식으로 산화층(1208, 1210)을 형성한다. 얻어진 산화층(1208, 1210)은 2,000Å 의 두께를 갖는다. 이 산화층(1208, 1210)의 두께는 이후의 이온 도핑 단계에서 오프셋 게이트 영역의 길이를 결정한다. 즉, 오프셋 게이트 영역의 길이는 상기 전기 분해 산화 단계에서 결정될 수 있다.

그후, P 형 도전형과 N 형 도전형을 부여하기 위한 불순물은 게이트부, 즉 게이트 전극(1207)과 그 주위의 산화층(1208) 및 게이트 전극(1209)과 그 주위의 산화부(1210)를 마스크로 사용하는 셀프 얼라인(self algned)방법에서 이온 도핑(또는 플라즈마 도핑)에 의해, 실리콘 막(1205) 내부로 첨가된다. 도핑 기체는 인화수소(PH₃)와 디보란(B₂H₆)이다. 이전의 경우에 있어서 가속 전압은 60 내지 90KV, 예로서 80KV 로 설정된다. 이후의 경우에 있어서, 가속 전압은 40 내지 80KV, 예로서, 65KV 로 설정되 었다. 투입되는 도핑량은 1 × 10¹⁵내지 8 × 10¹⁵cm^-2. 예로서 인(P)은 2 × 10¹⁵cm^-2이고, 붕소(B)는 5 × 10¹⁵cm^-2가 투입된다. 도핑을 실행함에 있어서, 실리콘 막(1205)은 도핑되지 않아야 될 부분을 포토레지스트로 덮고 선택적으로 각 원소로 도핑된다. 결과적으로 N 형의 불순물 영역(1214, 1216)과 P형 불순물 영역(1211, 1213)이 형성된다. 즉, P-채널 TFT(PTFT) 영역과 N-채널 TFT(NTFT) 영역이 형성된다.

이후에 레이저 광으로 조사함으로써 어닐링이 수행된다. 이 실시예에 있어서, KrF 엑사이머(excimer; excited dimmer) 레이저 (파장 : 248nm, 펄스 폭 : 20nsec)가 사용되었지만, 다른 레이저도 사용될 수 있다. 레이저 광 조사 조건으로서는, 200 내지 400mJ/cm², 예로서 250mJ/cm²의 에너지 밀도, 2 내지 10회 예로서 2 회의 조사가 각 위치에 가해진다. 레이저 광 조사중 어닐링 효과를 증대시키기 위하여 200내지 450℃ 로 가열된다(제12(c)도).

상기 단계는 가시 또는 근적외선에 의한 램프 어닐링으로 대체될 수 있다. 가시 또는 근적외선은 인 또는 붕소가 10¹⁷내지 10²¹cm^-3첨가된 결정화된 실리콘 또는 비결정 실리콘에 쉽게 흡수되기 때문에, 램프 어닐링은 1,000℃ 이상의 열 어닐링과 동등한 어닐링 효과를 제공할 수 있다. 비결정 실리콘에 인 또는 붕소가 첨가되면, 불순물에 의한 산란에 기인하여 근적외선 조차도 충분히 흡수될 것으로 믿어진다. 이러한 가정은 육안 관찰에 의해서도 그것이 검게 보이기 때문이다. 반면, 유리 기판은 근적외선을 거의 흡수하지 못하므로, 고온으로 가열되지 않는다. 짧은 처리시간의 부가적인 장점을 갖는 램프 어닐링은 유리 기판의 수축이 심각한 문제를 야기하는 단계에 가장 적합한 방법이 된다.

계속하여, 6,000Å 두께의 실리콘 산화막(1217)이 층간 절연막으로 플라즈마 CVD 법에 의해 형성된다. 층간 절연막은 폴리이미드 막 또는 실리콘 산화물과 폴리이미드의 두 층의 막으로 이루어질 수 있다. 콘택트 홀의 형성 후, TFT 의 전극과 배선(1218, 1219, 1220)이 질화 티타늄과 알루미늄의 다층막과 같은 금속 재질로 형성된다. 최종적으로 1 기압의 수소 기체중에서 350℃로 30 분간 어닐링 처리되어 상보형 TFT 를 갖는 반도체 회로를 완성한다(제12(d)도).

본 발명에 있어서, 가시/근적외선 조사에 의한 광 어닐링 단계에서 생성된 불대전자를 포함한 결합은 수소 기체내에서 기판을 250 내지 450℃ 로 가열하며 수소를 첨가하는 이후의 공정에서 중화된다는 사실이 중요하다. 이 방법에서 본 발명은 대량 생산성을 개선시키고, 게이트 전극이 OV 또는 역으로 바이어스가 걸린 상태에서 누설 전류의 변이를 종래의 방법의 경우 보다 한자리 내지 두자리 수 감소시키는 것이 가능하다.

제15도는 본 실시예에 따른 인버터 회로의 패턴 예를 도시한다. 참조번호(1501)는 드레인 전압을 공급하기 위한 드레인 선을 나타내고, 참조번호(1501)는 접지 전위를 제공하기 위한 접지선을 나타낸다. 게이트 전극(1503)은 빗과 같은 형태를 보인다. 한쌍의 P형 반도체 영역(1504)은 빗과 같은 형태의 게이트 전극(1503)의 두다리를 횡단하게 설치되어 두개의 P-채널 TFT를 형성한다. 한쌍의 N형 반도체 영역(1505)은 게이트 전극(1503)의 한개의 다리를 횡단하게 설치되어 한개의 N-채널 TFT 를 형성한다. 한쌍의 P형 반도체 영역(1504)중 하나는 드레인 선에 연결되고, 다른 하나의 P 형 반도체 -영역(1504)은 출력선(1506)에 연결된다. N 형의 반도체 영역(1505) 쌍중 하나는 접지선(1502)에 연결되고, 다른 하나는 출력선(1507)에 연결된다.

[실시예 2]

제2도는 항상 도통 상태로 되는 P-채널 TFT(202)가 P-채널 TFT(201)과 N-채널 TFT(203)사이에 삽입된 TFT군으로 이루어진 인버터 회로의 예를 도시한다. P-채널 TFT(202)의 전압 강하로 인해, P-채널 TFT(201)의 드레인 근처의 전계는 약화될 수 있어, 누설 전류를 감소시킨다. P-채널 TFT(202)는 복수로 공급될 수 있다.

[실시예 3]

제3도는 입력에 연결된 P-채널 TFT(302, 306)가 각각 N-채널 TFT(303)와 P-채널 TFT(301)사이 그리고 N-채널 TFT(305)와 P-채널 TFT(305) 사이에 삽입된 TFT 군으로 구성된 NAND 회로의 예를 도시 한다. P-채널 TFT(302, 306)의 전압 강하로 인해, P-채널 TFT(302 및 306)의 드레인 근처의 전계는 약화될 수 있고, 누설전류를 감소시킨다. P-채널 TFT(302 및 306)의 수는 3개 이상이 될 수 있다.

[실시예 4]

제4도는 항상 도통 상태가 되는 P-채널 TFT(402 및 406)가 각각 N-채널 TFT(403)와 P-채널 TFT(401)사이와 N-채널 TFT(403)와 P-채널 TFT(405) 사이에 삽입된 TFT군으로 구성된 NAND 회로의 예를 도시한다. P-채널 TFT(402, 406)의 전압 강하로 인해, P-채널 TFT(401, 405)의 드레인 근처의 전계는 약화될 수 있고, 누설전류를 감소시킨다. P-채널 TFT(402 및 406)의 수는 세 개 이상이 될 수 있다.

[실시예 5]

제5도는 입력에 연결된 P-채널 TFT(502)와 항상 도통 상태가 되는 P-채널 TFT(506)가 N-채널 TFT(503)와 P-채널 TFT(501)사이 그리고 N-채널 TFT(503)와 P-채널 TFT(505) 사이에 각각 삽입된 TFT군으로 구성된 NAND 회로의 예를 도시한다. P-채널 TFT(502 및 506)의 전압 강하로 인해, P-채널 TFT(501 및 505)의 드레인 근처 전계는 약화될 수 있고, 누설전류를 감소시킨다. P-채널 TFT(502및 506)의 수는 세 개 이상이 될 수 있다.

[실시예 6]

제6도는 P-채널 TFT(603)를 P-채널 TFT(602)와 입력을 접속시 켜 P-채널 TFT(602)와 P-채널 TFT(602)와 P-채널 TFT(601) 사이에 삽입시킨 TFT군으로 이루어진 전달 게이트 회로의 예를 도시한다. P-채널 TFT(602)의 전압강하로 인해, P-채널 TFT(601)의 드레인 근처 전계는 약화될 수 있고, 누설전류를 감손시킨다. P-채널 TFT(602)는 복수로 설치될 수 있다.

[실시예 7]

제7도는 항상 도통 상태가 되는 P-채널 TFT(702)를 입력과 P-채널 TFT(701) 사이에 삽입시킨 TFT군으로 구성된 전달 게이트 회로의 예를 도시한다. 참조번호(703)은 N-채널 TFT를 나타낸다. P-채널 TFT(702)의 전압강하로 인해, P-채널 TFT(701)의 드레인 근처 전계는 약화될 수 있고, 누설전류를 감소시킨다. P-채널 TFT(702)는 복수개로 설치될 수 있다.

[실시예 8]

제8도는 TFT로 이루어진 시프트 레지스터의 제 1단을 보여주는 회로도를 도시한다. 클럭으로 동작되는 인버터(801, 803, 804, 및 806)와 인버터(802 및 805)를 구성 하는 P-채널 TFT와 N-채널 TFT 사이에 P-채널 TFT가 삽입된다. 삽입된 P-채널 TFT의 전압강하로 인해, P-채널 TFT 근처의 전계는 약화될 수 있고, 누설 전류를 감소시킨다. 이 실시예에서 삽입된 P-채널 TFT의 게이트 전극에 입력신호가 공급되지만, 항상 도통 상태가 되는 P-채널 TFT가 실시예 2(제2도)에서와 같이 삽입될 수 있다. 더욱이 다수의 P-채널 TFT가 삽입될 수도 있다.

[실시예 9]

제9도는 TFT로 구성된 시프트 레지스터의 제 1 단을 나타내는 회로도를 도시한다. 클럭으로 동작되는 각 인버터(901, 903, 904, 906), 인버터(902, 905, 908) 그리고 NAND(907)를 구성하는 P-채널 TFT와 N-채널 TFT 사이에 P-채널 TFT가 삽입된다. 삽입된 P-채널 TFT의 전압 강하로 인해, P-채널 TFT 근처의 전계는 약화될 수 있고, 누설전류를 감소시킨다. 이 실시예에서 삽입된 P-채널 TFT의 게이트 전극에 입력 신호가 가해지지만, 항상 도통 상태가 되는 P-채널 TFT가 실시예(2, 4)(제2도 및 제4도)에서와 같이 삽입될 수 있다. 더욱이 다수의 P-채널 TFT가 삽입될 수 있다.

[실시예 10]

제10도는 TFT로 구성된 시프트 레지스터의 제 1 단을 나타내는 회로도를 도시한다. 각 전달 게이트(1001 및 1004)와 인버터 (1002, 1003, 1005, 1006)를 구성하는 P-채널 TFT와 N-채널 TFT 사이에 P-채널 TFT가 삽입된다. 삽입된 P-채널 TFT의 전압강하로 인해, P-채널 TFT의 근처 전계는 악화될 수 있고, 누설전류를 감소시킨다. 이 실시예에 있어서 삽입된 P-채널 TFT의 게이트 전극에 입력 신호가 인가되지만, 항상 도통 상태가 되는 P-채널 TFT가 실시예(2와 7)에서와 같이 삽입 될 수 있다. 더욱이 다수의 P-채널 TFT가 삽입될 수 있다.

[실시예 11]

실시예는 용액을 사용하여 실리콘의 결정화를 촉진시키기 위하여 촉매 원소로서 니켈을 첨가하는 방법에 관한 것이다. 이 실시예, 제12(a)도의 상태에 있어서, 산화실리콘막(1204)은 매우 얇은 막(두께 : 수십 Å)으로 형성된다. 이 산화막(1204)은 산화기체안에서 자외선 조사에 의해 형성된다.

산화막(1204)는 후속의 용액인가 단계에서 용액에 대한 반발력을 제거한다. 다음에, 니켈 초산염 용액을 회전기로 회전코팅함으로써, 니켈은 매우 얇은 산화막(1204)를 뚫고 비결정실리콘막(1101)의 표면과 접촉하며 인가된다. 그 이후, 제12(b)도와 관련하여 상술한 결정화 단계가 수행된다.

[실시예 12]

실시예는 제11(a)도의 단계에서 니켈 초산염 용액을 가하여 니켈을 첨가시키는 것이다. 결정실리콘막은 다음과 같이 얻어진다. 제11(a)도의 단계에서, 회전기로 니켈 초산염 용액이 회전 코딩된 후, 비결정실리콘막(1104)이 증착되고 열처리를 거치게 된다.

[실시예 13]

이번 실시예에서는 실리콘의 결정화를 촉진시키기 위해 팔라디움(Pd)이 촉매원소로 사용된다. Pd는 Ni에 비해 효과와 재현성에 있어서 떨어지지만, 우수한 실용성 때문에 사용될 수 있다. 이 실시예에 있어서, 팔라디움 염으로 잘 알려진 염화 팔라디움용액(PdCl₂2H₂O)을 사용하여 팔라디움을 첨가한다.

이 실시예에서 팔라디움이 사용되었지만, 철(Fe)이 촉매원소로 사용되는 경우, 취화제1철(FeBr₂6H₂O), 취화제2철 (FeBr₃6H₂O), 초산제2철 (Fe(C₂H₃O₂)₃XH₂O), 염화제1철 (FeCl₂4H₂O), 염화제2철(FeCl₃6H₂O), 불화제2철(FeF₃3H₂O), 질산제2철(Fe(NO₃)₃9H₂O), 인산제1철(Fe₃(PO₄)₂8H₂O), 인산제2철(FePO₄2H₂O)와 같은 염화철로 알려진 철의 화합물로부터 선택된 재질로 사용될 수 있다.

코발트(Co)가 촉매원소로 사용될 경우, 취화코발트(CoBr 6H₂O), 초산 코발트(CO(C₂H₃O₂)₂4H₂O), 염화코발트(CoCl₂6H₂O), 불화코발트(CoF₂xH₂O), 질산코발트(Co(No₃)2 6H₂O)와 같이 염화코발트로 알려진 코발트의 화합물로부터 선택된 재질이 사용될 수 있다.

루테니움(Ru)이 촉매원소로 사용되는 경우, 루테니움염으로 알려진 염화 루테나움(RuCl₃H₂O)의 화합물이 사용될 수 있다.

로디움(Rh)이 촉매원소로 사용되는 경우, 로디움염으로 알려진 염화로디움(RhCl₃3H₂O)의 화합물이 사용될 수 있다.

오스미움(Os)이 촉매원소로 사용되는 경우 오스미움염으로 알려진 염화오스미움(OsCl₃)의 화합물이 사용될 수 있다.

이리디움(Ir)이 촉매원소로 사용되는 경우 이리디움 염으로 알려진 3 염화 이리디움(IrCl₃3H₂O) 및 4염화 이리디움(IrCl₄)의 화합물중 선택된 재질이 사용될 수 있다.

백금을 촉매원소로 사용되는 경우, 백금염으로 알려진 염화백금(PtCl₄5H₂O)의 화합물이 사용될 수 있다.

구리(Cu)를 촉매원소로 사용하는 경우, 초산 제 2 구리(Cu(CH₃COO)₂), 염화 제 2 구리(CuCl₂2H₂O), 질산 제 2 구리(Cu(NO₃)₂3H₂)의 화합물로부터 선택된 재질이 사용될 수 있다.

금(Au)이 촉매원소로 사용되는 경우, 3염화금(AuCl₃xH₂O), 염화금염(AuHCl₄4H₂O)의 화합물로부터 선택된 재질이 사용될 수 있다.

상기의 서술과 같이, 본 발명에 따라 P-채널 TFT와 N-채널 TFT 사이에 P-채널 TFT를 삽입함으로써, 전압 강하가 야기되고, 결과적으로 P-채널 TFT의 드레인 근처의 전계가 약화된다. 이처럼, 누설전류는 감소될 수 있다.

제14도는 두 개의 P-채널 TFT가 직렬로 연결된 경우 누설 전류의 변화를 도시한다. 제14도로부터 누설전류의 변이는 한자리수 이내로 변하는 것을 알 수 있다. 본 발명의 장점은 제13도와 제14도를 비교함으로써 명백해진다. 이 같이, 본 발명은 박막 반도체 집적 회로의 소비 전력도 줄일수 있다.

Claims

박막 반도체 집적 회로에 있어서, 하나이상의 제 1 P-채널 박막 트랜지스터, 제 1 신호 입력단자 및 제 1 출력신호를 출력하는 제 1 출력단자를 갖는 제 1 박막 트랜지스터 회로와, 하나이상의 제 2 N-채널 박막 트랜지스터, 상기 제 1 입력신호를 상기 제 1 박막 트랜지스터 회로의 상기 제 1 신호 입력단자와 분할하는 제 2 신호입력부 및 제 2 출력신호를 출력하는 제 2 출력단자를 갖는 제 2 박막 트랜지스터 회로와, 상기 제 1 및 제 2 박막 트랜지스터 회로의 제 1 및 제 2 출력단자 사이에 삽입되어 접속된 하나이상의 제 1 부가 P-채널 박막 트랜지스터 및, 도통 상태에서, 제 2 박막 트랜지스터 회로에 접속된 하나이상의 제 2 부가 누출 억제 P-채널 박막 트랜지스터를 포함하는 박막 반도체 집적회로.
박막 반도체 집적 회로에 있어서, 하나이상의 제 1 P-채널 박막 트랜지스터, 제 1 신호 입력단자 및, 제 1 출력신호를 출력하는 제 1 출력단자를 갖는 제 1 박막 트랜지스터 회로와, 하나이상의 제 2 N-채널 박막 트랜지스터, 상기 제 1 입력신호를 상기 제 1 박막 트랜지스터 회로의 상기 제 1 신호 입력단자와 분할하는 제 2 신호입력부 및, 제 2 출력신호를 출력하는 제 2 출력단자를 갖는 제 2 박막 트랜지스터 회로와, 상기 제 1 및 제 2 박막 트랜지스터 회로의 제 1 및 제 2 출력단자 사이에 삽입되어 접속된 하나이상의 제 1 부가 P-채널 박막 트랜지스터 및, 도통 상태에서, 제 1 막막 트랜지스터 회로에 접속된 하나이상의 제 2 부가누출 억제 P-채널 박막 트랜지스터를 포함하는 박막 반도체 집적회로.
기판상에서 서로 동작가능하게 접속된 제 1 및 제 2 P-채널 박막 트랜지스터와 하나이상의 N-채널 박막 트랜지스터 및, 도통상태에서 상기 N-채널에 대해 예정된 위치에 접속된 하나이상의 여분의 누출 억제 P-채널 박막 트랜지스터를 포함하며, 상기 제 1 P-채널 박막 트랜지스터의 소스 또는 드레인 영역 중 하나의 영역은 누설전류를 감소시키기 위해 제 2 P-채널 박막 트랜지스터의 소스 또는 드레인 영역 중 하나의 영역에 접속되며 ; 상기 제 1 및 제 2 박막 트랜지스터는 각각, 적어도, 소스, 드레인 및 채널 영역을 갖고, 5 × 10¹⁹원자/cm³이하의 농도로 실리콘 결정화를 촉진할 수 있는 촉매원소를 포함하는 결정 반도체 층과, 상기 채널영역에 인접한 게이트 절연막 및, 게이트 절연막에 인접한 게이트 전극을 포함하며; 상기 제 1 P-채널 박막 트랜지스터의 게이트 전극은 제 2 P-채널 박막 트랜지스터의 게이트 전극과 전기적으로 절연되어 있는 박막 반도체 집적회로.
제3항에 있어서, 상기 촉매원소는 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au의 그룹에서 선택된 하나이상의 원소인 것을 특징으로 하는 박막 반도체 집적회로.
제3항에 있어서, 상기 결정 실리콘은 0.001 내지 5원자%의 농도의 수소 또는 할로겐 원소를 포함하는 것을 특징으로 하는 박막 반도체 집적 회로.
제3항에 있어서, 상기 제 1 P 채널 박막 트랜지스터의 게이트 전극은 상기 제 2 P 채널 박막 트랜지스터의 게이트 전극으로부터 전기적으로 절연된 것을 특징으로 하는 박막 반도체 집적 회로.
제3항에 있어서, 상기 제 1 P 채널 박막 트랜지스터의 게이트 전극은 전압원에 접속되고, 상기 제 2 P 채널 박막 트랜지스터의 게이트 전극은 그라운드 준위에 고정되는 것을 특징으로 하는 박막 반도체 집적 회로.
제3항에 있어서, 상기 회로는 인버터 회로인 것을 특징으로 하는 박막 반도체 집적 회로.
제3항에 있어서, 상기 회로는 NAND 회로인 것을 특징으로 하는 박막 반도체 집적 회로.
제3항에 있어서, 상기 회로는 전송 게이트 회로인 것을 특징으로 하는 박막 반도체 집적 회로.
제7항에 있어서, 상기 회로는 인버터 회로인 것을 특징으로 하는 박막 반도체 집적 회로.
제7항에 있어서, 상기 회로는 NAND 회로인 것을 특징으로 하는 박막 반도체 집적 회로.
제7항에 있어서, 상기 회로는 전송 게이트 회로인 것을 특징으로 하는 박막 반도체 집적 회로.