JP2002076135A - Ｍｏｓトランジスタ、インバータ、レシオ回路及びラッチ回路 - Google Patents

Abstract

(57)【要約】 【課題】逆短チャネル効果を奏する短チャネルを多段接
続したＭＯＳトランジスタを用いてインバータを形成
し、負荷容量の増加を抑制でき、高速化及び低消費電力
化を実現できるインバータ、レシオ回路及びラッチ回路
を実現する。 【解決手段】トランジスタ216-1 と216-2 でインバータ
216 を構成し、それぞれ逆短チャネル効果を奏し、縦続
接続されている複数のチャネルを含むトランジスタ210-
1 と210-2 によってインバータ210 を構成し、隣接する
チャネルのゲート電極を接続してインバータの入力端子
を形成し、他のゲート電極をそれぞれ電源電圧Ｖ_DDまた
は接地電位GND にバイアスする。入出力端子が交互に接
続されるインバータ210 と212 でデータラッチを構成
し、インバータ216 の出力をトランスファゲート220 を
介してデータラッチに入力し、書き込み時トランジスタ
216-2と210-1 からなるレシオ回路によって論理値０を
データラッチに書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳトランジス
タ、それを用いたインバータ、レシオ回路及びレシオ回
路を含むラッチ回路に関し、特に、低電源電圧で動作で
き、低消費電力化を実現できるＭＯＳトランジスタ、イ
ンバータ及びラッチ回路に関するものである。

【０００２】

【従来の技術】ＭＯＳＦＥＴ（Metal Oxide Semiconduc
tor Field Effect Transistor ）などのＭＯＳトランジ
スタにおいては、チャネル長またはゲート長が短くなる
につれてしきい値電圧Ｖ_thが低下する現象、いわゆる短
チャネル効果が知られている。短チャネル効果が顕著に
なると、いわゆるパンチスルーを起こして、ソース・ド
レイン間の電流をゲート電圧で制御できなくなる。ＭＯ
Ｓトランジスタとして正常に機能させるには、短チャネ
ル効果やパンチスルーを防ぐ必要がある。

【０００３】これまでに、短チャネル効果を抑制する技
術が種々提案されている。例えば、０．２１μｍのゲー
ト長をデザインルールとする最近のプロセステクノロジ
ーでは、図１０に示すように、ＬＤＤ（Lightly Doped
Drain ）構造を採用し、かつドレイン及びソース領域の
それぞれのチャネル側端部の低濃度拡散領域（Ｎ^- ）の
下に、いわゆるポケット領域と呼ばれる逆導電型の低濃
度拡散領域（Ｐ）を所定の斜め入射角度θを以て不純物
イオンを注入して形成する。これによって、ドレイン及
びソース領域からの空乏層の張り出しを効果的に抑制し
て、しきい値の低下し始めるゲート長を短くしたり、或
いは、図１１の曲線Ｂに示すように、デザインルールの
最小寸法（０．２１μｍ）付近でＭＯＳトランジスタの
しきい値電圧Ｖ_thが増大するようなプロファイル、いわ
ゆる逆短チャネル効果が見られるようにする場合もあ
る。

【０００４】図１０はｎチャネルＭＯＳトランジスタに
ついて例示しているが、ｐチャネルＭＯＳトランジスタ
でも同様の技法が適用できる。また、図１１において曲
線Ａは、短チャネル効果によるしきい値電圧Ｖ_thの変化
を示している。曲線ＡとＢは、ｎチャネルＭＯＳトラン
ジスタについてシミュレーションまたは実測によって得
られたものである。ｐチャネルＭＯＳトランジスタで
も、ほぼ同様な特性曲線が得られる。

【０００５】図１２は、３つＭＯＳトランジスタのレイ
アウトを示す図である。図１２（ａ）に示すＭＯＳトラ
ンジスタのチャネル長Ｌが０．３５μｍ、図１２（ｂ）
に示すＭＯＳトランジスタのチャネル長Ｌが０．２１μ
ｍである。図１２（ｃ）は、本願発明者らが以前に提案
したＭＯＳトランジスタの構造を示している（特願平１
１−０７９，３２９号）。このＭＯＳトランジスタは、
逆短チャネル効果を奏し、かつ縦続接続されている複数
のチャネル領域を持つ。なお、図示のＭＯＳトランジス
タでは、チャネル長Ｌが０．２１μｍの二つのチャネル
領域を有する。

【０００６】図１３は、図１２に示す３つのＭＯＳトラ
ンジスタの電流特性を示すグラフである。図１３の曲線
Ａ，ＢとＣは、それぞれ図１２（ａ）、（ｂ）と（ｃ）
に示すレイアウトを持つＭＯＳトランジスタの電流特性
を示している。なお、図示の電流特性は、図１４に示す
接続、即ち、トランジスタのドレインとゲートがともに
電源電圧Ｖ_DDの供給端子に接続され、ソースが基準電位
ＧＮＤに接続された場合において、電源電圧Ｖ_DDに対し
てトランジスタ電流Ｉ_D をプロットして得たグラフであ
る。

【０００７】図１３のグラフに示すように、曲線ＡとＢ
は、電源電圧Ｖ_DDが所定の値、例えば、１．０Ｖ近傍で
交差している。即ち、チャネル長０．３５μｍのトラン
ジスタとチャネル長０．２１μｍのトランジスタの電流
駆動能力が、電源電圧Ｖ_DDが１．０Ｖ付近で逆転する。

【０００８】低電源電圧におけるトランジスタの電流駆
動能力の変化によって、レシオ回路の動作が不確実とな
り、ラッチ回路の書き込み動作保証が損なわれることが
ある。このため、低電源電圧においても駆動能力の関係
が変化せず、レシオ回路及びラッチ回路の動作安定性を
確保できる回路構成が要求される。図１２（ｃ）に示す
レイアウトを持つＭＯＳトランジスタは、この目的を達
成するために提案されたものである。その電流特性は、
図１３の曲線Ｃに示している。図示のように、縦続接続
されている２段のチャネルからなるこのＭＯＳトランジ
スタは、しきい値電圧Ｖ_thが図１２（ａ）以外のレイア
ウトを持つトランジスタより大きく、且つ低電圧駆動の
場合でも他のトランジスタの電流特性曲線と交差するこ
となく、低電圧時のレシオ回路における動作が安定して
いる。

【０００９】以下、図１２（ｃ）に示すレイアウトのＭ
ＯＳトランジスタを用いて構成されたラッチ回路につい
て説明する。図１５は、周知のラッチ回路の一構成例を
示す回路図である。図示のように、このラッチ回路１０
０は、インバータ１１０，１１２と１１６及び三つのｎ
ＭＯＳトランジスタ１１８，１２０と１２２によって構
成されている。

【００１０】図示のラッチ回路１００において、入力デ
ータＤ_inがインバータ１１６によって論理反転され、さ
らにトランジスタ１２０を介してノード１１４に出力さ
れる。インバータ１１０と１１２は入出力端子が交互に
接続されてデータラッチが構成されている。当該データ
ラッチによって、ノード１１４のデータが保持される。

【００１１】インバータ１１６は、電源電圧Ｖ_DDの供給
線と基準電位（接地電位）ＧＮＤとの間に縦続接続され
ているｐＭＯＳトランジスタとｎＭＯＳトランジスタか
らなるＣＭＯＳインバータである。このインバータにお
いて、ｎＭＯＳトランジスタは、ノード１１４に論理値
０（ローレベル）のデータを書き込むための駆動素子と
して機能する。ゲートがインバータ１１６の出力端子に
接続されているｎＭＯＳトランジスタ１１８はノード１
１４に論理値１（ハイレベル）のデータの書き込むため
の駆動素子である。

【００１２】ｎＭＯＳトランジスタ１２０と１２２は、
ゲートに印加されるクロック信号ＣＫに応じてオン／オ
フし、入力データをノード１１４に書き込むタイミング
を制御するトランスファゲートとして機能する。クロッ
ク信号ＣＫがローレベルのとき、トランジスタ１２０と
１２２が非導通状態にあり、入力データがノード１１４
に供給されず、ノード１１４のデータがデータラッチに
よって保持される。一方、クロック信号ＣＫがハイレベ
ルのとき、トランジスタ１２０と１２２が導通し、この
とき、入力データのレベルにより、ノード１１４のレベ
ルが確定され、その後、クロック信号ＣＫがローレベル
に切り替わって、トランジスタ１２０と１２２が閉じた
状態において、ノード１１４のデータがデータラッチに
よって保持される。

【００１３】図１６は、インバータ１１０と１１２を図
１２（ｃ）に示すレイアウトを持つＭＯＳトランジスタ
を用いて構成したラッチ回路の構成を示している。図示
のように、インバータ１１０は、図１２（ｃ）に示すよ
うな、２段の縦続チャネルを持つｐＭＯＳトランジスタ
１１０−１とｎＭＯＳトランジスタ１１０−２によって
構成され、インバータ１１２は、同じく２段の縦続チャ
ネルを持つｐＭＯＳトランジスタ１１２−１とｎＭＯＳ
トランジスタ１１２−２によって構成されている。ま
た、インバータ１１６は、電源電圧Ｖ_DDの供給線と接地
電位ＧＮＤとの間に縦続接続されているｐＭＯＳトラン
ジスタ１１６−１とｎＭＯＳトランジスタ１１６−２に
よって構成されている。

【００１４】このラッチ回路には、二つのレシオ回路を
有する。一つは、インバータ１１６のｎＭＯＳトランジ
スタ１１６−２を駆動素子とし、インバータ１１０のｐ
ＭＯＳトランジスタ１１０−１を負荷素子とする第１の
レシオ回路で、もう一つは、ｎＭＯＳトランジスタ１１
８を駆動素子とし、インバータ１１２のｐＭＯＳトラン
ジスタ１１２−１を負荷素子とする第２のレシオ回路で
ある。第１のレシオ回路は、ノード１１４に論理値０の
データを書き込み時に動作し、第２のレシオ回路は、ノ
ード１１４に論理値１のデータを書き込み時に動作す
る。

【００１５】以下、このラッチ回路の書き込み時の動作
について説明する。まず、ノード１１４に論理値１（ハ
イレベル）のデータが保持され、かつ論理値１のデータ
Ｄ_inがインバータ１１６に入力される場合について説明
する。この状態において、インバータ１１６のｐＭＯＳ
トランジスタ１１６−１がオフし、ｎＭＯＳトランジス
タ１１６−２がオンするので、インバータ１１６の出力
端子がローレベルに保持される。

【００１６】クロック信号ＣＫがハイレベルになると、
トランジスタ１２０と１２２がオンする。このとき、ノ
ード１１４に論理値１が保持されているので、インバー
タ１１０において、ｐＭＯＳトランジスタ１１０−１が
オンしており、ｎＭＯＳトランジスタ１１０−２がオフ
している。このとき、第１のレシオ回路において、オン
状態にある駆動素子、即ち、インバータ１１６のｎＭＯ
Ｓトランジスタ１１６−２と同じくオン状態にある負荷
素子、即ち、インバータ１１０のｐＭＯＳトランジスタ
１１０−１が互いに電気的に衝突する。

【００１７】第１のレシオ回路において、負荷側のｐＭ
ＯＳトランジスタ１１０−１は縦続接続されている２段
のチャネル領域を有し、あらゆる電源電圧範囲におい
て、そのオン抵抗が駆動側のｎＭＯＳトランジスタ１１
６−２とｎＭＯＳトランジスタ１２０との縦続接続抵抗
より大きくなるように設計することができる。このた
め、駆動側の電流駆動能力が負荷側のそれを上回って、
ノード１１４の電位は駆動側によって決定され、ｎＭＯ
Ｓトランジスタ１１６−２のソース側電位、即ち接地電
位ＧＮＤにシフトする。

【００１８】ノード１１４の電位が接地電位ＧＮＤにシ
フトすると、インバータ１１２において、ｐＭＯＳトラ
ンジスタ１１２−１がオンし、ｎＭＯＳトランジスタ１
１２−２がオフするので、ノード１２４の電位が論理値
１になる。これにより、インバータ１１０において、ｐ
ＭＯＳトランジスタ１１０−１がオフし、ｎＭＯＳトラ
ンジスタ１１０−２がオンするので、ノード１１４の電
位がさらに接地電位ＧＮＤに引き下げられる。こうし
て、ノード１１４に論理値０のデータが書き込まれる。

【００１９】次に、上述した状態において、論理値０の
データＤ_inがインバータ１１６に入力され、かつクロッ
ク信号ＣＫがハイレベルに変化するとする。このとき、
インバータ１１６において、ｐＭＯＳトランジスタ１１
６−１がオンし、ｎＭＯＳトランジスタ１１６−２がオ
フするので、インバータ１１６の出力端子がハイレベル
に保持される。これに応じて、駆動素子としてのｎＭＯ
Ｓトランジスタ１１８がオンする。また、クロック信号
ＣＫがハイレベルになると、トランスファゲートを構成
するトランジスタ１２０と１２２がオンする。

【００２０】ノード１１４に論理値０のデータが保持さ
れているので、インバータ１１２では、ｐＭＯＳトラン
ジスタ１１２−１がオン状態にある。即ち、この場合、
第２のレシオ回路において、駆動素子としてのｎＭＯＳ
トランジスタ１１８と負荷素子としてのｐＭＯＳトラン
ジスタ１１２−１がともにオン状態にあり、電気的に衝
突状態にある。

【００２１】負荷側のｐＭＯＳトランジスタ１１２−１
は、縦続接続されている２段のチャネル領域を含み、あ
らゆる電源電圧範囲において、そのオン抵抗が駆動側の
ｎＭＯＳトランジスタ１１８とｎＭＯＳトランジスタ１
２２との縦続接続抵抗より大きくなるように設計するこ
とができる。このため、駆動側の電流駆動能力が負荷側
のそれを上回って、ノード１２４の電位は駆動側によっ
て決定され、ｎＭＯＳトランジスタ１１８のソース側電
位、即ち接地電位ＧＮＤにシフトする。

【００２２】ノード１２４の電位が接地電位ＧＮＤにシ
フトすると、インバータ１１０において、ｐＭＯＳトラ
ンジスタ１１０−１がオンし、ｎＭＯＳトランジスタ１
１０−２がオフするので、ノード１１４の電位が論理値
１になる。即ち、ノード１１４に論理値１のデータが書
き込まれる。これにより、インバータ１１２において、
ｐＭＯＳトランジスタ１１２−１がオフし、ｎＭＯＳト
ランジスタ１１２−２がオンするので、ノード１２４の
電位がさらに接地電位ＧＮＤに引き下げられる。

【００２３】上述したように、ラッチ回路１００ａにお
いて、データラッチを構成するインバータ１１０と１１
２は、それぞれ逆短チャネル効果を奏し、縦続接続され
ている複数段のチャネルを含むＭＯＳトランジスタによ
って構成されているので、トランジスタのオン抵抗が大
きく、電流駆動能力が低い。このため、ラッチ回路に含
まれる第１と第２のレシオ回路では、データ書き込み時
に、駆動側と負荷側のトランジスタが互いに衝突が起き
る場合、駆動側の電流駆動能力が負荷側の電流駆動能力
より勝るので、駆動側によってノード電位が決定され、
入力データＤ_inが確実にラッチ回路に書き込むことがで
きる。

【００２４】

【発明が解決しようとする課題】上述したラッチ回路で
は、それぞれ逆短チャネル効果を奏する短いチャネルを
多段接続してなるＭＯＳトランジスタを用いて、インバ
ータを形成することによって、低い電源電圧でも確実に
機能できる。しかし、この技術によって、ポリシリコン
のゲート配線長が長くなり、ゲート容量が増加すること
になり、それに伴って動作速度の低下及び消費電力の増
加を招くという不利益がある。

【００２５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、逆短チャネル効果を奏する短チ
ャネルを多段接続した構造のＭＯＳトランジスタを用い
てインバータを形成する場合、ゲート容量の増加を抑制
し、動作速度の低下及び消費電力の増加を回避可能なイ
ンバータ及びそれを用いたレシオ回路、ラッチ回路を提
供することにある。

【００２６】

【課題を解決するための手段】上記目的を達成するため
に、本発明のＭＯＳトランジスタは、第１導電型の半導
体層と、上記半導体層の一主面に所定の間隔をおいて形
成された複数の第２導電型の半導体領域と、上記複数の
半導体領域の間における上記半導体層上に絶縁膜を介し
て形成された複数のゲート電極と、逆短チャネル効果を
得るために上記複数の半導体領域の端部に形成された複
数の不純物領域とを有し、上記複数のゲート電極の中の
１つのゲート電極が信号供給端子に接続され、その他の
ゲート電極がバイアス電圧供給端子に接続されている。

【００２７】また、本発明のインバータは、それぞれ逆
短チャネル効果を奏し、かつ縦続接続された複数のチャ
ネル領域を有し、ソース領域が第１の基準電圧を供給す
る第１の電圧端子に接続され、ドレイン領域が信号出力
端子に接続されている第１導電型の第１のＭＯＳトラン
ジスタと、それぞれ逆短チャネル効果を奏し、かつ縦続
接続された複数のチャネル領域を有し、ソース領域が第
２の基準電圧を供給する第２の電圧端子に接続され、ド
レイン領域が上記信号出力端子に接続されている第２導
電型の第２のＭＯＳトランジスタと、上記第１のＭＯＳ
トランジスタの各チャネル領域上に絶縁膜を介して形成
された複数のゲート電極と、上記第２のＭＯＳトランジ
スタの各チャネル領域上に絶縁膜を介して形成された複
数のゲート電極とを有し、上記第１のＭＯＳトランジス
タの複数のゲート電極の中の１つのゲート電極が信号入
力端子に接続され、その他のゲート電極が第１のバイア
ス電圧供給端子に接続されており、上記第２のＭＯＳト
ランジスタの複数のゲート電極の中の１つのゲート電極
が上記信号入力端子に接続され、その他のゲート電極が
第２のバイアス電圧供給端子に接続されている。

【００２８】また、本発明では、好適には、上記第１の
バイアス電圧が上記第２の基準電圧であり、上記第２の
バイアス電圧が上記第１の基準電圧である。

【００２９】また、本発明では、好適には、上記第１及
び第２のＭＯＳトランジスタにおける上記ソース領域、
上記ドレイン領域及び上記ソース領域と上記ドレイン領
域との間の中間領域の端部にそれぞれ逆短チャネル効果
を得るための半導体領域が形成されている。

【００３０】また、本発明では、好適には、上記半導体
領域が、上記ソース領域、上記ドレイン領域及び上記中
間領域と同じ導電型でその不純物濃度が上記ソース領
域、上記ドレイン領域及び上記中間領域よりも低い第１
の領域と、上記ソース領域、上記ドレイン領域及び上記
中間領域と異なる導電型で上記第１の領域の下方に形成
された第２の領域とを有する。

【００３１】また、本発明のレシオ回路は、単一のチャ
ネル領域を有し、ソース領域が第１の基準電圧供給端子
に接続された第１導電型の第１のＭＯＳトランジスタ
と、それぞれ逆短チャネル効果を奏し、かつ縦続接続さ
れた複数のチャネル領域を有し、ソース領域が第２の基
準電圧供給端子に接続され、ドレイン領域が上記第１の
ＭＯＳトランジスタのドレイン領域に電気的に接続され
ている第２導電型の第２のＭＯＳトランジスタと、上記
第２のＭＯＳトランジスタの複数のチャネル領域上に絶
縁膜を介して形成された複数のゲート電極とを有し、上
記第２のＭＯＳトランジスタの複数のゲート端子の中の
１つのゲート端子が信号入力端子に接続され、その他の
ゲート端子がバイアス電圧供給端子に接続されている。

【００３２】また、本発明のラッチ回路は、単一のチャ
ネル領域を有し、ソース領域が第１の基準電圧供給端子
に接続されている第１導電型の第１のＭＯＳトランジス
タと、それぞれ逆短チャネル効果を奏し、かつ縦続接続
された複数のチャネル領域を有し、ソース領域が第２の
基準電圧供給端子に接続されている第２導電型の第２の
ＭＯＳトランジスタと、上記第１のＭＯＳトランジスタ
のドレイン領域と上記第２のＭＯＳトランジスタのドレ
イン領域との間に電気的に接続されているトランスファ
ゲートと、上記第２のＭＯＳトランジスタの上記複数の
チャネル領域上に絶縁膜を介して形成されている複数の
ゲート電極と、入力端子が上記第２のＭＯＳトランジス
タのドレイン領域に接続され、出力端子が上記第２のＭ
ＯＳトランジスタの複数のゲート端子の中の１つのゲー
ト端子に接続されているインバータとを有し、上記第２
のＭＯＳトランジスタのその他のゲート端子がバイアス
電圧供給端子に接続されている。

【００３３】

【発明の実施の形態】第１実施形態 図１は本発明に係るインバータが適用されるラッチ回路
の第１の実施形態を示す回路図である。図示のように、
本実施形態のラッチ回路２００は、インバータ２１６、
ｎＭＯＳトランジスタ２１８、２２０と２２２、及びイ
ンバータ２１０，２１２によって構成されている。

【００３４】インバータ２１６は、電源電圧Ｖ_DDの供給
端子と接地電位ＧＮＤとの間に直列接続されているｐＭ
ＯＳトランジスタ２１６−１とｎＭＯＳトランジスタ２
１６−２によって構成されている。インバータ２１６の
入力端子がデータ入力端子Ｔ _in1 に接続され、出力端子
がノード２０８に接続されている。

【００３５】トランジスタ２２０がノード２０８と２１
４の間に接続され、そのゲートにクロック信号ＣＫが印
加される。トランジスタ２２２と２１８は、ノード２２
４と接地電位ＧＮＤとの間に直列接続され、トランジス
タ２２２のゲートにクロック信号ＣＫが印加され、トラ
ンジスタ２１８のゲートがノード２０８に接続されてい
る。

【００３６】インバータ２１０と２１２は入力端子と出
力端子が交互に接続され、データラッチを構成してい
る。インバータ２１２において、ｐＭＯＳトランジスタ
２１２−１は、それぞれ逆短チャネル効果を奏し、縦続
接続されている２段の短チャネルＣＨｐ１，ＣＨｐ２を
含み、ｎＭＯＳトランジスタ２１２−２は、それぞれ逆
短チャネル効果を奏し、縦続接続されている２段の短チ
ャネルＣＨｎ１，ＣＨｎ２を含む。

【００３７】ｐＭＯＳトランジスタ２１２−１におい
て、チャネルＣＨｐ１の上部にゲート絶縁膜を隔てて形
成されているゲート電極が接地電位ＧＮＤに接続されて
いる。ｎＭＯＳトランジスタ２１２−２において、チャ
ネルＣＨｎ１の上部にゲート絶縁膜を隔てて形成されて
いるゲート電極が電源電圧Ｖ_DDの供給端子に接続されて
いる。一方、ｐＭＯＳトランジスタ２１２−１において
チャネルＣＨｐ２の上部に形成されているゲート電極
と、ｎＭＯＳトランジスタ２１２−２においてチャネル
ＣＨｎ２の上部に形成されているゲート電極が共通に接
続され、その接続点がインバータ２１２の入力端子を形
成し、当該入力端子がノード２１４に接続されている。

【００３８】インバータ２１０は、インバータ２１２と
ほぼ同じ構造を有しており、ここで、その詳細ついて説
明を省略する。インバータ２１０の入力端子はノード２
２４に接続され、出力端子がノード２１４に接続されて
いる。

【００３９】図２は、インバータ２１２の構造を示す断
面図である。なお、上述のように、インバータ２１０
は、インバータ２１２と同じ構造を有しており、その断
面図もほぼ同じである。

【００４０】図２に示すように、インバータ２１２にお
いて、ｎＭＯＳトランジスタ２１２−２は、例えば、ｐ
型シリコン基板１０の一主面に形成され、ｐＭＯＳトラ
ンジスタ２１２−１は、例えば、ｐ型基板１０の上記主
面に形成されているｎウェル１２の表面に形成されてい
る。

【００４１】ｐＭＯＳトランジスタ２１２−１におい
て、例えば、ｎウェル１２の表面にゲート長またはチャ
ネル長に相当する等間隔をおいて三つのｐ型不純物領域
２４、２５、２６が形成されている。なお、不純物領域
２４がトランジスタ２１２−１のドレイン領域、不純物
領域２６がそのソース領域、不純物領域２５が中間領域
をそれぞれ形成している。

【００４２】ドレイン領域２４と中間領域２５の間に、
ｎウェル１２の表面に、例えば、酸化シリコン（ＳｉＯ
₂ ）によって薄いゲート絶縁膜３５が形成され、ゲート
絶縁膜３５の表面に、例えばポリシリコンによってゲー
ト電極３４が形成されている。同様に、中間領域２５と
ソース領域２６との間に、ｎウェル１２の表面に、例え
ば、酸化シリコンによって薄いゲート絶縁膜３７が形成
され、ゲート絶縁膜３７の表面に、例えばポリシリコン
によってゲート電極３６が形成されている。これによっ
て、ドレイン領域２４と中間領域２５との間に、ｐ型チ
ャネル領域ＣＨｐ２が形成され、中間領域２５とソース
領域２６との間に、ｐ型チャネル領域ＣＨｐ１が形成さ
れる。

【００４３】ｐＭＯＳトランジスタ２１２−１では、ソ
ース領域２６、中間領域２５及びドレイン領域２４の各
領域がＬＤＤ構造で形成されている。そのため、ゲート
電極３４，３６の端部に近接する各不純物領域の端部
に、ゲート酸化膜３５，３７と接する浅い低不純物濃度
のｐ型領域が形成され、そして、逆短チャネル効果を高
めるために、例えば、図１０に示す斜め入射角のイオン
注入法を用いてそれぞれの低不純物濃度領域の下部に、
さらに低不純物濃度のｎ型のポケット領域が形成され
る。

【００４４】なお、ＬＤＤ構造のＭＯＳトランジスタに
おいては、まず、各不純物領域２４，２５，２６の端部
に浅い低不純物濃度のｐ型領域を形成するためのイオン
注入工程を行って、その後、いわゆるポケット領域の低
不純物濃度のｎ型領域を形成するための斜め入射角のイ
オン注入工程が行われる。その後、それぞれのゲート電
極３４と３６にサイドウォールを形成して、ドレイン領
域２４、中間領域２５及びソース領域２６を形成するた
めのイオン注入工程が行われる。

【００４５】上述したように、このＭＯＳトランジスタ
２１２−１のゲート長Ｌは、逆短チャネル効果を得るよ
うにデザインルールの最小ゲート寸法（０．２１μｍ）
近辺に設定される。また、チャネル幅も従来のものより
相当小さい寸法としてよく、例えば、０．２８μｍ程度
にすることができる。従って、ｐＭＯＳトランジスタ２
１２−１が縦続接続されている二つのチャネル領域ＣＨ
ｐ１，ＣＨｐ２を有するにもかかわらず、トランジスタ
の面積の増加がわずかである。

【００４６】次に、ｎＭＯＳトランジスタ２１２−２の
構造について説明する。ｎＭＯＳトランジスタ２１２−
２において、例えば、ｐ基板１０の表面にゲート長また
はチャネル長に相当する等間隔をおいて三つのｎ型不純
物領域２０、２１、２２が形成されている。なお、不純
物領域２０がトランジスタ２１２−２のソース領域、不
純物領域２２がそのドレイン領域、不純物領域２１が中
間領域をそれぞれ形成している。

【００４７】ソース領域２０と中間領域２１の間に、ｐ
基板１０の表面に、例えば、酸化シリコン（ＳｉＯ₂ ）
によって薄いゲート絶縁膜３１が形成され、ゲート絶縁
膜３１の表面に、例えばポリシリコンによってゲート電
極３０が形成されている。同様に、中間領域２１とドレ
イン領域２２との間に、ｐ基板１０の表面に、例えば、
酸化シリコンによって薄いゲート絶縁膜３３が形成さ
れ、ゲート絶縁膜３３の表面に、例えばポリシリコンに
よってゲート電極３２が形成されている。これによっ
て、ソース領域２０と中間領域２１との間に、ｎ型チャ
ネル領域ＣＨｎ１が形成され、中間領域２１とドレイン
領域２２との間に、ｎ型チャネル領域ＣＨｎ２が形成さ
れる。

【００４８】ｎＭＯＳトランジスタ２１２−２では、ソ
ース領域２０、中間領域２１及びドレイン領域２２の各
領域がＬＤＤ構造で形成されている。このため、ゲート
電極３０，３２の端部に近接する各不純物領域の端部
に、ゲート酸化膜３１，３３と接する浅い低不純物濃度
のｎ型領域が形成され、そして、逆短チャネル効果を高
めるために、例えば、図１０に示す斜め入射角のイオン
注入法を用いてそれぞれの低不純物濃度領域の下部に、
さらに低不純物濃度のｐ型のポケット領域が形成され
る。

【００４９】なお、ＬＤＤ構造のＭＯＳトランジスタに
おいては、まず、各不純物領域２０，２１，２２の端部
に浅い低不純物濃度のｎ型領域を形成するためのイオン
注入工程を行って、その後、いわゆるポケット領域の低
不純物濃度のｐ型領域を形成するための斜め入射角のイ
オン注入工程が行われる。その後、それぞれのゲート電
極３０と３２にサイドウォールを形成して、ソース領域
２０、中間領域２１及びドレイン領域２２を形成するた
めのイオン注入工程が行われる。

【００５０】上述したように、このｎＭＯＳトランジス
タ２１２−２のゲート長Ｌは、逆短チャネル効果を得る
ようにデザインルールの最小ゲート寸法（０．２１μ
ｍ）近辺に設定される。また、チャネル幅も従来のもの
より相当小さい寸法としてよく、例えば、０．２８μｍ
程度にすることができる。従って、ｎＭＯＳトランジス
タ２１２−２が縦続接続されている二つのチャネル領域
ＣＨｎ１，ＣＨｎ２を有するにもかかわらず、トランジ
スタの面積の増加がわずかである。

【００５１】なお、図２において、１４，１６，１８
は、酸化シリコンで形成された素子分離用フィールド酸
化膜である。４０，４２，４４は、例えば、アルミニウ
ム（Ａｌ）や銅（Ｃｕ）によって形成された金属配線層
である。なお、図示のように、これらの金属配線層とゲ
ート電極との間に、例えば、酸化シリコンによって中間
絶縁膜が形成されている。また、図示していないが、金
属配線層の上部に、金属配線層及び各半導体素子を覆う
形で保護絶縁膜が形成されている。

【００５２】図２に示すように、ｎＭＯＳトランジスタ
２１２−２において、ゲート電極３０が電源電圧Ｖ_DDの
供給端子に接続され、ｐＭＯＳトランジスタ２１２−１
において、ゲート電極３６が接地電位ＧＮＤに接続され
ている。さらに、ｎＭＯＳトランジスタ２１２−２とｐ
ＭＯＳトランジスタ２１２−１において、互いに隣接す
るゲート電極３２と３４が共通に接続され、その接続点
によってインバータの入力端子Ｔ_inが形成されている。

【００５３】上述した構造を有するインバータにおい
て、ｐＭＯＳトランジスタ２１２−１では、チャネル領
域ＣＨｐ１上部のゲート電極３６が接地電位ＧＮＤにバ
イアスされているので、常時空乏層が形成されている状
態、即ちオン状態にある。同様に、ｎＭＯＳトランジス
タ２１２−２において、チャネル領域ＣＨｎ１上部のゲ
ート電極３０が電源電圧Ｖ_DDにバイアスされているの
で、常時空乏層が形成されている状態、即ちオン状態に
ある。

【００５４】また、インバータの入力端子Ｔ_inからみた
入力負荷については、駆動されるゲート電極がｐＭＯＳ
トランジスタ２１２−１の電極３４とｎＭＯＳトランジ
スタ２１２−２の電極３２の２つであって、図１６に示
すインバータ１１２の入力負荷に比べてほぼ半分にな
る。このため、インバータ全体の基本的な動作が従来と
かわらず、低電圧動作が実現できるとともに、インバー
タの入力負荷が低減され、動作の高速化及び低消費電力
化を実現できる。

【００５５】図２に示すように、ゲート電極３０に印加
するバイアス電圧は電源電圧Ｖ_DDであり、またゲート電
極３６に印加するバイアス電圧は接地電位ＧＮＤであ
る。これらの電圧の供給線が、ほとんどの場合配線領域
に配線として形成されているので、ゲート電極のターミ
ナルをセルから引き出して、電源配線または接地配線に
適宜接続することによって、オーバーヘッドはほとんど
なく配線できる。また、これらのゲート電極が直流バイ
アスされているので、電源立ち上げ時を除けば消費電力
がほぼゼロである。

【００５６】なお、図２示すインバータの構造例では、
ｐＭＯＳトランジスタ２１２−１とｎＭＯＳトランジス
タ２１２−２において互いに隣接するゲート電極３４と
３２を共通に接続してインバータの入力端子を形成して
いるが、これに限られることはなく、例えば、図２にお
いて、ゲート電極３０と３６を共通に接続してインバー
タの入力端子を形成することも可能である。この場合、
ｐＭＯＳトランジスタ２１２−１において、ゲート電極
３４が接地電位ＧＮＤにバイアスされ、また、ｎＭＯＳ
トランジスタ２１２−２において、ゲート電極３２が電
源電圧Ｖ_DDにバイアスされる。

【００５７】以下、図１を参照しながら、本実施形態の
ラッチ回路の動作について説明する。ここで、入力端子
に論理値１（ハイレベル）のデータＤ_inが入力され、か
つ、ノード２１４には論理値１のデータが保持されてい
るとする。この状態において、インバータ２１６におい
て、ｐＭＯＳトランジスタ２１６−１がオフし、ｎＭＯ
Ｓトランジスタ２１６−２がオンするので、ノード２０
８がローレベルに保持される。

【００５８】一方、データラッチにおいて、ノード２１
４がハイレベルに保持されているので、ノード２２４が
ローレベルに保持され、インバータ２１０では、ｐＭＯ
Ｓトランジスタ２１０−１がオンしており、ｎＭＯＳト
ランジスタ２１０−２がオフしている。

【００５９】クロック信号ＣＫがハイレベルになると、
トランジスタ２２０と２２２がオンする。このとき、イ
ンバータ２１６のｎＭＯＳトランジスタ２１６−２を駆
動素子として、インバータ２１０のｐＭＯＳトランジス
タ２１０−１を負荷素子とする第１のレシオ回路によっ
て、ノード２１４の電位が決定される。

【００６０】この第１のレシオ回路において、トランジ
スタ２１６−２とトランジスタ２１０−１がともにオン
状態にあり、互い電気的に衝突する。負荷素子としての
ｐＭＯＳトランジスタ２１０−１は、縦続接続されてい
る２つのチャネル領域を持ち、あらゆる電源電圧範囲に
おいて、そのオン抵抗が駆動素子としてのｎＭＯＳトラ
ンジスタ２１６−２とｎＭＯＳトランジスタ２２０との
縦続接続抵抗より大きくなるように設計できる。このた
め、ノード２１４の電位は駆動素子であるｎＭＯＳトラ
ンジスタ２１６−２のソース側の電位、即ち、接地電位
ＧＮＤにシフトする。

【００６１】ノード２１４が接地電位ＧＮＤにシフトす
ると、インバータ２１２において、ｐＭＯＳトランジス
タ２１２−１がオン状態になり、ｎＭＯＳトランジスタ
２１２−２がオフ状態になる。これに応じて、ノード２
２４の電位が論理値１になる。これにより、インバータ
２１０において、ｐＭＯＳトランジスタ２１０−１がオ
フし、ｎＭＯＳトランジスタ２１０−２がオンするの
で、ノード２１４の電位がさらに接地電位ＧＮＤに引き
下げられる。こうして、ノード２１４に論理値０（ロー
レベル）のデータが書き込まれる。

【００６２】次に、上述した状態において、論理値０の
データＤ_inがインバータ２１６に入力されるとする。こ
のとき、インバータ２１６において、ｐＭＯＳトランジ
スタ２１６−１がオンし、ｎＭＯＳトランジスタ２１６
−２がオフするので、インバータ１１６の出力端子、即
ちノード２０８がハイレベルに保持される。この状態に
おいてクロック信号ＣＫがハイレベルになると、トラン
ジスタ２２０と２２２がオンし、ノード２１４に対して
書き込みが行われる。

【００６３】このとき、ｎＭＯＳトランジスタ２１８が
オンする。また、データラッチを構成するインバータ２
１２において、ｐＭＯＳトランジスタ２１２−１がオン
状態にある。即ち、ｎＭＯＳトランジスタ２１８を駆動
素子とし、ｐＭＯＳトランジスタ２１２−１を負荷素子
とする第２のレシオ回路が機能する。この第２のレシオ
回路によって、ノード２２４の電位が決定される。

【００６４】第２のレシオ回路において、駆動素子とし
てのｎＭＯＳトランジスタ２１８と負荷素子としてのｐ
ＭＯＳトランジスタ２１２−１がともにオンし、互いに
電気的に衝突する。

【００６５】負荷側のｐＭＯＳトランジスタ２１２−１
は、縦続接続されている２段のチャネル領域を含み、あ
らゆる電源電圧範囲において、そのオン抵抗が駆動側の
ｎＭＯＳトランジスタ２１８とｎＭＯＳトランジスタ２
２２との縦続接続抵抗よりも大きくなるように設計する
ことができる。このため、駆動側の電流駆動能力が負荷
側のそれを上回って、ノード２２４の電位は駆動側によ
って決定され、ｎＭＯＳトランジスタ２１８のソース側
電位、即ち接地電位ＧＮＤにシフトする。

【００６６】ノード２２４の電位が接地電位ＧＮＤにシ
フトすると、インバータ２１０において、ｐＭＯＳトラ
ンジスタ２１０−１がオンし、ｎＭＯＳトランジスタ２
１０−２がオフするので、ノード２１４の電位が論理値
１になる。即ち、ノード２１４に論理値１のデータが書
き込まれる。これにより、インバータ２１２において、
ｐＭＯＳトランジスタ２１２−１がオフし、ｎＭＯＳト
ランジスタ２１２−２がオンするので、ノード２２４の
電位がさらに接地電位ＧＮＤに引き下げられる。

【００６７】上述したように、本実施形態のラッチ回路
２００において、データラッチを構成するインバータ２
１０と２１２は、それぞれ逆短チャネル効果を奏し、縦
続接続されている複数段のチャネルを含むＭＯＳトラン
ジスタによって構成されているので、あらゆる電源電圧
範囲において、負荷側のトランジスタのオン抵抗が駆動
側よりも大きく、電流駆動能力が低くなるように設計す
ることができる。このため、ラッチ回路にデータを書き
込むとき機能する第１と第２のレシオ回路では、駆動側
と負荷側のＭＯＳトランジスタが電気的に互いに衝突し
ても、駆動側の電流駆動能力が負荷側の電流駆動能力よ
り勝るので、駆動側によってノード電位が決定され、入
力データＤ_inが確実にラッチ回路に書き込まれ、低電源
電圧においても動作の安定性が確保できる。

【００６８】さらに、本実施形態のラッチ回路におい
て、インバータ２１０と２１２では、縦続接続されてい
る複数段のチャネルのうち、ｐＭＯＳトランジスタとｎ
ＭＯＳトランジスタにおいて互いに隣接するチャネルの
上部に形成されているゲート電極が共通に接続され、他
のチャネルの上部のゲート電極がそれぞれの所定の電位
にバイアスされている。このため、インバータ２１０と
２１２において、駆動されるゲート数が少なくなり、高
速動作と低消費電力を実現できる。

【００６９】図３は、本発明のインバータの他の構造例
を示す回路図である。なお、図３において、比較のた
め、通常のＭＯＳインバータと、それぞれ逆短チャネル
効果を奏し、縦続接続されている複数段のチャネルを持
つＭＯＳトランジスタからなるインバータ、そして本発
明のインバータの構造例をそれぞれ示している。

【００７０】図３（ａ）は、通常のＭＯＳインバータの
構成を示している。図示のように、ＭＯＳインバータ
は、電源電圧Ｖ_DDの供給端子と共通電位ＧＮＤの供給端
子との間に直列接続されているｐＭＯＳトランジスタと
ｎＭＯＳトランジスタによって構成されている。これら
のトランジスタのゲート同士が接続され、その接続点が
インバータの入力端子を形成し、さらにドレイン同士の
接続点がインバータの出力端子を形成する。なお、図３
の中の数字は、トランジスタのチャネル幅Ｗとチャネル
長Ｌをそれぞれ示している。例えば、図３（ａ）におい
て、ｐＭＯＳトランジスタではＷ＝０．７０μｍ、Ｌ＝
０．８４μｍ、ｎＭＯＳトランジスタではＷ＝０．３５
μｍ、Ｌ＝０．９８μｍである。

【００７１】図３（ｂ）は、縦続接続されている２段の
チャネルを持つｐＭＯＳトランジスタとｎＭＯＳトラン
ジスタによって構成されているＭＯＳインバータの構成
を示している。図示のように、ｐＭＯＳトランジスタに
おいて、各チャネルはＷ＝０．７０μｍ、Ｌ＝０．４２
μｍである。そして、ｎＭＯＳトランジスタにおいて、
各チャネルはＷ＝０．３５μｍ、Ｌ＝０．４９μｍであ
る。図３（ｂ）に示すインバータにおいては、そのｐＭ
ＯＳトランジスタ及びｎＭＯＳトランジスタのゲート面
積が図３（ａ）に示すインバータのそれとそれぞれ等し
くなるように設計されている。

【００７２】図３（ｂ）に示すＭＯＳインバータにおい
て、各チャネルの上部に形成されているゲート電極が共
通に接続され、その接続点がインバータの入力端子を形
成する。このため、当該インバータを駆動する回路は合
計４つのゲートを駆動しなければならなく、駆動回路の
負荷が大きく、動作速度の低下を招き、さらに駆動する
負荷容量の増加により消費電力が増加してしまう。

【００７３】図３（ｃ）は、図３（ｂ）に示すインバー
タを改良した例である。図示のように、このＭＯＳイン
バータにおいて、ｐＭＯＳトランジスタ及びｎＭＯＳト
ランジスタそれぞれのチャネルの構成は、図３（ｂ）に
示すインバータとほぼ同じである。ただし、図３（ｃ）
のインバータにおいて、ｐＭＯＳトランジスタとｎＭＯ
Ｓトランジスタの互いに隣接するチャネルの上部に形成
されているゲート電極が共通に接続され、その接続点に
よってインバータの入力端子が形成される。それ以外の
各チャネルに対応するゲート電極については、ｐＭＯＳ
トランジスタ側では接地電位ＧＮＤにバイアスされ、ｎ
ＭＯＳトランジスタ側では電源電圧Ｖ_DDにバイアスされ
る。

【００７４】図３（ｃ）の改良例と図３（ｂ）に比べる
と、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの
チャネル数は変わらず、即ちトランジスタのオン抵抗及
び電流駆動能力はほとんど変化しない。改良例では、イ
ンバータを駆動する回路は、２つのゲート電極を駆動す
ればよく、図３（ｂ）のインバータに比べて、駆動する
ゲート数が半減する。このため、駆動回路の負荷が低下
し、動作速度及び消費電力の面では改善が期待できる。
シミュレーションの結果、図３（ｃ）の改良例は、図３
（ｂ）に示す改良前のインバータに対して、動作速度が
約７％の増加が認められ、消費電力も約７％の低減が認
められた。

【００７５】図３（ｄ）は、さらに縦続接続されたチャ
ネル段数を増やした場合のインバータの構成例を示して
いる。図示のように、このインバータにおいて、ｐＭＯ
Ｓトランジスタ及びｎＭＯＳトランジスタは、それぞれ
縦続接続された４段のチャネルを有する。ｐＭＯＳトラ
ンジスタにおいて、各チャネルはＷ＝０．７０μｍ、Ｌ
＝０．２１μｍである。そして、ｎＭＯＳトランジスタ
において、各チャネルはＷ＝０．３５μｍ、Ｌ＝０．２
４５μｍである。図３（ｄ）に示すインバータにおいて
は、そのｐＭＯＳトランジスタ及びｎＭＯＳトランジス
タのゲート面積が図３（ａ）又は図３（ｂ）に示すイン
バータのそれとそれぞれ等しくなるように設計されてい
る。

【００７６】図３（ｄ）に示すＭＯＳインバータにおい
て、各チャネルの上部に形成されているゲート電極が共
通に接続され、その接続点がインバータの入力端子を形
成する。このため、当該インバータを駆動する回路は合
計８つのゲートを駆動しなければならなく、駆動回路の
負荷が大きく、動作速度の低下を招き、さらに駆動する
負荷容量の増加により消費電力が増加してしまう。

【００７７】図３（ｅ）は、図３（ｄ）に示すインバー
タに対する改良例である。図示のように、このＭＯＳイ
ンバータにおいて、ｐＭＯＳトランジスタ及びｎＭＯＳ
トランジスタそれぞれのチャネルの構成は、図３（ｄ）
に示すインバータとほぼ同じである。ただし、図３
（ｅ）のインバータにおいて、ｐＭＯＳトランジスタと
ｎＭＯＳトランジスタの互いに隣接するチャネルの上部
に形成されているゲート電極が共通に接続され、その接
続点によってインバータの入力端子が形成される。それ
以外の各チャネルに対応するゲート電極については、ｐ
ＭＯＳトランジスタ側では接地電位ＧＮＤにバイアスさ
れ、ｎＭＯＳトランジスタ側では電源電圧Ｖ _DDにバイア
スされる。

【００７８】図３（ｅ）の改良例と図３（ｄ）に比べる
と、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの
チャネル数は変わらず、即ち、トランジスタのオン抵抗
及び電流駆動能力はほとんど変化しない。改良例では、
インバータを駆動する回路は、２つのゲート電極を駆動
すればよく、図３（ｄ）のインバータに比べて、駆動す
るゲート数が１／４まで低減される。このため、駆動回
路の負荷が低下し、動作速度及び消費電力の面では改善
が期待できる。シミュレーションの結果、図３（ｅ）の
改良例は、図３（ｄ）に示す改良前のインバータに対し
て、動作速度が約１１％の増加が認められ、消費電力も
約１１％の低減が認められた。

【００７９】図４と図５は、図３に示すそれぞれのイン
バータにおいて電源電圧Ｖ_DDに対する遅延特性及び消費
電力を比較するグラフである。図４は、図３（ａ）、
（ｂ）、（ｃ）に示すそれぞれのインバータの遅延特性
及び消費電力を比較するグラフであり、図５は図３
（ａ）、（ｄ）、（ｅ）に示すそれぞれのインバータの
遅延特性及び消費電力を比較するグラフである。なお、
これらの遅延特性及び消費電力を示すグラフは、シミュ
レーションに基づいて得られた結果である。

【００８０】図４において、（１）通常は、図３（ａ）
に示す通常のインバータの遅延特性及び消費電力を示
し、（２）チャネル２段縦続は、図３（ｂ）に示すイン
バータの遅延特性及び消費電力を示し、さらに、（３）
チャネル２段縦続（改良）は、図３（ｃ）に示す改良さ
れたインバータの遅延特性及び消費電力を示している。
なお、ここで、インバータの消費電力は、１０ＭＨｚの
クロック周波数でインバータを駆動する場合での消費電
力である。

【００８１】図４に示すように、図３（ａ）に示す通常
のインバータに対して、図３（ｂ）に示すインバータの
方が、遅延時間が低減され、また消費電力の低減が実現
できた。一方、図３（ｃ）に示す改良されたインバータ
では、改良前に比べて、遅延時間がさらに低減され、ま
た消費電力も改善前より低くなった。

【００８２】図５において、（１）通常は、図３（ａ）
に示す通常のインバータの遅延特性及び消費電力を示
し、（２）チャネル４段縦続は、図３（ｄ）に示すイン
バータの遅延特性及び消費電力を示し、さらに、（３）
チャネル４段縦続（改良）は、図３（ｅ）に示す改良さ
れたインバータの遅延特性及び消費電力を示している。
なお、ここで、インバータの消費電力は、１０ＭＨｚの
クロック周波数でインバータを駆動する場合での消費電
力である。

【００８３】図５に示すように、図３（ａ）に示す通常
のインバータに対して、図３（ｄ）に示すインバータの
方が、遅延時間が低減され、また消費電力の低減が実現
できた。一方、図３（ｅ）に示す改良されたインバータ
では、改良前に比べて、遅延時間がさらに低減され、ま
た消費電力も改善前より低くなった。

【００８４】図６は、縦続接続されている２段のチャネ
ルを含むｐＭＯＳトランジスタとｎＭＯＳトランジスタ
からなるインバータ及び縦続接続されている４段のチャ
ネルを含むｐＭＯＳトランジスタとｎＭＯＳトランジス
タからなるインバータの改良例を示している。なお、図
６（ａ）に示す改良例は、図３（ｃ）に示すインバータ
の改良例と同じく、図６（ｂ）に示す改良例は、図３
（ｅ）に示すインバータの改良例と同じである。

【００８５】図７は、図６（ａ）と（ｂ）に示すインバ
ータの電源電圧Ｖ_DDに対する遅延特性及び消費電力を示
すグラフである。なお、図７において、比較のため、通
常のインバータ、即ち、図３（ａ）に示すインバータの
電源電圧Ｖ_DDに対する遅延特性及び消費電力をあわせて
示している。

【００８６】図７において、（１）通常、図３（ａ）に
示す通常のインバータの遅延特性及び消費電力を示し、
（２）チャネル２段縦続（改良）は、図６（ａ）に示す
改良されたインバータの遅延特性及び消費電力を示し、
さらに、（３）チャネル４段縦続（改良）は、図６
（ｂ）に示す改良されたインバータの遅延特性及び消費
電力を示している。なお、ここで、インバータの消費電
力は、１０ＭＨｚのクロック周波数でインバータを駆動
する場合での消費電力である。

【００８７】図７に示すように、通常のインバータに比
べて、図６（ａ）に示すチャネル２段縦続接続されたｐ
ＭＯＳトランジスタ及びｎＭＯＳトランジスタからなる
インバータと、図６（ｂ）に示すチャネル４段縦続接続
されたｐＭＯＳトランジスタ及びｎＭＯＳトランジスタ
からなるインバータの遅延時間が短くなり、かつ消費電
力も低減された。さらに、チャネル２段縦続接続の場合
に比べて、チャネル４段縦続接続の方が、遅延時間が短
く、かつ消費電力が低い。

【００８８】実際に、図６（ｂ）に示すインバータが、
同図（ａ）に示すインバータに比べて、遅延時間及び消
費電力がともに２〜５％の改善が見られたシミュレーシ
ョン結果が得られた。なお、縦続接続された４段のチャ
ネルを含むトランジスタの面積は、縦続接続された２段
のチャネルを含むトランジスタの面積より大きくなる。
このため、回路設計上、十分なスペースを確保できる場
合、縦続接続された４段のチャネルを含むトランジスタ
でインバータなどを形成し、動作の高速性及び低消費電
力化をはかることができる。

【００８９】第２実施形態 図８は、本発明に係るインバータが適用されるラッチ回
路の第２の実施形態を示す回路図である。図示のよう
に、このラッチ回路３００は、インバータ３１０、トラ
ンスファゲート３１２及びインバータ３１４からなるデ
ータ入力部、インバータ３１６、トランスファゲート３
１８及びインバータ３２０からなるスキャンデータ入力
部、インバータ３２２と３２４からなるマスタラッチ、
トランスファゲート３３０とインバータ３３２からなる
データ転送部、及びインバータ３３４と３３６からなる
スレーブラッチなどによって構成されている。

【００９０】データ入力部において、インバータ３１０
の入力端子がデータ入力端子Ｔ_in1に接続され、出力端
子がトランスファゲート３１２の入力端子に接続されて
いる。なお、トランスファゲート３１２は、並列に接続
されているｐＭＯＳトランジスタとｎＭＯＳトランジス
タによって構成され、ｎＭＯＳトランジスタのゲートに
クロック信号ｌｍｔが印加され、ｐＭＯＳトランジスタ
のゲートに、インバータ３１４によってクロック信号ｌ
ｍｔの反転信号が印加される。このため、クロック信号
ｌｍｔがハイレベルのとき、トランスファゲート３１２
が導通し、逆に、クロック信号ｌｍｔがローレベルのと
き、トランスファゲート３１２が遮断する。

【００９１】スキャンデータ入力部は、上述したデータ
入力部とほぼ同じ構成を有する。ただし、スキャンデー
タ入力部では、クロック信号ｌｔｔに応じて、トランス
ファゲート３１８の導通／遮断が制御される。例えば、
クロック信号ｌｔｔがハイレベルのとき、トランスファ
ゲート３１８が導通し、逆に、クロック信号ｌｔｔがロ
ーレベルのとき、トランジスタ３１８が遮断する。

【００９２】トランスファゲート３１２が導通すると
き、入力端子Ｔ_in1 に印加された入力データｄｉｎがイ
ンバータ３１０及びトランスファゲート３１２を介し
て、ノード３４０に入力される。一方、トランスファゲ
ート３１８が導通するとき、スキャン入力端子Ｔ_in2 に
印加されたスキャン入力データｓｃｉｎがインバータ３
１６及びトランスファゲート３１８を介して、ノード３
４０に入力される。

【００９３】マスタラッチにおいて、インバータ３２２
と３２４の入力端子と出力端子が交互に接続され、デー
タラッチが構成されている。このデータラッチによっ
て、ノード３４０に入力されたデータが保持される。イ
ンバータ３２２は、本発明のインバータによって構成さ
れている。即ち、インバータ３２２は、縦続接続されて
いる複数段のチャネルを含むｐＭＯＳトランジスタ及び
ｎＭＯＳトランジスタによって構成されている。ノード
３４０にデータを書き込むとき、インバータ３１０また
は３１６を駆動素子とし、インバータ３２２を負荷素子
とするレシオ回路が機能する。当該レシオ回路によっ
て、ノード３４０の電位が確定される。

【００９４】データ転送部は、トランスファゲート３３
０とインバータ３３２によって構成されている。トラン
スファゲート３３０は、並列に接続されているｐＭＯＳ
トランジスタとｎＭＯＳトランジスタによって構成さ
れ、ｎＭＯＳトランジスタのゲートにクロック信号ｌｓ
ｔが印加され、ｐＭＯＳトランジスタのゲートにインバ
ータ３３２によってクロック信号ｌｓｔの反転信号が印
加される。このため、クロック信号ｌｓｔがハイレベル
のとき、トランスファゲート３３０が導通し、逆に、ク
ロック信号ｌｍｔがローレベルのとき、トランスファゲ
ート３３０が遮断する。

【００９５】トランスファゲート３３０が導通すると
き、インバータ３２４の出力信号がトランスファゲート
３３０を介して、ノード３４２に入力される。即ち、マ
スタラッチによって保持されたデータがスレーブラッチ
に転送される。

【００９６】スレーブラッチにおいて、インバータ３３
４と３３６の入力端子と出力端子が交互に接続され、デ
ータラッチが構成されている。このデータラッチによっ
て、ノード３４２に入力されたデータが保持される。イ
ンバータ３３４は、本発明のインバータによって構成さ
れている。即ち、インバータ３３４は、縦続接続されて
いる複数段のチャネルを含むｐＭＯＳトランジスタ及び
ｎＭＯＳトランジスタによって構成されている。ノード
３４２にデータを書き込むとき、マスタラッチのインバ
ータ３２４を駆動素子とし、インバータ３３４を負荷素
子とするレシオ回路が機能する。当該レシオ回路によっ
て、ノード３４２の電位が確定される。

【００９７】次に、書き込み時ラッチ回路の動作につい
て説明する。ここで、データ入力端子Ｔ_in1 に論理値０
（ローレベル）及び論理値１（ハイレベル）のデータｄ
ｉｎが入力された場合のそれぞれについて、インバータ
３１０と３２２からなるレシオ回路の動作を例に説明す
る。なお、スキャンデータ入力部によってノード３４０
にスキャンデータｓｃｉｎが入力される場合、インバー
タ３１６と３２２からなるレシオ回路、またはマスタラ
ッチからスレーブラッチにデータが転送される場合、イ
ンバータ３２４と３３４によって形成されたレシオ回路
は、インバータ３１０と３２２からなるレシオ回路とほ
ぼ同じように機能するので、それらの動作について、イ
ンバータ３１０と３２２からなるレシオ回路の動作から
類推できるので、説明を省略する。

【００９８】図９は、図８のラッチ回路のうち、データ
入力部及びマスタラッチのみを示している部分回路図で
ある。以下、図９を参照しつつ、データ書き込み時のレ
シオ回路の動作について説明する。

【００９９】まず、データ入力端子に論理値０のデータ
ｄｉｎが入力され、かつ、マスタラッチにおいて、ノー
ド３４０に論理値０のデータが保持されている場合につ
いて説明する。この場合、インバータ３１０において、
ｐＭＯＳトランジスタ３１０−１がオンし、ｎＭＯＳト
ランジスタ３１０−２がオフする。また、マスタラッチ
において、ノード３４０がハイレベルなので、インバー
タ３２４の出力端子がローレベルにある。このため、イ
ンバータ３２２において、ｐＭＯＳトランジスタ３２２
−１がオフしており、ｎＭＯＳトランジスタ３２２−２
がオンしている。

【０１００】クロック信号ｌｍｔがハイレベルに切り替
わったとき、その反転信号／ｌｍｔがローレベルにな
り、これらの信号に応じてトランスファゲート３１２が
導通する。このとき、インバータ３１０のｐＭＯＳトラ
ンジスタ３１０−１とインバータ３２２のｎＭＯＳトラ
ンジスタ３２２−２がともにオンし、電気的に衝突する
ので、ノード３４０の電位は、ｐＭＯＳトランジスタ３
１０−１を駆動素子とし、ｎＭＯＳトランジスタ３２２
−２を負荷素子とするレシオ回路によって決まる。

【０１０１】このレシオ回路において、負荷素子、即ち
ｎＭＯＳトランジスタ３２２−２は、例えば、図９に示
すように、縦続接続されている２段のチャネルを有する
ので、あらゆる電源電圧範囲において、そのオン抵抗が
駆動側のｐＭＯＳトランジスタ３１０−１とトランスフ
ァゲート３１２の縦続接続抵抗よりも大きくなるように
設計できるため、ノード３４０の電位は、オン抵抗の小
さい駆動側によって決まる。即ち、ノード３４０の電位
は、駆動側トランジスタ３１０−１のソース電位である
電源電圧Ｖ_DDにシフトする。

【０１０２】ノード３４０の電位が電源電圧Ｖ_DDにシフ
トすると、マスタラッチにおいて、インバータ３２４の
出力端子が接地電位ＧＮＤに切り替わり、これに応じ
て、インバータ３２２では、ｐＭＯＳトランジスタ３２
２−１がオンし、ｎＭＯＳトランジスタ３２２−２がオ
フするので、ノード３４０の電位が確実に電源電圧Ｖ_DD
に保持される。

【０１０３】上述したように、論理値０のデータｄｉｎ
が入力されるとき、インバータ３１０のｐＭＯＳトラン
ジスタ３１０−１を駆動素子とし、インバータ３２２の
ｎＭＯＳトランジスタ３２２−２を負荷素子とするレシ
オ回路によって、ノード３４０がハイレベルに保持され
る。即ち、マスタラッチに論理値１のデータが書き込ま
れる。書き込みが確実に行われたとき、クロック信号ｌ
ｍｔがローレベルに切り替わり、トランスファゲート３
１２が遮断する。このため、ノード３４０に書き込まれ
たデータがマスタラッチによって保持される。

【０１０４】次に、上述した状態において、データ入力
端子Ｔ_in1 に論理値１のデータが印加されるとする。こ
れに応じて、インバータ３１０において、ｐＭＯＳトラ
ンジスタ３１０−１がオフし、ｎＭＯＳトランジスタ３
１０−２がオンする。一方、マスタラッチにおいて、ノ
ード３４０において、論理値１のデータが保持され、イ
ンバータ３２４の出力端子がローレベルに保持される。
これに応じてインバータ３２２では、ｐＭＯＳトランジ
スタ３２２−１がオンしており、ｎＭＯＳトランジスタ
３２２−２がオフしている。

【０１０５】クロック信号ｌｍｔがハイレベルに切り替
わったとき、トランスファゲート３１２が導通する。こ
のとき、インバータ３１０のｎＭＯＳトランジスタ３１
０−２とインバータ３２２のｐＭＯＳトランジスタ３２
２−１がともにオンし、電気的に衝突するので、ノード
３４０の電位は、ｎＭＯＳトランジスタ３１０−２を駆
動素子とし、ｐＭＯＳトランジスタ３２２−１を負荷素
子とするレシオ回路によって決まる。

【０１０６】このレシオ回路において、負荷素子、即ち
ｐＭＯＳトランジスタ３２２−１は、例えば、図９に示
すように、縦続接続されている２段のチャネルを有する
ので、あらゆる電源電圧範囲において、そのオン抵抗が
駆動側のｎＭＯＳトランジスタ３１０−２とトランスフ
ァゲート３１２の縦続接続抵抗よりも大きくなるように
設計できるため、ノード３４０の電位は、オン抵抗の小
さい駆動側によって決まる。即ち、ノード３４０の電位
は、駆動側トランジスタ３１０−２のソース電位である
接地電位ＧＮＤにシフトする。

【０１０７】ノード３４０の電位が接地電位ＧＮＤにシ
フトすると、マスタラッチにおいて、インバータ３２４
の出力端子が電源電圧Ｖ_DDに切り替わり、これに応じ
て、インバータ３２２では、ｎＭＯＳトランジスタ３２
２−２がオンし、ｐＭＯＳトランジスタ３２２−１がオ
フするので、ノード３４０の電位が確実に接地電位ＧＮ
Ｄに保持される。

【０１０８】上述したように、論理値１のデータｄｉｎ
が入力されるとき、インバータ３１０のｎＭＯＳトラン
ジスタ３１０−２を駆動素子とし、インバータ３２２の
ｐＭＯＳトランジスタ３２２−１を負荷素子とするレシ
オ回路によって、ノード３４０がローレベルに保持され
る。即ち、マスタラッチに論理値０のデータが書き込ま
れる。書き込みが確実に行われたとき、クロック信号ｌ
ｍｔがローレベルに切り替わり、トランスファゲート３
１２が遮断する。このため、ノード３４０に書き込まれ
たデータがマスタラッチによって保持される。

【０１０９】なお、図９の回路図は、インバータ３２２
が縦続接続されている２段のチャネルを含むｐＭＯＳト
ランジスタ及びｎＭＯＳトランジスタによって構成され
ている例を示しているが、チャネルの段数はこれに限定
されるものではなく、２段以上でもよい。また、ｐＭＯ
Ｓトランジスタ側とｎＭＯＳトランジスタ側において、
縦続接続されるチャネルの段数を必ずしも一致させる必
要はなく、例えば、ｐＭＯＳトランジスタが縦続接続さ
れている２段のチャネルを含み、ｎＭＯＳトランジスタ
が縦続接続されている３段のチャネルを含むことも可能
である。

【０１１０】本発明のインバータは、上述したレシオ回
路、ラッチ回路以外にも種々の保持回路またはシフトレ
ジスタ回路に適用することができ、さらにデータ転送回
路にも適用可能である。また、本発明のＭＯＳトランジ
スタも、上述したレシオ回路やラッチ回路などに限定さ
れるものではなく、ＳＲＡＭセルとライトドライバやバ
スキーパーといった種々の回路に使用することが可能で
ある。

【０１１１】

【発明の効果】以上説明したように、本発明のトランジ
スタによれば、それぞれ逆短チャネル効果を奏する縦続
接続の複数段のチャネルを形成することにより、電流駆
動能力の上昇を抑制した低い駆動力のトランジスタを実
現できる。このようなトランジスタを用いたインバータ
によって、ラッチ回路などのレシオ回路の低電圧動作を
実現できる。また、本発明によれば、縦続接続の多段チ
ャネルのうち、スイッチングに最低限必要なトランジス
タ以外のゲート電極が電源電圧または接地電位にバイア
スされ、常時導通状態にすることにより、その回路を駆
動する駆動側の負荷が低減され、動作の高速化及び低消
費電力化を実現できる利点がある。

【図面の簡単な説明】

【図１】本発明に係るインバータを用いたラッチ回路の
第１の実施形態を示す回路図である。

【図２】本発明のインバータの構造を示す断面図であ
る。

【図３】本発明のインバータと他のインバータの構成を
示す回路図である。

【図４】本発明のチャネル２段縦続接続トランジスタを
含むインバータと通常のインバータの遅延特性及び消費
電力を示すグラフである。

【図５】本発明のチャネル４段縦続接続トランジスタを
含むインバータと通常のインバータの遅延特性及び消費
電力を示すグラフである。

【図６】本発明のチャネル２段縦続接続トランジスタ及
びチャネル４段縦続接続トランジスタからなるインバー
タの構成を示す図である。

【図７】本発明のチャネル２段縦続接続トランジスタ及
びチャネル４段縦続接続トランジスタからなるインバー
タの遅延特性及び消費電力を示すグラフである。

【図８】本発明のインバータを用いたラッチ回路の第２
の実施形態を示す回路図である。

【図９】ラッチ回路の第２の実施形態におけるレシオ回
路の動作を示す部分回路図である。

【図１０】逆短チャネル効果を持つＬＤＤ構造のトラン
ジスタの断面図である。

【図１１】短チャネル効果及び逆短チャネル効果を示す
グラフである。

【図１２】３種類のＭＯＳトランジスタのレイアウトを
示す図である。

【図１３】図１２に示すＭＯＳトランジスタの電流特性
を示すグラフである。

【図１４】ＭＯＳトランジスタの電流特性を測定する回
路図である。

【図１５】ラッチ回路の一例を示す回路図である。

【図１６】縦続接続された複数段のチャネルを含むトラ
ンジスタからなるインバータを用いたラッチ回路の構成
を示す回路図である。

【符号の説明】

１０…ｐ基板、 １２…ｎウェル、 １４，１６，１８…素子分離用フィールド酸化膜、 ２０，２１，２２…ｎ型不純物領域、 ２４，２５，２６…ｐ型不純物領域、 ３０，３２，３４，３６…ゲート電極、 ３１，３３，３５，３７…ゲート絶縁膜、 ４０，４２，４４…配線、 １００，１００ａ，２００，３００…ラッチ回路、 １１０，１１２，１１６，２１０，２１２，２１６，３
１０，３１４，３１６，３２０，３３６，３３８…イン
バータ、 １１０−１，１１２−１，１１６−１，２１０−１，２
１２−１，２１６−１…ｐＭＯＳトランジスタ １１０−２，１１２−２，１１６−２，２１０−２，２
１２−２，２１６−２…ｎＭＯＳトランジスタ １１８，１２０，１２２，２１８，２２０，２２２…ｎ
ＭＯＳトランジスタ、 １１４，１２４，２０８，２１４，２２４，３４０，３
４２…ノード、 ３１２，３１８，３３０…トランスファゲート、 Ｖ_DD…電源電圧、ＧＮＤ…接地電位。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AA01 AB04 AB10 AC01 AC03 BA01 BB05 BC06 BD04 BF02 BG01 BG12 5J034 AB03 AB04 CB01 DB08 5J056 AA03 BB07 BB17 CC14 DD13 DD28 EE03 FF01 FF08 HH00 HH01 HH02 KK02

Claims (8)

【特許請求の範囲】
1. 【請求項１】第１導電型の半導体層と、 上記半導体層の一主面に所定の間隔をおいて形成された
   複数の第２導電型の半導体領域と、 上記複数の半導体領域の間における上記半導体層上に絶
   縁膜を介して形成された複数のゲート電極と、 逆短チャネル効果を得るために上記複数の半導体領域の
   端部に形成された複数の不純物領域と、 を有し、上記複数のゲート電極の中の１つのゲート電極
   が信号供給端子に接続され、その他のゲート電極がバイ
   アス電圧供給端子に接続されたＭＯＳトランジスタ。
2. 【請求項２】それぞれ逆短チャネル効果を奏し、かつ縦
   続接続された複数のチャネル領域を有し、ソース領域が
   第１の基準電圧を供給する第１の電圧端子に接続され、
   ドレイン領域が信号出力端子に接続されている第１導電
   型の第１のＭＯＳトランジスタと、 それぞれ逆短チャネル効果を奏し、かつ縦続接続された
   複数のチャネル領域を有し、ソース領域が第２の基準電
   圧を供給する第２の電圧端子に接続され、ドレイン領域
   が上記信号出力端子に接続されている第２導電型の第２
   のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタの各チャネル領域上に絶
   縁膜を介して形成された複数のゲート電極と、 上記第２のＭＯＳトランジスタの各チャネル領域上に絶
   縁膜を介して形成された複数のゲート電極と、 を有し、 上記第１のＭＯＳトランジスタの複数のゲート電極の中
   の１つのゲート電極が信号入力端子に接続され、その他
   のゲート電極が第１のバイアス電圧供給端子に接続され
   ており、 上記第２のＭＯＳトランジスタの複数のゲート電極の中
   の１つのゲート電極が上記信号入力端子に接続され、そ
   の他のゲート電極が第２のバイアス電圧供給端子に接続
   されているインバータ。
3. 【請求項３】上記第１のバイアス電圧が上記第２の基準
   電圧であり、 上記第２のバイアス電圧が上記第１の基準電圧である請
   求項２記載のインバータ。
4. 【請求項４】上記第１及び第２のＭＯＳトランジスタに
   おける上記ソース領域、上記ドレイン領域及び上記ソー
   ス領域と上記ドレイン領域との間の中間領域の端部にそ
   れぞれ逆短チャネル効果を得るための半導体領域が形成
   されている請求項２又は３記載のインバータ。
5. 【請求項５】上記半導体領域が、上記ソース領域、上記
   ドレイン領域及び上記中間領域と同じ導電型でその不純
   物濃度が上記ソース領域、上記ドレイン領域及び上記中
   間領域よりも低い第１の領域と、 上記ソース領域、上記ドレイン領域及び上記中間領域と
   異なる導電型で上記第１の領域の下方に形成された第２
   の領域とを有する請求項４記載のインバータ。
6. 【請求項６】単一のチャネル領域を有し、ソース領域が
   第１の基準電圧供給端子に接続された第１導電型の第１
   のＭＯＳトランジスタと、 それぞれ逆短チャネル効果を奏し、かつ縦続接続された
   複数のチャネル領域を有し、ソース領域が第２の基準電
   圧供給端子に接続され、ドレイン領域が上記第１のＭＯ
   Ｓトランジスタのドレイン領域に電気的に接続されてい
   る第２導電型の第２のＭＯＳトランジスタと、 上記第２のＭＯＳトランジスタの複数のチャネル領域上
   に絶縁膜を介して形成された複数のゲート電極と、 を有し、上記第２のＭＯＳトランジスタの複数のゲート
   端子の中の１つのゲート端子が信号入力端子に接続さ
   れ、その他のゲート端子がバイアス電圧供給端子に接続
   されているレシオ回路。
7. 【請求項７】上記バイアス電圧が上記第１の基準電圧で
   ある請求項６記載のレシオ回路。
8. 【請求項８】単一のチャネル領域を有し、ソース領域が
   第１の基準電圧供給端子に接続されている第１導電型の
   第１のＭＯＳトランジスタと、 それぞれ逆短チャネル効果を奏し、かつ縦続接続された
   複数のチャネル領域を有し、ソース領域が第２の基準電
   圧供給端子に接続されている第２導電型の第２のＭＯＳ
   トランジスタと、 上記第１のＭＯＳトランジスタのドレイン領域と上記第
   ２のＭＯＳトランジスタのドレイン領域との間に電気的
   に接続されているトランスファゲートと、 上記第２のＭＯＳトランジスタの上記複数のチャネル領
   域上に絶縁膜を介して形成されている複数のゲート電極
   と、 入力端子が上記第２のＭＯＳトランジスタのドレイン領
   域に接続され、出力端子が上記第２のＭＯＳトランジス
   タの複数のゲート端子の中の１つのゲート端子に接続さ
   れているインバータと、 を有し、上記第２のＭＯＳトランジスタのその他のゲー
   ト端子がバイアス電圧供給端子に接続されているラッチ
   回路。