JP2007266377A - 半導体装置 - Google Patents

Abstract

【課題】メモリセルが占有する面積を小さくして高集積化を図ることができるストライプ型であって、駆動電流を大きくして、高速な動作が可能なＳＲＡＭ等の半導体装置を提供する。
【解決手段】ＳＲＡＭ１０では、ドライバＴｒ２１のドレイン１２Ｄ側の活性領域１２Ｄからゲート１１の幅方向に長さＬ分だけ延長されている部分１２Ｅを設けていて、この延長された部分１２Ｅの長さＬを、ゲート１１のチャネルの幅Ｗの１／２以上にすることで、素子分離用絶縁膜１４の活性領域１２に対する圧縮応力を小さくすることができる。
【選択図】 図１

Description

本発明は、半導体装置に係り、特に、スタティックランダムアクセスメモリ（ＳＲＡＭ）等の半導体装置に関する。

半導体装置のＳＲＡＭ等では、面積の大部分を占めるのがメモリセルであり、メモリセルが半導体装置の大きさ、アクセス時間を決定する重要な要素である。このアクセス時間は、トランジスタの駆動電流の大きさに依存している。ＳＲＡＭは、従来の半導体装置では、４個のｎチャネル型トランジスタおよび２個のｐチャネル型トランジスタを用い、これらにおける２個のｎチャネル型トランジスタをドライバトランジスタ（以下、「ドライバＴｒ」と略記する。以下同じ。）とし、残りの２個のｎチャネル型トランジスタをトランスファーＴｒとし、２個のｐチャネル型トランジスタをロードＴｒとすることで構成されている。ＳＲＡＭにおけるドライバＴｒおよびロードＴｒは、ｐチャネル型トランジスタとｎチャネル型トランジスタとが直列接続されたＣＭＯＳインバータを構成し、１対のＣＭＯＳインバータがクロスカップルされることで、フリップフロップを構成し、記憶装置として機能させることができる。

従来から、このＳＲＡＭのメモリセルの活性領域を形成する形状には、大別すると、２つある。図１０は、半導体装置の活性領域の従来の形状を示す概略図である。ここで、図１０（１）は屈曲型を示し、図１０（２）はストライプ型を示している。屈曲型は駆動電流を比較的大きくすることが可能であるが、１つの繰り返し単位におけるドライバＴｒ、トランスファＴｒが共有する活性領域、ロードＴｒの活性領域、さらに素子分離膜の構成が複雑になり、専有面積が大きくなって高集積化には不利である。一方、ストライプ型は屈曲型よりもセル面積を小さくすることが可能であるが、駆動電流が小さくなることが欠点である。半導体装置のＳＲＡＭ等では、面積が小さく、かつ、駆動電流が大きいことが好ましい。

図１１は、圧縮応力を受けている状態を説明するための模式図である。これによって、半導体装置の活性領域における駆動電流が小さいことを説明することができる。図１１（１）中のＡ、Ｂで示した活性領域は、屈曲型において、素子分離用絶縁膜１４からのゲート１１の幅方向（図１１中のＹ方向）からの圧縮応力は緩和することができている。しかし、ゲート１１に沿った方向（図１１中のＸ方向）からの圧縮応力は依然として大きいので、ストライプ型ほどではないが、ドライバＴｒ２１の駆動電流は低下してしまう。これは、ドライバＴｒ２１の活性領域１２が周辺の素子分離用の絶縁膜から大きな圧縮応力を受けているためである。この素子分離用絶縁膜１４による圧縮応力は、ドライバＴｒ２１の活性領域１２に対してゲート１１幅方向に大きな圧縮応力を加える。
図１１（２）に示す、ストライプ型では、例えば、ドライバＴｒ２１に着目すると、その周辺の素子分離用絶縁膜１４に囲まれており、そこから、強い圧縮応力が負荷される。ストライプ型ＳＲＡＭ１０では、活性領域１２等の配置が単純であるために、メモリセルの活性領域１２、１３の専有面積を小さくして記憶容量を大きくすることができる。しかし、図１１（２）に示すように、ドライバＴｒ２１のチャネルに対してゲート１１幅方向に大きな圧縮応力を受けることで、駆動電流が低下してしまう。
特許文献１では、セルの縦横比を縮小し、接地配線と電源供給配線の電圧降下を防止するよう配線の幅を大きくするＣＭＯＳ・ＳＲＡＭセルが開示されている。特許文献１では、行方向に伸びる複数対の第１活性領域と複数対の第２活性領域を備え、各対の第１活性領域を連結する第１ブリッジ領域と各対の第２活性領域を連結する第２ブリッジ領域を備え、前記第１ブリッジ領域はそれぞれ四つの隣接するセルの第１駆動トランジスタのソース領域と接続され、前記第２ブリッジ領域はそれぞれ四つの隣接するセルの第２駆動トランジスタのソース領域と接続されている。これによって、接地配線と電源供給配線の電圧降下を防止ことができる。しかし、特許文献１に記載の配線構造では、未だに、駆動電流を大きくすることができず、この駆動電流等を大きくすることが求められている。特許文献１の構造を図７に示しており、さらに、図８、図９では、比較例１として用いている。

非特許文献１では、ゲート電極上に引張応力の大きい絶縁膜、例えば、ＳｉＮ膜を成膜するトランジスタが開示されている。しかし、非特許文献１に記載のトランジスタでは、引張応力がドライバＴｒ及びトランスファＴｒのようなｎ−ＭＯＳの駆動電流を増加させることに効果はあるが、ｐ−ＭＯＳであるロードＴｒに対しては逆効果になり、ロードＴｒの駆動電流を大きく低下させるという問題がある。

特開平１１−１９５７１６号公報 K. Goto, et al., IEDM Tech. Digest, 209(2004)

半導体装置においては、素子分離用絶縁膜は欠かせない構成要素の一つである。しかし、素子分離用絶縁膜は半導体装置の製造工程で数回の熱処理を受けており、その間に形成されるドライバＴｒ、トランスファＴｒのソース、ドレイン等の活性領域に対して圧縮応力を負荷するようになる。これまで、ＳＲＡＭのセルの活性領域を形成する形状の一つである屈曲型では、活性領域が屈曲しているために、素子分離用絶縁膜からの圧縮応力を緩和することができる。また、もう一つの形状であるストライプ型では、屈曲型よりも活性領域等を小さくして小型化が可能で、高集積による記録容量の増大化という要望にも対応することができる。しかし、活性領域が屈曲していないために素子分離用絶縁膜の作用による圧縮応力で駆動電流が小さいという問題があった。

そこで、本発明は、上記事情に鑑みてなされたものであり、その課題は、活性領域の構成要素が占有する面積を小さくして高集積化を図ることができるストライプ型であって、駆動電流を大きくすることで、アクセス時間の高速化が可能な半導体装置を提供することにある。

上記課題を解決する手段である本発明の特徴を以下に挙げる。
本発明の半導体装置では、ソース、ドレイン等の活性領域が受ける圧縮応力を分散又は阻害させるために、ソース、ドレイン等の活性領域をゲートの幅方向に延長させる。ソース及びドレインの両方に延長されている部分を設けることで、素子分離用絶縁膜が有する圧縮応力を直接ソース、ドレイン等の活性領域に作用するのを防止する。また、本発明の半導体装置では、ソース、ドレイン等の活性領域を狭いメモリセルの範囲内で延長させる長さを最適化する。さらに、メモリセルが行列状に配置していることから、隣接する活性領域を共有することで、さらに、高集積化するレイアウトを有する半導体装置になる。

上記解決するための手段によって、本発明の半導体装置では、素子分離用絶縁膜からの圧縮応力を緩和して、駆動電流を大きくすることができる。この駆動電流を大きくすることで、ＳＲＡＭ等におけるアクセス速度を向上させ、半導体装置全体の高速動作を実現することができる。

以下に、本発明を実施するための最良の形態を図面に基づいて説明する。なお、いわゆる当業者は特許請求の範囲内における本発明を変更・修正をして他の実施形態をなすことは容易であり、これらの変更・修正はこの特許請求の範囲に含まれるものであり、以下の説明はこの発明における最良の形態の例であって、この特許請求の範囲を限定するものではない。

（実施例１）
図１は、本発明の半導体装置の実施例１の構成を示す概略図である。
本発明の半導体装置１であるＳＲＡＭ１０では、ドライバＴｒ２１のドレイン１２Ｄ側の活性領域１２からゲート１１の幅方向に長さＬ分だけ延長されている部分１２Ｅを設けている。この延長された部分１２Ｅの長さＬは、図１中で、ゲート１１のチャネルの幅Ｗの１／２以上にする。これによって、白地背景部分の素子分離用絶縁膜１４から受けるドレイン１２Ｄ・ソース１２Ｓの活性領域１２の圧縮応力Ｐを低減することができる。素子分離用絶縁膜１４に突き出すことで、素子分離用絶縁膜１４の活性領域１２に対する圧縮応力Ｐを小さくすることができる。
図２は、本発明の半導体装置であるＳＲＡＭの構成を示す回路図である。
実施例１で示したＳＲＡＭの回路を図２に示している。図２に示すように、このＳＲＡＭ１０は、ｐ−ＭＯＳトランジスタ（以下、「ｐ−ＭＯＳ」と記す。）１２１とｎ−ＭＯＳトランジスタ（以下、「ｎ−ＭＯＳ」と記す。）１２２とで第１のインバータ１１２が構成され、ｐ−ＭＯＳ１２３とｎ−ＭＯＳ１２４とで第２のインバータ１１３が構成されている。また、第１のインバータ１１２の入力端子と第２のインバータ１１３の出力端子とは転送用のｎ−ＭＯＳ１２５を介してデータ線ＢＬに接続され、第１のインバータ１１２の出力端子と第２のインバータ１１３の入力端子とは転送用のｎ−ＭＯＳ１２６を介してデータ線ＢＬに接続され、更に転送用のｎ−ＭＯＳ１２５、１２６のゲート領域はワード線Ｗ１、Ｗ２に接続されている。さらに、これらのＭＯＳは、その機能毎に、２個のｎ−ＭＯＳ１２５、１２６をドライバトランジスタ（以下、「ドライバＴｒ」と略記する。以下同じ。）とし、残りの２個のｎ−ＭＯＳをトランスファーＴｒ１２２、１２４とし、２個のｐ−ＭＯＳ１２１、１２３をロードＴｒ１２５、１２６と称している。図２中のＶｄｄは電源電位、Ｖｓｓは設置電位を示している。
なお、ここでは、６個のＭＯＳを有するＳＲＡＭ１０で説明するが、ロードＴｒ１２５、１２６を用いない４個のＭＯＳによるＳＲＡＭ１０であってもよい。

図３（１）は、ＳＲＡＭにおける圧縮応力を受けている状態を説明するための模式図で、（２）は（１）中のＡ−Ａ’線による断面図を示している。図１及び図３（１）に示すように、本発明の半導体装置１は、ドライバＴｒ２１とトランスファＴｒ２２とを共有する矩形型の活性領域１２を有するＳＲＡＭ１０のメモリセルを行列状に複数配列する。図１及び図３（１）に示すように、１つのＳＲＡＭ１０のメモリセルに円で囲んだ部分に６つのＭＯＳトランジスタを形成して、１つのＳＲＡＭ１０を構成している。他の層、及び多層構造、コンタクトホール等は省略して示している。ゲート１１と、ロードＴｒ２３の活性領域１３、ドライバＴｒ２１とトランスファＴｒ２２とが共有する活性領域１２と示している。白地の部分は素子分離膜用絶縁膜（以下、単に「素子分離用絶縁膜」と記す。）１４を示している。また、ドライバＴｒ２１、トランスファＴｒ２２、ロードＴｒ２３を形成している。
これを断面で見ると、図３（２）に示すように、半導体基板９上に素子分離用絶縁膜１４、ドライバＴｒ２１、ロードＴｒ２３を形成している活性領域１２、１３とその上にゲート絶縁膜１５を備え、その上にゲート１１が設けられている。素子分離用絶縁膜１４は、例えば、ＳＴＩ(Shallow Trench Isolation)技術を用いて形成される。このＳＴＩとは、半導体基板に形成した溝の上部に酸化シリコン膜などの絶縁膜を堆積し、溝外部の酸化シリコン膜を化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法等により除去することにより溝の内部に酸化シリコン膜を埋め込み、これを素子間の分離に用いるというものである。

図３（２）に示すように、半導体装置１の製造工程で同じ階層の位置に形成される活性領域１２、１３と素子分離用絶縁膜１４とが接している。このために、活性領域１２、１３は、ゲート１１の幅方向に両側から素子分用絶縁膜１４の作用による圧縮応力Ｐを受ける。とくに、圧縮応力によってドライバＴｒ２１およびトランスファＴｒ２２の駆動電流は大きく低下する。特に、ドライバＴｒ２１の駆動電流はＳＲＡＭのアクセス速度への影響が大きいので、この問題は深刻である。また、この圧縮応力は、駆動電流を低減するだけではなく、シリコン単結晶に欠陥を生じさせるといった現象も引き起こす。欠陥は半導体装置の動作の信頼性を低下させる。
そこで、本発明の半導体装置１では、活性領域１２、１３を小さくすることができるストライプ型で、さらに、ドライバＴｒ２１とトランスファＴｒ２２とを共有する活性領域１２に、素子分離膜用絶縁膜１４からの作用による圧縮応力Ｐを低減させる延長されている部分１２Ｅを設けることで、作用する圧縮応力Ｐを小さくして、駆動電流を大きくすることができる。

（実施例２）
図４は、本発明の半導体装置の実施例２の構成を示す概略図である。
本発明の半導体装置１は、ドライバＴｒ２１とトランスファＴｒ２２の活性領域１２が、ゲート１１の幅方向に延長されており、その延長されている部分１２Ｅの長さＬをゲート１１のチャネルの幅Ｗの１／２以上にする。これで、素子分離用絶縁膜１４から受ける圧縮応力Ｐで、ゲート１１のチャネルの微少な変形を抑え、ゲートに対する圧縮応力Ｐを小さくして、駆動電流を大きくすることができる。

（実施例３）
図５は、本発明の半導体装置の実施例３の構成を示す概略図である。
ドライバＴｒ２１とトランスファＴｒ２２の活性領域１２のうちドレインの活性領域１２Ｄをゲート１１の幅方向に延長される部分１２Ｅを設け、この延長される部分１２Ｅの長さＬをゲート１１のチャネルの幅Ｗの１／２以上にする。これで、素子分離用絶縁膜１４から受ける圧縮応力Ｐで、ゲート１１に微少な変形を生ずるのを抑え、駆動電流を大きくすることができる。

（実施例４）
図６は、本発明の半導体装置の実施例４の構成を示す概略図である。
実施例４では、図６に示すように、隣接しているトランスファＴｒ２２間を接続する活性領域を、ゲート１１の幅方向に延長させても良い。これで、素子分離用絶縁膜１４から受ける圧縮応力Ｐで、活性領域１２の微少な変形を抑え、圧縮応力Ｐを小さくして駆動電流を大きくすることができる。

実施例１ないし３による半導体装置１のドライバＴｒ２１等の活性領域１２における延長されている部分１２ＥのＬ／Ｗ比を変えて駆動電流比を、測定した。このときに、延長されている部分１２Ｅを有しない半導体装置である比較例１と比較した。図７は、比較例１の半導体装置の構成を示す概略図である。図７に示している従来のストライプ型では、ドライバＴｒ２１とトランスファＴｒ２２とを共有する活性領域１２に延長されている部分１２Ｅは設けられていない。
図８は、延長されている部分のＬ／Ｗ比と駆動電流比との関係を示すグラフである。駆動電流比とは、Ｌ＝０のときの動作時駆動電流(オン電流)と、Ｌ＞０としたときの駆動電流の比をいう。すなわち、駆動電流（Ｌ＞０）/駆動電流（Ｌ＝０）である。この駆動電流比の値が大きい程、ＳＲＡＭ等は、より高速に、かつ、安定な動作をさせることができる。
図８に示すように、活性領域１２の延長されている部分１２Ｅの長さＬを、ゲート１１のチャネル幅Ｗの比に対応させて変化させた。このときに、実施例１ないし３では、Ｌ／Ｗ比が０．０から０．５まで駆動電流比が単調に増加している。Ｌ／Ｗ比が０．５よりも大きくなると、駆動電流比が飽和している。延長されている部分１２Ｅを設ける位置によっては、駆動電流比を１．４ないし１．８倍に大きくすることができる。これに対して、比較例１は、ソース側の活性領域１２Ｓのみを延長させている。この場合は、比較例１は、図８からも明らかなように、駆動電流比を大きくすることができなかった。

また、図９は、延長されている部分のＬ／Ｗ比と圧縮歪比との関係を示すグラフである。活性領域１２に延長されている部分１２Ｅを設け、実施例１ないし３、及び比較例１を適用したドライバＴｒ２１のチャネル領域に加わる圧縮歪の測定を行った。圧縮歪は、透過型電子顕微鏡による格子定数の測定から算出した。圧縮歪比は、延長されている部分がない場合の歪を１とし、それに対して緩和された歪量を比として表すもので、圧縮歪比が０であれば、理想状態の歪のない格子定数の値になっていることを示している。
図９に示すように、実施例１ないし３では、Ｌ／Ｗ比が０．０から０．５まで圧縮歪比が単調に低下している。Ｌ／Ｗ比が０．５よりも大きくなると、圧縮歪比は低下せず、値としては飽和している。延長されている部分１２Ｅを設ける位置によっては、圧縮歪比を０．４ないし０．１にすることができる。これに対して、比較例１は、図９からも明らかなように、Ｌ／Ｗ比を変えても圧縮歪比を小さくすることができない。
さらに、図８と図９とを対比して比較すると、駆動電流比と圧縮歪比との挙動が全く同じで、駆動電流の変化は圧縮歪に起因していることがわかる。したがって、実施例１ないし３に示すように、活性領域１２に延長された部分１２Ｅを設け、かつ、その延長された部分１２Ｅの長さＬが、ゲート１１のチャネルの幅Ｗの１／２以上にすることで、素子分離用絶縁膜１４の作用によって発生する圧縮応力Ｐを小さくして、駆動電流を大きくすることができることがわかった。

本発明の半導体装置の実施例１の構成を示す概略図である。 本発明の半導体装置であるＳＲＡＭの構成を示す回路図である。 （１）は、ＳＲＡＭにおける圧縮応力を受けている状態を説明するための模式図で、（２）は（１）中のＡ−Ａ‘線による断面図を示している。 本発明の半導体装置の実施例２の構成を示す概略図である。 本発明の半導体装置の実施例３の構成を示す概略図である。 本発明の半導体装置の実施例４の構成を示す概略図である。 比較例１の半導体装置の構成を示す概略図である。 延長されている部分のＬ／Ｗ比と駆動電流比との関係を示すグラフである。 延長されている部分のＬ／Ｗ比と圧縮歪比との関係を示すグラフである。 半導体装置の活性領域の従来の形状を示す概略図である。 屈曲型の半導体装置の活性領域における駆動電流が小さくなることを説明するための模式図である。

符号の説明

１ 半導体装置
２ ＭＯＳ
９ 半導体基板
１０ ＳＲＡＭ
１１ ゲート
１２ ドライバＴｒとトランスファＴｒとが共有する活性領域
１２Ｓ ソース
１２Ｄ ドレイン
１２Ｅ 延長された部分
１３ ロードＴｒの活性領域
２１ ドライバトランジスタ（ドライバＴｒ）
２２ トランスファトランジスタ（トランスファＴｒ）
２３ ロードトランジスタ（ロードＴｒ）
１１２、１１３ インバータ
１２１、１２３ ｐ−ＭＯＳトランジスタ（ロードＴｒ）
１２２、１２４ ｎ−ＭＯＳトランジスタ（ドライバＴｒ）
１２５、１２６ ｎ−ＭＯＳトランジスタ（トランスファＴｒ）
Ｐ 圧縮応力
Ｐ’ 引張応力

Claims (5)

1. ドライバトランジスタとトランスファトランジスタとを共有する矩形型の活性領域を有するメモリセルを行列状に複数配列する半導体装置において、
   前記ドライバトランジスタとトランスファトランジスタとが共有するソース、ドレインの活性領域が、ゲートの幅方向に延長されている部分を有する
   ことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記ソース、ドレインの活性領域の延長されている部分の長さが、前記ゲートのチャネルの幅の１／２以上である
   ことを特徴とする半導体装置。
3. 請求項２に記載の半導体装置において、
   前記ソース、ドレインの活性領域の延長されている部分は、前記ソース、ドレインの活性領域の延在方向に対して垂直方向に延長されている
   ことを特徴とする半導体装置。
4. 請求項１ないし３のいずれかに記載の半導体装置において、
   前記ソース、ドレインの活性領域の延長されている部分が、ドライバトランジスタとトランスファトランジスタとの間にある
   ことを特徴とする半導体装置。
5. 請求項１ないし３のいずれかに記載の半導体装置において、
   前記ソースの活性領域が、隣接するメモリセルのソースの活性領域と結合し、前記延長されている部分が、該結合している部分に設けられている
   ことを特徴とする半導体装置。

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