JPH0457293A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、不揮発性半導体記憶装置に関する。

（従来の技術） 電気的に記憶内容を消去し、かつ書換えることができる
ＲＯＭはＥＥＦＲＯＭ　（エレクトリカリ−・イレーザ
ブル・プログラマブルＲＯＭ）として知られている。こ
のＥＥＦＲＯＭは、紫外線消去型のＥＦＲＯＭと比べ、
ボード上に実装した状態で電気信号によりデータの消去
を行なうことができる。このため、ＥＥＦＲＯＭは、各
種制御用やメモリカードとして多く用いられている。

第１１図はこのＥＥＦＲＯＭ中の代表的なメモリセルの
素子構造を示す断面図であり、第１２図はその等価回路
図である。第１１図において、例えばＰ型の基板８０上
にはＮ型拡散領域９１゜９２及び９３が設けられている
。基板８０上の拡散領域９１．９２間には、絶縁酸化膜
９４を介して、第１層目の多結晶シリコン層から形成さ
れた浮遊ゲート電極９５が設けられている。この浮遊ゲ
ート電極９５は、上記絶縁酸化膜９４の薄膜部９４Ａを
介して、上記Ｎ型拡散領域９２と重なっている。上記浮
遊ゲート電極９５上には、絶縁酸化膜９６を介して、第
２層目の多結晶シリコン層から形成されたゲート電極９
７が設けられている。

また、基板８０上の拡散領域９２．９３間には、絶縁酸
化膜９８を介して第１層目の多結晶シリコン層から形成
されたゲート電極９９が設けられている。

この第１１図のメモリセルは２つのトランジスタ１．２
を有する。即ち、１つは、Ｎ型拡散領域９１をソース、
Ｎ型拡散領域９２をドレイン、浮遊ゲート電極９５を浮
遊ゲート、ゲート電極９７を制御ゲートとする不揮撥性
メモリ素子としての浮遊ゲートトランジスタ２である。

他の１つは、Ｎ型拡散領域９２をソース、Ｎ型拡散領域
９３をドレイン、ゲート電極９９をゲートとするエンハ
ンスメント型の選択トランジスタ１である。これらのト
ランジスタ１，２は直列に接続されている。

そして、第１２図の等価回路に示されるように、トラン
ジスタ１のドレイン及びゲートはデータ線ＤＬ及びワー
ド線ＷＬとして使用される。浮遊ゲートトランジスタ２
の浮遊ゲート及び制御ゲートは浮遊ゲートＦＧ及び制御
ゲートＣＧとして、ソースはソースＳとしてそれぞれ使
用される。なお、この第１１図のメモリセルは１ビット
のデータを記憶する１ビットデータ記憶ユニット（記憶
体）を構成している。

第　　１　　表 第１表は上記第１２図の等価回路で示されるメモリセル
の動作モードを示すものである。このメモリセルでは、
■消去、■“０”書き込み、■“１”書き込み、■読み
出しの４つの動作モードがある。以下、これらの動作モ
ードについて説明する。

■消去モード ワード線ＷＬ及び制御ゲートＣＧが選択状態となり、電
位ｖＭＬ”ＣＧとしてそれぞれ高電位Ｈ（例えば２０■
）が印加され、データ線ＤＬにはＯＶが印加される。こ
のとき、浮遊ゲートＦＧの電位ｖＰＧは制御ゲートＣＧ
との間の容量結合により、高電位Ｈ（例えば１２■程度
）になる。また、選択トランジスタ１がオンしており、
浮遊ゲートトランジスタ２のドレイン電位がＯＶになっ
ているので、第１１図中の薄膜部９４Ａを介して、ファ
ウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｌｄｈｅｉ
ｇ＋）のトンネル効果により、浮遊ゲートトランジスタ
２のドレインから浮遊ゲートＦＧに電子が注入される。

この動作をデータ消去動作と称する。消去後のデータを
“１“レベルとする。

■、■データ“０“、　“１”の書き込みモード両モー
ドとも、ワード線ＷＬの電位ＶｗＬは高電位Ｈに、制御
ゲートＣＧの電位Ｖ。Ｇはｏｖに、ソースＳの電位ｖ８
は高電位Ｈ（例えば５Ｖ）にされる。さらに、“０”書
き込みモードのときには、データ線ＤＬの電位■ＤＬが
高電位Ｈ（データ入力“０“）にされる。浮遊ゲー）Ｆ
Ｇは、制御ゲートＣＧとの容量結合により、低電位りと
なる。この場合にはファウラー・ノルドハイムのトンネ
ル効果により、前記薄膜部９４Ａを介して、浮遊ゲート
トランジスタ２の浮遊ゲートＦＣからドレインに一電子
が放出される。この動作をデータ“０”の書き込み動作
と称している。

他方、“１″書込みモードのときには、データ線ＤＬの
電位ＶＤＬをＯＶ（データ入力“１“）とする。一方、
浮遊ゲートＦＧは制御ゲートＣＧと電位差がほとんどな
く、Ｏｖになる。この場合には電子の移動がない。よっ
て、もし以前に浮遊ゲートＦＧに電子が注入されて、デ
ータ“１”となっている場合には、その状態を保つ。こ
の動作をデータ“１°の書き込み動作と称している。

■データの読み出しモード ワード線ＷＬの電位ＶνＬを５Ｖにし、データ線ＤＬの
電位ＶＤＬを約ＩＶ程度にし、制御ゲートＣＧの電位■
ｃｏをＯＶにする。これにより、浮遊ゲートＦＧ中への
蓄積電荷の種類（電子もしくは正孔）に応じて、浮遊ゲ
ートトランジスタ２のオン、オフが決定される。例えば
、浮遊ゲートＦＧに電子が蓄積されている状態（記憶デ
ータが“０”レベル）では、浮遊ゲートトランジスタ２
はオフ状態になる。このときセル電流は流れない。他方
、浮遊ゲートＦＣに正孔が蓄積されている状態（記憶デ
ータが“１″レベル）では、浮遊ゲートトランジスタ２
はオン状態になり、セル電流が流れる。

このようなデータ読み出しは、セル電流の有無に応じて
動作するセンスアンプ回路で行われる。

上記のような浮遊ゲートトランジスタを用いたメモリセ
ルては、データ消去を行なわない限り、−度書き込まれ
たデータは理想的には半永久的に保持される。ところが
、実際のメモリセルては、データの消去もしくは書き込
みを行なった後は時間の経過に伴って浮遊ゲート内の電
荷が放出され、記憶されたデータが消失する。特に絶縁
酸化膜等に欠陥があるセルでは電荷消失が著しい。場合
によっては、使用時に不良となることもある。

一般に、記憶データの保持特性を評価する手法として、
高温状態にして不良発生の時間を加速する方法がある。

これを高温放置テストと称している。第１３図は、この
高温放置テストを３００℃で行なった際の、浮遊ゲート
トランジスタの閾値電圧（Ｖ　、Ｈ）の変化を示す特性
曲線図である。初期状態における閾値電圧は破線で示す
ように約１■である。

先ず、浮遊ゲートから電子が放出され、“０″レベルの
データを記憶している場合について述べる。このときに
は、その浮遊ゲートトランジスタの閾値電圧は実質的に
負の値、例えば−５ｖとなる。このため、制御ゲートの
電位が０■ても電流が流れる。

次に、浮遊ゲートに電子が注入され、“１”レベルのデ
ータを記憶している場合について述べる。

その浮遊ゲートトランジスタの閾値電圧は、実質的に高
い値、例えば＋ＩＯＶとなる。

データの読み出し時には制御ゲート電位はＯＶに設定さ
れる。そして、メモリセルに記憶されたデータが“０”
であるか、あるいは“１”であるかの判定は、センスア
ンプ回路の動作点、すなわち感知電位を、メモリセルに
適当な電流が流れるように設定することにより行われる
。この感知電位は図中の一点鎖線で示されるように約−
ＩＶに設定される。

第１３図において、“１”データのセルでは、時間経過
と共に浮遊ゲート内の電子が放出される。

これにより、その閾値電圧は時間経過と共に低下して、
初期の閾値電圧である１■に近付いていく。

他方、′０１データのセルでは、時間経過と共に浮遊ゲ
ート内に電子が注入される。これにより、その閾値電圧
は時間経過と共に上昇してＩＶに近付いていく。その途
中の時刻ｔＮに、センスアンプ回路の感知電位である一
１ｖを通過する。

第１４図は、“０゛レベルデータを記憶しているメモリ
セルの、高温放置テスト時のセル電流（Ｉｃａｌｌ）の
変化を示す。時間の経過に伴ってセル電流が減少する。

電流値センスアンプ回路における感知レベル電流Ｉｓ以
下になると、センスアンプ回路は、本来は“０”レベル
であったデータを“１″と誤判定する。このように誤っ
てデータが検出されるおそれがあるのは、“０“レベル
データを記憶しているメモリセルのみである。そして、
この誤ったデータが検出される時刻をｔＮとする。この
時刻ｔＮに達するまでの時間は、正常なメモリセルの場
合には十分に長く、実使用上問題はない。ところが、欠
陥のあるメモリセルでは時刻ｔＮに至るまでの時間が小
さい。そのため、製品の使用中に不良を起こすこともあ
る。特に、消去、書き込みを頻繁に繰返して行なうと絶
縁酸化膜が著しく劣化し、不良が発生し易くなる。

第１５図は、前記第１２図の等価回路で示されるメモリ
セルを使用してセルアレイを構成した、従来の代表的な
ＥＥＰＲＯＭの回路図である。各メモリセルＭＣ−１１
〜ＭＣ−ｍｎの浮遊ゲートトランジスタ２の制御ゲート
は、制御ゲート選択トランジスタ６を介して、列デコー
ダ５−１〜５−ｎで選択される制御ゲート選択線ＣＧＬ
Ｉ〜ＣＧＬｎに接続されている。また、同一のメモリセ
ルにおける上記制御ゲート選択トランジスタ６のゲート
と選択トランジスタ１のゲートとは共に、行デコーダ４
で選択される行線ＷＬＩ〜ＷＬｍの１つに接続されてい
る。各メモリセル内の選択トランジスタ１のドレインは
列線ＤＬＩ〜ＤＬｎに接続されている。上記列線ＤＬ１
〜ＤＬｎは、それぞれ、列選択トランジスタ７を介して
バス線８に接続されている。トランジスタ７のゲートは
列選択線ＣＬ１〜ＤＬｎを介して列デコーダ５に接続さ
れている。上記バス線８には、データ入力回路９及びセ
ンスアンプ回路１０が接続されている。

データ入力回路９は、外部から入力される書き込み用デ
ータ信号Ｄｉｎに応じて、“０″もしくは“１″レベル
のデータを出力する。センスアンプ回路１０は、選択さ
れたメモリセルＭＣ中の記憶データのレベルを、“０”
又は“１”として検出する。その検出時に、センスアン
プ回路１０は、データ読み出しに必要なバイアス電圧を
データ線ＤＬに加える。つまり、センスアンプ回路１０
はバイアス回路を含む。

そして、上記センスアンプ回路１０ての検出データは、
データ出力回路１２に人力される。読み出しデータはこ
のデータ出力回路１２から外部に出力される。

このような構成のＥＥＦＲＯＭでは、前記のような欠陥
等による、ランダムなビット性のセル不良が発生する確
率は、６４にビット規模の記憶容量の装置で１０３回程
口の消去、書き込みを行なった場合において、およそ０
．１％〜０．２％位と多い。このため、実用上の用途が
限られてしまうという欠点があった。

第１６図は上記の不良率を大幅に改善した従来のＥＥＰ
ＲＯＭの一例の回路図である。前記のように、メモリセ
ルの不良は、“０”レベルのデータを記憶しているもの
についてのみランダムに発生する。このため、第１６図
のＥＥＦＲＯＭでは、同一のデータを２つのメモリセル
に記憶しておく。

そして、一方のメモリセルの“０“データが不良となっ
ても、他方の“０”データが正常であれば、正常なデー
タが読み出されるようにしている。

すなわち、このＥＥＰＲＯＭは次のように構成される。

２個の直列回路３Ａ、３Ｂで、１つのデータを記憶する
１ビット分のメモリセル（１ビットデータ記憶体）ＭＣ
を構成する。直列回路３Ａ。

３Ｂは、選択トランジスタＩＡ、ＩＢと浮遊ゲートトラ
ンジスタ２Ａ、２Ｂとを有する。メモリセル内の選択ト
ランジスタＩＡ、１Ｂのドレインは列線ＤＬｉＡ、ＤＬ
ｉＢ　（ｉ＝１〜ｎ）にそれぞれ接続されている。上記
列線ＤＬｉＡ、ＤＬｉＢは列選択トランジスタ７Ａ、７
Ｂを介してバス線８Ａ、８Ｂに接続されている。上記バ
ス線８Ａ。

８Ｂは共に同一のデータ入力回路９に接続され、かつそ
れぞれセンスアンプ回路１’ＯＡ、１０Ｂに接続されて
いる。両センスアンプ回路１０Ａ。

１０Ｂの出力はアンド論理回路１１に入力される。

この論理回路１１の出力はデータ出力回路１２に人力さ
れている。

このような構成のＥＥＰＲＯＭでは、１個のメモリセル
の選択時には、その中の２個の直列回路３Ａ、３Ｂが同
時に選択される。このため、正常動作の可能性が高まる
。即ち、いずれか一方の直列回路が“０”不良となった
とする。これにより、センスアンプ回路１０Ａ、、ＩＯ
Ｂのどちらか一方の出力が“１”レベルになる。しかし
ながら、他方の出力が正常な“０″レベルになっている
とする。このときには、論理回路１１の出力は“０”レ
ベルとなる。これにより、正常な動作が行なわれること
になる。

前記のようなランダムな不良が通常のメモリセルとして
の２個の直列回路３Ａ、３Ｂに同時に発生する確立は非
常に小さい。このため、このような２つの直列回路を設
ける方式では、不良発生率を第１５図のものよりも２〜
３桁改善できる。これにより、高信頼性のＥＥＰＲＯＭ
を実現することができる。

しかしながら、２個の直列回路で１ビットのデータを記
憶するため、記憶容量は通常の１／２となる。そのため
、大容量化は困難である。また、センスアンプや周辺回
路等も複雑となる。

（発明が解決しようとする課題） 以上のように、従来の不揮発性半導体記憶装置には、高
信頼性が得られず、高信頼性を得ようとすると１ビット
分のメモリセルが大きくなり、大容量化に向かないとい
う問題があった。

本発明は、このような事情を考慮してなされたものであ
り、その目的は、高信頼性の得られる不揮発性半導体記
憶装置を、大容量化可能な構成を有するものとして提供
することにある。

〔発明の構成〕

（課題を解決するための手段） 本発明の第１の不揮発性半導体記憶装置は、不揮発性メ
モリセルとしての浮遊ゲートトランジスタの複数と、前
記メモリセルとの間でデータを送受する複数のデータ線
と、前記メモリセルのあるものを選択して前記データ線
に接続するワード線と、前記データ線を選択する列デコ
ーダと、前記ワード線を選択する行デコーダと、を有し
、前記各データ線には、前記各ワード線によって選択さ
れる複数の前記メモリセルのうちの２つのメモリセルが
、ドレインを共通にした共通接続点によって接続されて
、１ビットのデータを記憶する１ビットデータ記憶体は
前記メモリセルの２つによって構成される。

本発明の第２の不揮発性半導体記憶装置は、前記第１の
装置において、前記データ線に対する前記２つのメモリ
セルのドレインを共通にした共通接続点による接続は、
１つのコンタクトによって行われるものとして構成され
る。

本発明の第３の不揮発性半導体記憶装置は、前記第１又
は第２の装置において、前記共通接続点と前記２つのメ
モリセルの各ドレインとの間に、前記ワード線によって
オン、オフされる選択トランジスタを有するものとして
構成される。

本発明の第４の不揮発性半導体記憶装置は、前記第３の
装置において、前記選択トランジスタは、１つだけ設け
られており、前記１ビットデータ記憶体は２つの前記不
揮発性メモリセルと１つの前記選択トランジスタによっ
て構成されているものである。

本発明の第５の不揮発性半導体記憶装置は、前記第４の
装置において、前記各１ビットデータ記憶体を構成する
前記２つのメモリセル及び前記選択トランジスタのうち
の前記２つのメモリセルは互いにワード線方向に並んで
おり前記２つのメモリセルと前記選択トランジスタとは
データ線方向に並んでおり、前記メモリセルは、半導体
基板の表面にチャネル領域を挾んで形成されたドレイン
側拡散層及びソース側拡散層と、そのチャネル領域上方
のうちのソース側拡散層寄りに形成した第１多結晶シリ
コン層による浮遊ゲート及び第２多結晶シリコン層によ
る制御ゲートとにより構成され、前記選択トランジスタ
は、前記チャネル領域上方のうちのドレイン側拡散層寄
りに第３多結晶シリコン層による選択ゲートを形成する
ことにより構成され、前記メモリセルと前記選択トラン
ジスタとの間には拡散層を有しないものとして構成され
たものである。

本発明の第６の不揮発性半導体記憶装置は、前記第１又
は第２の装置において、前記メモリセルはほぼマトリク
ス状に配列されており、前記１ビットデータ記憶体は前
記メモリセルのうちのデータ線方向に隣り合う２つのメ
モリセルによって構成されている。

本発明の第７の不揮発性半導体記憶装置は、前記第１又
は第２の装置において、前記メモリセルはほぼマトリク
ス状に配列されており、前記１ビットデータ記憶体は前
記メモリセルのうちのワード線方向に隣り合う２つのメ
モリセルによって構成されている。

本発明の第８の不揮発性半導体記憶装置は、前記第７の
装置において、前記メモリセルのうちのワード線方向に
並ぶメモリセルは、半導体基板の表面部分に所定間隔で
複数の拡散領域を形成し、前記拡散領域間をチャネル領
域となし、前記チャネル領域上に浮遊ゲートを形成する
と共に、前記浮遊ゲート上に前記ワード線を位置させ、
このワード線を制御ゲートとしたものとして構成される
。

本発明の第９の不揮発性半導体記憶装置は、前記第１又
は第２の装置において、前記複数のメモリセルは第１の
部分と第２の部分に分割されており、その第１の部分に
おいては各１ビットデータ記憶体は前記メモリセルの２
つによって構成されており、前記第２の部分においては
各１ビットデータ記憶体は前記メモリセルの１つによっ
て構成されている。

本発明の第１０の不揮発性半導体記憶装置は、前記第９
の装置において、前記第１の部分における前記メモリセ
ルと前記第２の部分における前記メモリセルとは同一の
メモリセルアレイ内に存し、同一の前記ビット線に前記
第１の部分における前記メモリセルと前記第２の部分に
おける前記メモリセルとが共通に接続されているものと
して構成される。

本発明の第１１の不揮発性半導体記憶装置は、前記第９
の装置において、前記第１の部分における前記メモリセ
ルと前記第２の部分における前記メモリセルとは互いに
異なるメモリセルアレイ内にそれぞれ存し、前記第１の
部分における前記メモリセルが接続される前記データ線
と前記第２の部分における前記メモリセルが接続される
前記データ線とは互いに異なるデータ線であるものとし
て構成される。

本発明の第１２の不揮発性半導体記憶装置は、前記第３
．４又は５の装置において、前記メモリセル中に記憶さ
れたデータを読み出すデータ読み出しモード時において
は、選択された前記メモリセルに、前記メモリセルのし
きい値以下のドレイン電圧を加えるドレイン電圧印加手
段を有するものとして構成される。

（作　用） １ビットのデータを記憶する１ビットデータ記憶体を２
つのメモリセルで構成したので、当然信頼性は高いもの
となる。しかも、１ビットデータ記憶体中の２つのメモ
リセルのドレインを共通接続点で１つのデータ線に接続
するようにしたので、２つのメモリセルのドレインをそ
れぞれ別のデータ線に接続するようにしたものに比べて
、全体としての大きさは小形化される。より具体的には
、上記２つのメモリセルのドレインは１つのコンタクト
によって１つのデータ線に接続される。

上記２つのメモリセルとデータ線（共通接続点）との間
に選択トランジスタを設けたものにおいては、ワード線
によってそれらの２つのメモリセルが選択されると共に
その選択トランジスタが選択され、２つのメモリセルと
データ線とが導通する。

上記選択トランジスタはメモリセル毎に設けることもで
きるが、上記２つのトランジスタに共通に１つだけ設け
ることもできる。１つとした場合には小形化に有利とな
る。

メモリセルと選択トランジスタとを直接隣り合うように
構成して、両者間に拡散層が存しないようにすれば、よ
り小形化が図られる。

１ビットデータ記憶体中の２つのメモリセルは、マトリ
クス状に配列されたメモリセルのうちの行方向に並ぶ２
つのものあるいは列方向に並ぶ２つのものを採用するこ
とができる。前者の場合においては、隣り合う２つのメ
モリセル間を分離するフィールド部分を設けることなく
、ある拡散層を隣り合う一方のメモリセルのドレインと
して用いると共に、他方のメモリセルのソースとして用
いることができる。これにより、行方向の寸法がより小
形化される。

１ビットデータ記憶体が２つのメモリセルで構成される
第１の部分と１つのメモリセルで構成される第２の部分
とを作ることにより、セル面積のむやみな増大を防ぎつ
つ、高信頼性を得ることが可能となる。この場合におい
て、第１及び第２の部分を同一メモリセルアレイ内に存
するものとして両者でビット線を共通にすることもでき
る。また、両者を異なるメモリセルアレイに存するもの
とすれば、両者のビット線は当然別々のものとなる。

読み出し時にメモリセルのドレインにそれのしきい値電
圧以下の電圧を加えるようにしておけば、メモリセルが
たとえ破壊してその浮遊ゲートがドレインにショートし
ても、そのメモリセルは当初の記憶データに拘らず常に
オフとなる。このため、“１″データを記憶して電流を
流さないようにしていたメモリセルが破壊しても、はや
り電流が流れるのは阻止できる。これにより、データの
誤りが阻止可能である。

（実施例） 先ず、本発明の実施例が得られるまでの経過について述
べる。

第１７図（ａ）、（ｂ）は、各メモリセルをより微細化
可能なものとした、本発明者の考えたＥＥＰＲＯＭの一
部（１つのセル、１ビットデータ記憶体）を示す。第１
７図（ａ）は、実際の配列状態を示す平面図である。こ
こにおいて、−点鎖線ａ、ｂ、ｃ。

ｄで囲まれた部分が１つのメモリセルを示す。第１７図
（ｂ）は、同図（ａ）のＡ−Ａ線断面図である。

第１７図が第１１図と異なる点は、第１７図では浮遊ゲ
ートトランジスタ２の絶縁酸化膜９４を約１００への薄
膜とし、さらに第１７図ではトンネル電流を流す第１１
図の薄膜部９４Ａを省略した点にある。第１７図（ａ）
、（ｂ）において、第１１図と同様の部分には第１１図
と同一符号を付している。

このような構成にしたので、浮遊ゲートトランジスタ２
の厚さ方向の寸法を大幅に小さくすることができる。し
かしながら、横方向の寸法は、第１７図（ａ）かられか
るように、コンタクト部９０によって決められる。すな
わち、コンタクト９０の寸法ｇ１）コンタクトとドレイ
ンｎ＋拡散層９０との余裕ｇ２および隣接するドレイン
ｎ＋拡散層との分離用フィールド部の寸法ｇ３でセルの
大きさが決められる。これらの寸法は決められた製造プ
ロセスにおいては決められている。このため、上記各寸
法を任意に小さくするのは事実上困難である。よって、
第１７図のメモリセルを２つ用いて、前記の高信頼性不
揮発性半導体メモリ（１ビットデータ記憶体）を構成し
ようとすると、はやり、チップが大きくなってしまい、
大容量化は困難と考えられる。

本発明は、第１７図をふまえてなされたもので、その実
施例が第１図（ａ）に示される。第１図（ａ）が第１７
図（ａ）と異なるところは、トランジスタＩＡ、２Ａを
有するセルおよびトランジスタＩＢ。

２Ｂを有するセルの２つのＮＡＮＤ構成のセルに対して
、１つのコンタクト９０を共通に形成した点にある。そ
の等価回路を第１図（Ｃ）に示す。このようにコンタク
ト９０を１つとすると、メモリセルの横方向の寸法は、
コンタクト部９０では決まらず、浮遊ゲート９５の幅ｗ
１と浮遊ゲート９５．９５間の距離Ｗ２とによって決ま
る。すなわち、浮遊ゲート９５の最小加工基準によって
セルの横方向寸法が決まるので、装置全体の寸法は大幅
に小さくなる。実際のメモリセルでの大きさを比較する
と、第１７図に示されるメモリセルを２つ用いて構成し
た場合にくらべて、第１図の鎖線ａ、　　ｂ、　　ｃ、
　　ｄで囲まれたメモリセル（１ビットデータ記憶体）
の面積は約７０％に縮小される。

第１図（ａ）のＡ−Ａ線断面図は、同図（ｂ）に示され
る。

次に、この第１図のメモリセルの動作を説明する。

第１図（Ｃ）の等価回路において、消去および書き込み
動作は第１２図のメモリセルと同様に行なわれる。読み
出しモードのときは、ワード線ＷＬを５Ｖ、データ線Ｄ
Ｌを約ＩＶ、制御ゲートＣＧをＯＶにする。もし、メモ
リセルにデータ“１“か記憶されているとする。すなわ
ち、２つのトランジスタ２Ａ、２Ｂの浮遊ゲート９５．
９５にそれぞれ電子が注入されており、これらのトラン
ジスタ２Ａ、２Ｂのしきい値がＩＯＶになっているとす
る。すると、読み出し時に２つのトランジスタ２Ａ、２
Ｂには共に電流が流れない。

又、データ“Ｏ”が；己悟されているとする。すなわち
、２つのトランジスタ２Ａ、、２Ｂの１９遊ゲ−４９５
，９５に正孔が注入されていれば、浮遊ゲートトランジ
スタ２Ａ、２Ｂのしきい値は例えば−５Ｖとなる。これ
により、読み出し時に２つのトランジスタ２Ａ、２Ｂは
共にオンし、データ線ＤＬを通してトランジスタＩＡ、
２Ａ；ＩＢ。

２Ｂに電流が流れる。

今、一方のトランジスタ２Ａの酸化膜９４等に欠陥があ
って浮遊ゲート９５内の正孔は負の電荷が放出されてし
まうとする。このとき、記憶データが“１”てあれば、
浮遊ゲート９５からは電子か放出され、トランジスタ２
Ａのしきい値は初期値である１ｖとなる。しかしながら
、制御ゲートＣＧがＯ■であるｔ二め、トランジスタ２
人はオフ状態を保つ。このため誤動作は起こらない。逆
に、記憶データが“０”であれば、浮遊ゲート９５から
は正孔が放出され、やはりしきい値は一５Ｖから１■に
変わり、トランジスタ２Ａはオフとなる。

しかしながら、他方の正常なトランジスタ２Ｂのしきい
値はあい変わらず一５ｖである。このため、このトラン
ジスタ２Ｂを介してデータ線ＤＬに電流が流れるので、
誤動作は起こらない。

以上のように、たとえ２つのトランジスタのうちの一方
、例えばトランジスタ２Ａか不良となっても、他のトラ
ンジスタ２Ｂか正常であれば、メモリセル全体としては
正常動作を行なう。

第１図（ｄ）は１ビットタイプのものについて回路構成
図を示したか、多ビットタイプに構成することもてきる
。第１図（ｅ）は、４ビットタイプのものを示し、第１
図（ｄ）の破線で囲んだ部分に相当する部分を示す。こ
のように構成することにより、４ビットデータの入出力
が行われる。

第２図には本発明の別の実施例を示す。第２図（ａ）は
、第１図（ａ）の破線ａ、ｂ、ｃ、ｄて囲まれた部分に
相当する部分（１ビットデータ記憶体）を示す。第２図
がｊ４１図と異なる点は、選択ゲートトランジスタ１を
１つとした点にある。このような構成にすると、第２図
（ａ）に示すように、データ線ＤＬにつながるＮ型拡散
層領域９３の面積を小さくすることができる。これによ
り、拡散層９３の寄生容量を小さくして、データ線ＤＬ
の充放電を速くして、高速動作を達成できる。第２図（
ａ）の場合のメモリセルサイズは、第１図（ａ）のもの
と同じとなる。第２図（ｂ）は、同図（ａ）のＡ−Ａ線
断面図である。第２図（Ｃ）は同図（ａ）の等価回路で
あり、第２図（ｄ）はＥＥＦＲＯＭの回路構成図である
。

第３図は、本発明のさらに別の実施例である。

この実施例は、微細化に好適な例を示す。第３図の例が
第２図の例と異なる点は、２つの浮遊ゲートトランジス
タ２Ａ、２Ｂのソースを分離して、ソースＳ　Ａ　、　
　Ｓ　Ｂとした点にある。２つのソースＳＡ、ＳＢのソ
ース配線（ＡΩ）は図面のレイアウト上２本となる。し
かしながら、ソースＳＡ。

ＳＢを同一のソース線に接続しても良い。このような第
３図の構成にすると、メモリセルサイズは、第１７図の
ものにくらべて、６３９６になり、大幅に小さくできる
。

第４図（ａ）、（ｂ）には、本発明のさらに別の実施例
を示す。この例は、第３層目の多結晶シリコン層を用い
ることによりさらにメモリセルサイズの小形化をｉＪ能
としたものである。即ち、特に同図（ｂ）かられかるよ
うに、第１層目の多結晶シリコンにより浮遊ケート９５
を形成し、第２層口の多結晶シリコンにより制御ゲート
９７を形成する。

この後、絶縁膜］０２を形成し、その後ワード線となる
選択ゲート１０３を第３層目の多結晶シリコンで形成す
る。このような構成にすることにより、第１７図におけ
る浮遊ゲートトランジスタ２と選択トランジスタ１の間
の拡散層９２をなくすことができる。この拡散層９２を
なくすことができる分、セルサイズをより小さくてきる
。即ち、メモリセルサイズを第１７図のものにくらべて
、５６％とてきる。さらに、第４図（ｂ）かられかるよ
うに、浮遊ゲート９５とコントロールゲート９７の間に
Ｎ層９６Ａを設けて、絶縁膜を０−Ｎ−０（Ｏｘｉｄｅ
−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）の３層構造としている
。このような３層構造にすることにより、２つのゲート
９５．９７間の絶縁膜を薄膜化しても、絶縁耐圧を高く
設定できる。第４図（ａ）の等価回路は、同図（ｃ）に
示される。

第５図は、第４図の変形例を、第４図（ｂ）と同一断面
で示す。第４図（ｂ）において、浮遊ゲート９５は、制
御ゲート９７の形成時に、そのケート９７の成形に続け
てゲート９７をマスクにしてエツチングされ、ゲート９
７とほぼ同一寸法に形成される。この後第３層目の選択
ゲート１０３を形成すると、選択ゲート１０３と浮遊ケ
ート９５とが直接的に対向するため、場合によっては、
ｌデ遊ゲート９５と選択ゲート１０３との間の耐圧か悪
くなることが懸念される。第５図はこれを改善したもの
である。先ず浮遊ゲート９５を形成しておき、その後制
御ゲート９７をこの浮遊ケート９５を十分に覆うように
形成する。図中、９１Ａ。

９２ＡはＮ型の拡散層であり、拡散層９１．９３よりは
多少濃度がうすくでも良い。このような構成にすると、
浮遊ゲート９５は完全に０−Ｎ−０の絶縁膜に覆われる
ことになる。これにより、浮遊ゲート９５と選択ゲー）
１０３との耐圧が向上し、信頼性も向上する。

以上に説明した不良モードは、浮遊ゲート９５と半導体
基板８０との間の絶縁酸化膜等の劣化、欠陥が原因の？
ｌＳｌＳ−クにより浮遊ケート中の電６１が消失してし
まうモードである。しかしながら、劣化がひどい場合に
は、Ｗ／Ｅ（ライト／リード）をくり返すことにより、
完全に破壊してしまうこともある。この完全破壊時には
、浮遊ケート９５とドレイン９２が完全にショートして
しまう。これにより、浮遊ゲート９５の電位は制御ゲー
ト９７の電位によらず、ドレイン９２の電位と等しくな
る。このような不良が生じても、読み出し時のドレイン
９２の電圧をＩＶ以下に設定しておけば本発明の効果に
は変わりがない。即ち、破壊したセルの初期しきい値は
ＩＶである。このため、読み出し時のドレイン電圧を１
Ｖ以下にしておけば、破壊したセルは読み出し時常にオ
フした状態となる。このため、本発明のメモリセルの効
果か発揮できる。

第６図は、１ビットデータ記憶体を１トランジスタで構
成でき、巨つ微細化に適する実施例（ＥＥＦＲＯＭ）の
一部を示す。この第６図のものは、第１７図における選
択トランジスタ１を省略したものと同等で、トランジス
タとしてはｄ遊ゲートトランジスタ２のみを有する。第
６図（ｂ）は同図（ａ）のＡ−Ａ線断面図、同図（ｃ、
　）は同図（ａ）の等価回路である。

次にこれらの動作を説明する。

書き込み時には、ドレインＤに高電圧（例えば７Ｖ）、
ソースＳにＯＶ、制御ゲートＣＧに高電圧（例えば１２
ｖ）を印加する。これにより、ホットエレクトロン効果
により電子が発生する。それらの電子が浮遊ゲートに注
入される。これによりこのトランジスタのしきい値は正
の方向ヘシフトし、例えば８ｖとなる。

消去時には、ドレインＤを浮遊状態にし、制御ゲートＣ
Ｇを低電位（例えば０■）、ソースＳに高電圧（例えば
１２ｖ）を印加する。このようにすると、ファウラー・
ノルドハイムのトンネル効果により、浮遊ゲート中の電
子がソースＳに放出される。これにより、このトランジ
スタのしきい値は負の方向ヘシフトする。この場合にお
いて、消去し過ぎるとしきい値が負となってしまう。こ
のため、適度なところで消去を止める必要がある。

通常は、消去後のしきい値を０〜５Ｖの間に設定する。

好ましくは、１〜２Ｖ位にする。通常、このタイプのメ
モリでは、ソースを共通に接続するので、複数のメモリ
セルが一括消去される。

読み出し時には、ドレインＤに約１ｖ１ソースＳにＯＶ
、制御ゲートＣＧに５Ｖを印加する。このとき、セルが
書き込み状態にあればこのトランジスタはオフして電流
は流れない。一方、セルが消去状態にあれば、オンして
電流が流れる。これをセンスアンプにより感知して記憶
データを読み出す。

このようなメモリセルは微細化に好適であるものの、消
去時には複数のメモリセル（場合によってはチップすべ
てのメモリセル）を−括して消去し、そのしきい値を一
定の値に制御する必要がある。しかるに、消去時に酸化
膜中をトンネル電流が流れると、酸化膜中の欠陥等に電
子がトラップされ、古き込み、消去（Ｗ／　Ｅ　）をく
り返すことにより、消去特性が劣化するという不良が生
じてくる。このような不良は偶発的にある確率で起こる
ことが多い。例えばＷ／Ｅを１万回程度行った初期の段
階では、１Ｍビットメモリの場合１〜数ビット位か消去
不良を起こす。

第７図（ａ）は、第６図（’ａ）〜（ｃ）のセルを用い
て、消去不良を改善したＥＥＦＲＯＭの全体を示す。こ
の実施例では、各１ビットを、破線４ｏかられかるよう
に、２つのメモリセル３０Ａ。

３０Ｂで構成するようにしている。このようにすると、
偶発的に一方のメモリセルが消去不良を起こしても、他
方のメモリセルが正常に消去される。

このため、チップ全体を一括消去する際にも、全メモリ
セルが均一に消去される。この第７図の例では、共通ソ
ースＶＳ＊は全セル共通に設けている。

しかしながら、このメモリセルアレイを複数のブロック
に分割し、各々のブロックに共通ソースを設けてブロッ
ク毎に消去を行なっても良い。

第７図（ｂ）は、同図（ａ）の具体例としての平面パタ
ーン図を示し、同図（ａ）の部分７ｂに対応する。同図
（ｂ）と同図（ａ）とにおいて同一の部材には同一の符
号を付している。また、同図（ｂ）のａｂｃｄは、第６
図（ａ）のａｂｃｄに対応する。

第８図には、第７図を変形した別の実施例を示す。

この実施例では、メモリセルアレイを、ワード線ＷＬＩ
〜ＷＬｋにっなかる第１の部分と、ワード線Ｗ　Ｌ　（
ｋ＋１）〜ＷＬｍにつながる第２の部分に分けている。

ワード線ＷＬＩ〜ＷＬｋを選択する第１の行デコーダ３
２−１と、ワード線Ｗ　Ｌ　（ｋ＋１）〜ＷＬｍを選択
する第２の行デコーダ３２−２を別々に設けている。そ
して、第１の部分においては、第７図の例と同様に、１
ビットデータ記憶体を２つのセルで構成して高信頼性の
メモリ領域としている。第２の部分は、１ビットデータ
記憶体を１つのセルで構成した通常のメモリ領域である
。

このような構成は、特にＷ／Ｈの高信頼を要求される領
域にのみ２セル／ビット構成を適用したものといえる。

このため、信頼性を高めつつチップ面積の増加を最小限
に押えることができる。

この例では、共通ソースをＶ　ＳｏｌとＶ　Ｓ＊２とに
分離したか、これらを共通としても良い。さらに、この
例では、データ線は共通とした。しかしながら、メモリ
セルとして、例えば第１〜第４図に示したメモリセルを
用いる場合には、第１の部分と第２の部分のメモリセル
の横方向のピッチか互いに異なる。このため、アレイを
第１及び第２の部分で完全に分離し、それぞれに行デコ
ーダと列デコーダを別々に設けても良い。

第９図にはさらに別の実施例を示す。第９図では、行方
向に並ぶメモリセルを左右にすべて接続し、破線４０に
示すように、左右にとなり合った１対のメモリセルを１
ビットデータ記憶体とする。

即ち、第９図において、行方向に並ぶメモリセルを順次
直列に接続している。即ち、あるメモリセル３０−１の
ドレインＤとその左側のメモリセル３０−２のドレイン
Ｄを接続し、あるメモリセル３０−１のソースＳとその
右側のメモリセル３０−３のソースＳとを接続している
。つまり、ある隣り合う２つのメモリセルについてみれ
ば、あるセルのドレインと他のセルのドレインとが互い
に接続され、他の隣り合う２つのメモリセルについてみ
ればあるセルのソースと他のセルのソースとが互いに接
続されている。そして、各メモリセルのドレインＤには
データ線ＤＬ］〜ＤＬｎか接続され、ソースＳには共通
ソース８本１〜Ｓ　＊（ｎ＋１）が接続されている。こ
れらの共通ソースＳ＊１〜Ｓ　＊（ｎ＋１）はさらに共
通ソースＶＳ＊＋こ接続されている。これにより、同図
に破線４０て囲んで例示するように、左右１対のメモリ
セル３０−１，３０２が１ビットのメモリセルを構成す
る。

第９図の実施例の実際のレイアウトの一例を第１０図（
ａ）〜（Ｃ）に示す。特に、同図（ｂ）かられかるよう
に、ワード線方向にはソースＳとドレインＤの拡散層が
交互に設けられている。これらの拡散層は隣接する２つ
のトランジスタについて共用される。即ち、例えば、メ
モリセル３０−１゜３０−２について着目すれば、これ
らの間に存するドレインＤ１は、上記２つのメモリセル
３゜１．３０−２のドルインＤ、Ｄとして共用される。

また、メモリセル３０−１．３０−３の間に存するソー
スＳ１は、これらの２つのメモリセルのソースＳ、Ｓと
して共用される。つまり、各メモリセル間には分離用の
フィールド酸化膜は必要なく、現に存しない。このため
、ワード線方向の微細化が達成される。

特に、第１０図（ａ）かられかるように、データ線ＤＬ
Ｉ、ＤＬ２．・・・及び共通ソース（ソース配線）　Ｓ
ｉ１．　　Ｓｉ２．・・・が図において上下方向にＡρ
配線によって形成されている。これらのデータ線及びソ
ース配線は、所定の間隔てコンタクト９０゜９０、・・
・によって拡散層（ソース、ドレイン）に接続されてい
る。コンタクトの間隔は、ドレインあるいはソースの拡
散層の抵抗か特性に影響を及はさない程度にする。

以上に説明した各実施例は、そのほとんどか１ビットタ
イプのものである。しかしながら、第１図（ｅ）のよう
に多ビットタイプのものとてきるのは当然である。

第１図、第２図、第３図では、セルの選択トランジスタ
１．ＩＡ、ＩＢのケートは第２層目の導電層（例えばポ
リシリコン）で構成された例を示したが、例えば、浮遊
ケートを形成している第１層目の導電層（例えばポリシ
リコン）と第２層月の導電層との２層構造とし、この１
層目と２層目の導電層の間の絶縁膜をエツチングしてシ
ョートして構成しても良い。このようにすれば、浮遊ケ
ートトランジスタ２を形成するのと同し」−程で選択ト
ランジスタ１．ＩＡ、ＩＢが形成できるので、加工マー
ジンが向上する。

〔発明の効果〕

本発明明によれば、１ビットデータ記憶体を構成する２
つのメモリセルを、そのドレインを共通にして１つのデ
ータ線に接続するようにしたので、上記２つのメモリセ
ルのドレインをそれぞれ別のデータ線に接続する場合に
比して、ドレインとデータ線との接続箇所を減らして、
その接続に要する面積を少なくし小形化可能であり、さ
らに１ビットデータ記憶体を２つのメモリセルて構成す
るようにしたので、信頼性を高いものに維持てきるのは
当然である。

【図面の簡単な説明】

第１図は本発明の第１実施例の部分平面バタン図、その
Ａ−Ａ線断面図、その等価回路図及び全体回路図、 第２図は第２実施例の部分平面パターン図、ＡＡ線断面
図、その等価回路図及び全体回路図、第３図は第３実施
例の部分平面パターン図及びその等価回路図、 第４図は第４実施例の部分平面パターン図、そのＡ−Ａ
線断面図及びその等価回路図、第５図は第５実施例の部
分断面図、第１１図は従来例のメモリセルの断面図、 第６図は第６実施例の部分平面パターン図、そのＡ−Ａ
線断面図及びその等価回路図、第７図は第７実施例の全
体回路図、 第８図は第８実施例の全体回路図、 第９図は第９実施例の全体回路図、 第１０図は第９図に基づいて構成した実際の装置の一部
の平面パターン図、Ａ−Ａ線断面図及びＢ−Ｂ線断面図
、 第１１図は従来例のメモリセルの断面図、第１２図はそ
の等価回路図、 第１３図及び第１４図はその特性図、 第１５図は従来の装置の全体回路図、 第１６図は従来の装置の異なる例の全体回路図、第１７
図は本発明者の創作に係るメモリセルの平面パターン図
及びそのＡ−Ａ線断面図である。

Claims (1)

1. 【特許請求の範囲】 １）不揮発性メモリセルとしての浮遊ゲートトランジス
   タの複数と、 前記メモリセルとの間でデータを送受する複数のデータ
   線と、 前記メモリセルのあるものを選択して前記データ線に接
   続するワード線と、 前記データ線を選択する列デコーダと、 前記ワード線を選択する行デコーダと、 を有し、 前記各データ線には、前記各ワード線によって選択され
   る複数の前記メモリセルのうちの２つのメモリセルが、
   ドレインを共通にした共通接続点によって接続されて、
   １ビットのデータを記憶する１ビットデータ記憶体は前
   記メモリセルの２つによって構成される、 不揮発性半導体記憶装置。 ２）前記データ線に対する前記２つのメモリセルのドレ
   インを共通にした前記共通接続点による接続は、１つの
   コンタクトによって行われる、請求項１記載の装置。 ３）前記共通接続点と前記２つのメモリセルの各ドレイ
   ンとの間に、前記ワード線によってオン、オフされる選
   択トランジスタを有する、請求項１又は２に記載の装置
   。 ４）前記選択トランジスタは、１つだけ設けられており
   、前記１ビットデータ記憶体は２つの前記不揮発性メモ
   リセルと１つの前記選択トランジスタによって構成され
   ている、請求項３に記載の装置。 ５）前記各１ビットデータ記憶体を構成する前記２つの
   メモリセル及び前記選択トランジスタのうちの前記２つ
   のメモリセルは互いにワード線方向に並んでおり前記２
   つのメモリセルと前記選択トランジスタとはデータ線方
   向に並んでおり、前記メモリセルは、半導体基板の表面
   にチャネル領域を挾んで形成されたドレイン側拡散層及
   びソース側拡散層と、そのチャネル領域上方のうちのソ
   ース側拡散層寄りに形成した第１多結晶シリコン層によ
   る浮遊ゲート及び第２多結晶シリコン層による制御ゲー
   トとにより構成され、 前記選択トランジスタは、前記チャネル領域上方のうち
   のドレイン側拡散層寄りに第３多結晶シリコン層による
   選択ゲートを形成することにより構成され、前記メモリ
   セルと前記選択トランジスタとの間には拡散層を有しな
   い、請求項４に記載の装置。 ６）前記メモリセルはほぼマトリクス状に配列されてお
   り、前記１ビットデータ記憶体は前記メモリセルのうち
   のデータ線方向に隣り合う２つのメモリセルによって構
   成されている、請求項１又は２に記載の装置。 ７）前記メモリセルはほぼマトリクス状に配列されてお
   り、前記１ビットデータ記憶体は前記メモリセルのうち
   のワード線方向に隣り合う２つのメモリセルによって構
   成されている、請求項１又は２に記載の装置。 ８）前記メモリセルのうちのワード線方向に並ぶメモリ
   セルは、半導体基板の表面部分に所定間隔で複数の拡散
   領域を形成し、前記拡散領域間をチャネル領域となし、
   前記チャネル領域上に浮遊ゲートを形成すると共に、前
   記浮遊ゲート上に前記ワード線を位置させ、このワード
   線を制御ゲートとしたものとして構成される、請求項７
   に記載の装置。 ９）前記複数のメモリセルは第１の部分と第２の部分に
   分割されており、その第１の部分においては各１ビット
   データ記憶体は前記メモリセルの２つによって構成され
   ており、前記第２の部分においては各１ビットデータ記
   憶体は前記メモリセルの１つによって構成されている、
   請求項１又は２に記載の装置。 １０）前記第１の部分における前記メモリセルと前記第
   ２の部分における前記メモリセルとは同一のメモリセル
   アレイ内に存し、同一の前記ビット線に前記第１の部分
   における前記メモリセルと前記第２の部分における前記
   メモリセルとが共通に接続されている、請求項９に記載
   の装置。 １１）前記第１の部分における前記メモリセルと前記第
   ２の部分における前記メモリセルとは互いに異なるメモ
   リセルアレイ内にそれぞれ存し、前記第１の部分におけ
   る前記メモリセルが接続される前記データ線と前記第２
   の部分における前記メモリセルが接続される前記データ
   線とは互いに異なるデータ線である、請求項９に記載の
   装置。 １２）前記メモリセル中に記憶されたデータを読み出す
   データ読み出しモード時においては、選択された前記メ
   モリセルに、前記メモリセルのしきい値以下のドレイン
   電圧を加えるドレイン電圧印加手段を有する、請求項３
   、４、５のいずれかに記載の装置。