JPH06334190A - Ｅｅｐｒｏｍおよびかかるｅｅｐｒｏｍを含む論理ｌｓｉチップ - Google Patents
Ｅｅｐｒｏｍおよびかかるｅｅｐｒｏｍを含む論理ｌｓｉチップInfo
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- JPH06334190A JPH06334190A JP10663593A JP10663593A JPH06334190A JP H06334190 A JPH06334190 A JP H06334190A JP 10663593 A JP10663593 A JP 10663593A JP 10663593 A JP10663593 A JP 10663593A JP H06334190 A JPH06334190 A JP H06334190A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/02—Structural aspects of erasable programmable read-only memories
- G11C2216/10—Floating gate memory cells with a single polysilicon layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 標準のＣＭＯＳプロセスで簡単に製造できる
ＥＥＰＲＯＭセルを提供することである。 【構成】 本発明のＥＥＰＲＯＭセルは、第１導電型の
半導体基板に形成され、第２導電型の通電領域ならびに
ゲート電極を有する第１導電型の第１ＭＯＳトランジス
タ、この基板に設けられた第２導電型のウエル、このウ
エル上に絶縁層を介して形成されたプレート電極、およ
びこのプレート電極に隣接してウエルに形成された第１
導電型の領域を有する。第１ＭＯＳトランジスタのゲー
ト電極およびプレート電極は共通に接続され、フローテ
ィングゲートとして働く。ウエルはコントロールゲート
として働く。
ＥＥＰＲＯＭセルを提供することである。 【構成】 本発明のＥＥＰＲＯＭセルは、第１導電型の
半導体基板に形成され、第２導電型の通電領域ならびに
ゲート電極を有する第１導電型の第１ＭＯＳトランジス
タ、この基板に設けられた第２導電型のウエル、このウ
エル上に絶縁層を介して形成されたプレート電極、およ
びこのプレート電極に隣接してウエルに形成された第１
導電型の領域を有する。第１ＭＯＳトランジスタのゲー
ト電極およびプレート電極は共通に接続され、フローテ
ィングゲートとして働く。ウエルはコントロールゲート
として働く。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ技術を用いた
ＥＥＰＲＯＭ（Electrically Erasable andProgrammabl
e Read Only Memory ）およびこのＥＥＰＲＯＭを組み
込んだＣＭＯＳ論理ＬＳＩチップに関する。
ＥＥＰＲＯＭ（Electrically Erasable andProgrammabl
e Read Only Memory ）およびこのＥＥＰＲＯＭを組み
込んだＣＭＯＳ論理ＬＳＩチップに関する。
【０００２】
【従来の技術】不揮発性ランダムアクセスメモリ（ＲＡ
Ｍ）は様々なシステムで利用されており、例えば、パー
ソナルコンピュータのシステム構成データ記憶用とし
て、あるいは延期／再開機能（サスペンド／リジューム
機能）のためのデータレジスタとして、またエラーチェ
ックのためのプログラムの記憶、ＩＣカードなどのデー
タの記憶のために使用される。このような不揮発性メモ
リに必要とされる記憶容量はそれほど大きなものではな
く、通常数キロから数百キロビットで十分である。
Ｍ）は様々なシステムで利用されており、例えば、パー
ソナルコンピュータのシステム構成データ記憶用とし
て、あるいは延期／再開機能（サスペンド／リジューム
機能）のためのデータレジスタとして、またエラーチェ
ックのためのプログラムの記憶、ＩＣカードなどのデー
タの記憶のために使用される。このような不揮発性メモ
リに必要とされる記憶容量はそれほど大きなものではな
く、通常数キロから数百キロビットで十分である。
【０００３】このような小容量の不揮発性ＲＡＭと、ゲ
ートアレイやマイクロプロセッサなどの論理ＬＳＩとを
同一半導体基板上に混載することができれば、製造コス
トの削減や小型化に大きく貢献できるが、製造プロセス
の違いのため、簡単には実現できない。例えば、代表的
な不揮発性ＲＡＭとして、フローティングゲートとコン
トロールゲートとをスタックしたスタックドゲート構造
のＥＥＰＲＯＭメモリがあるが、標準のＣＭＯＳ（Comp
lementary Metal Oxide Semiconductor ）論理ＬＳＩプ
ロセスでは製造できない。というのは、標準のＣＭＯＳ
プロセスは１層ポリシリコン付着ステップを用いるのに
対し、通常のスタックドゲートＲＯＭはフローティング
ゲートとコントロールゲートのために、２回のポリシリ
コン付着ステップを必要とし、さらにこれらの２層ゲー
トの間に、標準のＣＭＯＳプロセスでは用いられない非
常に薄い酸化物層を付着させるステップを必要とするか
らである。
ートアレイやマイクロプロセッサなどの論理ＬＳＩとを
同一半導体基板上に混載することができれば、製造コス
トの削減や小型化に大きく貢献できるが、製造プロセス
の違いのため、簡単には実現できない。例えば、代表的
な不揮発性ＲＡＭとして、フローティングゲートとコン
トロールゲートとをスタックしたスタックドゲート構造
のＥＥＰＲＯＭメモリがあるが、標準のＣＭＯＳ（Comp
lementary Metal Oxide Semiconductor ）論理ＬＳＩプ
ロセスでは製造できない。というのは、標準のＣＭＯＳ
プロセスは１層ポリシリコン付着ステップを用いるのに
対し、通常のスタックドゲートＲＯＭはフローティング
ゲートとコントロールゲートのために、２回のポリシリ
コン付着ステップを必要とし、さらにこれらの２層ゲー
トの間に、標準のＣＭＯＳプロセスでは用いられない非
常に薄い酸化物層を付着させるステップを必要とするか
らである。
【０００４】したがって従来は、不揮発性ＲＡＭと論理
ＬＳＩとを別々のチップに形成して組合せるか、または
標準の論理ＬＳＩプロセスを変更して不揮発性ＲＡＭと
論理ＬＳＩとを同一チップに形成する方法を用いるのが
一般的であった。しかしこれらの方法はコスト高にな
り、また、標準プロセスを変更する場合は、プロセスが
複雑化するだけでなく、厳密なプロセス制御が必要にな
るという問題があった。
ＬＳＩとを別々のチップに形成して組合せるか、または
標準の論理ＬＳＩプロセスを変更して不揮発性ＲＡＭと
論理ＬＳＩとを同一チップに形成する方法を用いるのが
一般的であった。しかしこれらの方法はコスト高にな
り、また、標準プロセスを変更する場合は、プロセスが
複雑化するだけでなく、厳密なプロセス制御が必要にな
るという問題があった。
【０００５】特開平３−１０１１６８号は、ＣＭＯＳプ
ロセスで形成した低消費電力の不揮発性メモリを示して
いる。この特許では、プログラムビット線とグランド電
位との間に、第１のＰＭＯＳトランジスタ、第２のＰＭ
ＯＳトランジスタおよびＮＭＯＳトランジスタを直列に
接続し、第２のＰＭＯＳとＮＭＯＳの共通接続ゲートに
よってフローティングゲートを形成している。第１のＰ
ＭＯＳのゲートはワード線に接続される。第２のＰＭＯ
ＳとＮＭＯＳとの共通接続点は読み出しビット線に接続
される。書き込み時は、プログラムビット線とワード線
の同時選択により、第１のＰＭＯＳがオンにされ、プロ
グラムビット線の正電位を第２のＰＭＯＳに結合する。
この状態ではフローティングゲートおよびＮＭＯＳのド
レインが正電位になり、フローティングゲートにホット
エレクトロンを注入する。
ロセスで形成した低消費電力の不揮発性メモリを示して
いる。この特許では、プログラムビット線とグランド電
位との間に、第１のＰＭＯＳトランジスタ、第２のＰＭ
ＯＳトランジスタおよびＮＭＯＳトランジスタを直列に
接続し、第２のＰＭＯＳとＮＭＯＳの共通接続ゲートに
よってフローティングゲートを形成している。第１のＰ
ＭＯＳのゲートはワード線に接続される。第２のＰＭＯ
ＳとＮＭＯＳとの共通接続点は読み出しビット線に接続
される。書き込み時は、プログラムビット線とワード線
の同時選択により、第１のＰＭＯＳがオンにされ、プロ
グラムビット線の正電位を第２のＰＭＯＳに結合する。
この状態ではフローティングゲートおよびＮＭＯＳのド
レインが正電位になり、フローティングゲートにホット
エレクトロンを注入する。
【０００６】しかしながら、この特許の方法は実際的で
ない。すなわち、ＮＭＯＳでホットエレクトロン注入を
生じさせるためには、フローティングゲートおよびＮＭ
ＯＳのドレインに高い電圧を与える必要がある。しか
し、ＮＭＯＳは低コンダクタンスの２個のＰＭＯＳと直
列に接続されているため、ＮＭＯＳのドレインに所要の
電圧を発生させるには、プログラムビット線に相当大き
な電圧を印加しなければならない。かといって、ＰＭＯ
Ｓのコンダクタンスを高めるためにチャネル幅を大きく
しデバイスサイズを大きくした場合は、ＰＭＯＳのゲー
ト容量が大きくなる。フローティングゲートの電圧はＰ
ＭＯＳとＮＭＯＳのゲート容量比で決まるため、ＰＭＯ
Ｓのゲート容量が増大した時はフローティングゲート電
圧が上昇する。結果として、ＰＭＯＳの導通度が低下
し、ＮＭＯＳのドレイン電圧が低下する。したがって上
記特許の技術は本質的に大きな書き込み電圧を必要とす
るだけでなく、相反する要件を満たす必要があるため、
実際的でない。しかも１セル当り３つのＦＥＴが必要で
ある。
ない。すなわち、ＮＭＯＳでホットエレクトロン注入を
生じさせるためには、フローティングゲートおよびＮＭ
ＯＳのドレインに高い電圧を与える必要がある。しか
し、ＮＭＯＳは低コンダクタンスの２個のＰＭＯＳと直
列に接続されているため、ＮＭＯＳのドレインに所要の
電圧を発生させるには、プログラムビット線に相当大き
な電圧を印加しなければならない。かといって、ＰＭＯ
Ｓのコンダクタンスを高めるためにチャネル幅を大きく
しデバイスサイズを大きくした場合は、ＰＭＯＳのゲー
ト容量が大きくなる。フローティングゲートの電圧はＰ
ＭＯＳとＮＭＯＳのゲート容量比で決まるため、ＰＭＯ
Ｓのゲート容量が増大した時はフローティングゲート電
圧が上昇する。結果として、ＰＭＯＳの導通度が低下
し、ＮＭＯＳのドレイン電圧が低下する。したがって上
記特許の技術は本質的に大きな書き込み電圧を必要とす
るだけでなく、相反する要件を満たす必要があるため、
実際的でない。しかも１セル当り３つのＦＥＴが必要で
ある。
【０００７】
【発明が解決しようとする課題】したがって本発明の目
的は、標準のＣＭＯＳプロセスで簡単に製造できるＥＥ
ＰＲＯＭセルを提供することである。
的は、標準のＣＭＯＳプロセスで簡単に製造できるＥＥ
ＰＲＯＭセルを提供することである。
【０００８】本発明のもう１つの目的は、このようなＥ
ＥＰＲＯＭセルを用いたＥＥＰＲＯＭアレイを提供する
ことである。
ＥＰＲＯＭセルを用いたＥＥＰＲＯＭアレイを提供する
ことである。
【０００９】本発明のさらにもう１つの目的は、このよ
うなＥＥＰＲＯＭセルを組み込んだＣＭＯＳ論理ＬＳＩ
チップを提供することである。
うなＥＥＰＲＯＭセルを組み込んだＣＭＯＳ論理ＬＳＩ
チップを提供することである。
【００１０】
【課題を解決するための手段】本発明のＥＥＰＲＯＭセ
ルは、第１導電型の半導体基板に形成され、第２導電型
の通電領域ならびにゲート電極を有する第１導電型の第
１ＭＯＳトランジスタ、この基板に設けられた第２導電
型のウエル、このウエル上に絶縁層を介して形成された
プレート電極、およびこのプレート電極に隣接してウエ
ルに形成された第１導電型の領域を有する。第１ＭＯＳ
トランジスタのゲート電極およびプレート電極は共通に
接続され、フローティングゲートとして働く。ウエルは
コントロールゲートとして働く。ウエルおよび第１導電
型の領域はワード線に接続され、第１ＭＯＳトランジス
タの一方の通電領域（ドレイン領域）はビット線に接続
され、他方の通電領域（ソース領域）はグランド線に接
続される。
ルは、第１導電型の半導体基板に形成され、第２導電型
の通電領域ならびにゲート電極を有する第１導電型の第
１ＭＯＳトランジスタ、この基板に設けられた第２導電
型のウエル、このウエル上に絶縁層を介して形成された
プレート電極、およびこのプレート電極に隣接してウエ
ルに形成された第１導電型の領域を有する。第１ＭＯＳ
トランジスタのゲート電極およびプレート電極は共通に
接続され、フローティングゲートとして働く。ウエルは
コントロールゲートとして働く。ウエルおよび第１導電
型の領域はワード線に接続され、第１ＭＯＳトランジス
タの一方の通電領域（ドレイン領域）はビット線に接続
され、他方の通電領域（ソース領域）はグランド線に接
続される。
【００１１】上記第１導電型の領域は、ウエルに形成さ
れる第２ＭＯＳトランジスタによって与えることができ
る。この場合、上記第１導電型の領域は第２ＭＯＳトラ
ンジスタの少なくとも一方の通電領域によって、上記プ
レート電極は第２ＭＯＳトランジスタのゲート電極によ
って与えられる。
れる第２ＭＯＳトランジスタによって与えることができ
る。この場合、上記第１導電型の領域は第２ＭＯＳトラ
ンジスタの少なくとも一方の通電領域によって、上記プ
レート電極は第２ＭＯＳトランジスタのゲート電極によ
って与えられる。
【００１２】本発明のＥＥＰＲＯＭアレイは、行列状に
配列された上記ＥＥＰＲＯＭセルのアレイとして構成さ
れる。ワード線はセル行毎に設けられて、関連するセル
行のウエルおよび第１導電型の領域に共通に接続され
る。各ビット線はセル列対によって共有されて、関連す
る列対のセルの第１ＭＯＳトランジスタの一方の通電領
域に共通に接続され、各グランド線は異なるビット線に
接続された列対によって共有されて、関連する列対のセ
ルの第１ＭＯＳトランジスタの他方の通電領域に共通に
接続される。
配列された上記ＥＥＰＲＯＭセルのアレイとして構成さ
れる。ワード線はセル行毎に設けられて、関連するセル
行のウエルおよび第１導電型の領域に共通に接続され
る。各ビット線はセル列対によって共有されて、関連す
る列対のセルの第１ＭＯＳトランジスタの一方の通電領
域に共通に接続され、各グランド線は異なるビット線に
接続された列対によって共有されて、関連する列対のセ
ルの第１ＭＯＳトランジスタの他方の通電領域に共通に
接続される。
【００１３】また、本発明のＭＯＳ論理ＬＳＩチップ
は、このようなＥＥＰＲＯＭアレイをその一部に組み込
んでいる。
は、このようなＥＥＰＲＯＭアレイをその一部に組み込
んでいる。
【００１４】
【作用】本発明のＥＥＰＲＯＭセルでは、共通に接続さ
れた第１ＭＯＳトランジスタのゲート電極およひプレー
ト電極の組合せがフローティングゲートとして働き、ウ
エルがコントロールゲートとして働く。厳密にいえば、
ウエルおよびその中の第１導電型の領域の組合せがコン
トロールゲートとして働くが、主としてウエルがコント
ロールゲート機能を与え、第１導電型の領域は主とし
て、反転層の形成を容易にするためのキャリア源として
働く。キャリア源として働く第１導電型の領域が存在し
ない場合は、書き込み時にプレート電極の下のウエル表
面に空乏層が生じ、抵抗成分を生じて電圧損を与える。
結果として、大きな書き込み電圧が必要になるため、第
１導電型の領域をウエルに設けるのが好ましい。
れた第１ＭＯＳトランジスタのゲート電極およひプレー
ト電極の組合せがフローティングゲートとして働き、ウ
エルがコントロールゲートとして働く。厳密にいえば、
ウエルおよびその中の第１導電型の領域の組合せがコン
トロールゲートとして働くが、主としてウエルがコント
ロールゲート機能を与え、第１導電型の領域は主とし
て、反転層の形成を容易にするためのキャリア源として
働く。キャリア源として働く第１導電型の領域が存在し
ない場合は、書き込み時にプレート電極の下のウエル表
面に空乏層が生じ、抵抗成分を生じて電圧損を与える。
結果として、大きな書き込み電圧が必要になるため、第
１導電型の領域をウエルに設けるのが好ましい。
【００１５】本発明のメモリセルでは、プレート電極が
一方のキャパシタ電極として働き、ウエル領域の基板表
面に発生する反転層が他方のキャパシタ電極として働
く。第１ＭＯＳトランジスタでは、ゲート電極が一方の
キャパシタ電極として機能し、基板表面の反転層が他方
のキャパシタ電極として機能する。書き込みは、ホット
エレクトロン注入またはＦＮ（Fowler-Nordheim ）トン
ネリング注入によって行うことができる。ホットエレク
トロン注入の場合は、第１ＭＯＳトランジスタの通電領
域間に電圧が加えられ、ワード線が付勢される。ワード
線電圧（書き込み電圧）はフローティングゲートに容量
結合され、フローティングゲートには、これらのキャパ
シタの容量比によって定まる電圧が現れる。第１ＭＯＳ
トランジスタは導通状態にバイアスされ、第１ＭＯＳト
ランジスタのゲート電極にキャリアが注入される。ＦＮ
トンネリングの場合は、第１ＭＯＳトランジスタの通電
領域がグランド接続され、ワード線が付勢される。
一方のキャパシタ電極として働き、ウエル領域の基板表
面に発生する反転層が他方のキャパシタ電極として働
く。第１ＭＯＳトランジスタでは、ゲート電極が一方の
キャパシタ電極として機能し、基板表面の反転層が他方
のキャパシタ電極として機能する。書き込みは、ホット
エレクトロン注入またはＦＮ（Fowler-Nordheim ）トン
ネリング注入によって行うことができる。ホットエレク
トロン注入の場合は、第１ＭＯＳトランジスタの通電領
域間に電圧が加えられ、ワード線が付勢される。ワード
線電圧（書き込み電圧）はフローティングゲートに容量
結合され、フローティングゲートには、これらのキャパ
シタの容量比によって定まる電圧が現れる。第１ＭＯＳ
トランジスタは導通状態にバイアスされ、第１ＭＯＳト
ランジスタのゲート電極にキャリアが注入される。ＦＮ
トンネリングの場合は、第１ＭＯＳトランジスタの通電
領域がグランド接続され、ワード線が付勢される。
【００１６】ウエルに設けられる第１導電型の領域は、
キャリア源となるようにプレート電極に隣接してウエル
に形成されるならば、その位置、個数および形状は任意
である。例えば、第１導電型の領域は、反転層が形成さ
れるべきウエル領域に隣接して設けられた１個以上の矩
形状の領域として、またはこのウエル領域を部分的また
は完全に取り囲むリング状または枠状領域として形成し
てもよい。また、第１導電型の領域はプレート電極と位
置的に重なっても良い。ウエルに第２ＭＯＳトランジス
タを形成し、その通電領域を第１導電型の領域として、
そのゲート電極をプレート電極として使用するならば、
論理ＬＳＩのＣＭＯＳトランジスタと全く同じように形
成できる。ウエルと第１導電型の領域は必ずしも共通接
続する必要はないが、回路の簡単化およびウエル内のＰ
Ｎ接合のブレークダウン防止のためには共通接続するの
が好ましい。
キャリア源となるようにプレート電極に隣接してウエル
に形成されるならば、その位置、個数および形状は任意
である。例えば、第１導電型の領域は、反転層が形成さ
れるべきウエル領域に隣接して設けられた１個以上の矩
形状の領域として、またはこのウエル領域を部分的また
は完全に取り囲むリング状または枠状領域として形成し
てもよい。また、第１導電型の領域はプレート電極と位
置的に重なっても良い。ウエルに第２ＭＯＳトランジス
タを形成し、その通電領域を第１導電型の領域として、
そのゲート電極をプレート電極として使用するならば、
論理ＬＳＩのＣＭＯＳトランジスタと全く同じように形
成できる。ウエルと第１導電型の領域は必ずしも共通接
続する必要はないが、回路の簡単化およびウエル内のＰ
Ｎ接合のブレークダウン防止のためには共通接続するの
が好ましい。
【００１７】本発明によれば、従来のスタックドゲート
型のＥＥＰＲＯＭと機能的に等価なＥＥＰＲＯＭを標準
のＣＭＯＳプロセスで形成でき、したがってプロセスを
変更することなく、ＥＥＰＲＯＭと、ゲートアレイまた
はマイクロプロセッサなどの論理部とを１つのチップに
簡単に混載できる。また、２個のＭＯＳトランジスタで
１つのセルを形成できる。スタックドゲート型のＥＥＰ
ＲＯＭよりも集積密度は下がるが、ＥＥＰＲＯＭは一般
に比較的記憶容量の小さな用途に使われるため、使用チ
ップ面積の点で問題を生じることはない。
型のＥＥＰＲＯＭと機能的に等価なＥＥＰＲＯＭを標準
のＣＭＯＳプロセスで形成でき、したがってプロセスを
変更することなく、ＥＥＰＲＯＭと、ゲートアレイまた
はマイクロプロセッサなどの論理部とを１つのチップに
簡単に混載できる。また、２個のＭＯＳトランジスタで
１つのセルを形成できる。スタックドゲート型のＥＥＰ
ＲＯＭよりも集積密度は下がるが、ＥＥＰＲＯＭは一般
に比較的記憶容量の小さな用途に使われるため、使用チ
ップ面積の点で問題を生じることはない。
【００１８】
【実施例】本発明にもとづくＥＥＰＲＯＭセルは、互い
に隣接し、かつポリSiゲートに連結されたＮＭＯＳトラ
ンジスタおよびＰＭＯＳトランジスタとからなる。この
ＥＥＰＲＯＭセルの一実施例の概略的構造を図１および
図２に示す。
に隣接し、かつポリSiゲートに連結されたＮＭＯＳトラ
ンジスタおよびＰＭＯＳトランジスタとからなる。この
ＥＥＰＲＯＭセルの一実施例の概略的構造を図１および
図２に示す。
【００１９】各図中において参照符号１はＰ型半導体基
板、２〜３はＮＭＯＳに係わる要素であって、２ａはＮ
+ 拡散ソース領域、２ｂはＮ+ 拡散ドレイン領域、３は
ゲート電極である。ここのゲード電極３と基板１との間
にゲート酸化膜（図示せず）が形成されている。また、
参照符号４はＮウエルである。さらに、参照符号５ａ，
５ｂ，６，７はＰＭＯＳにかかわる要素であって、５ａ
および５ｂはＰＭＯＳのソース／ドレイン領域と対応す
るＰ+ 拡散領域、６はウエル・コンタクトとして働くＮ
+ 拡散領域、７はゲート電極である。このゲード電極７
とＮウエル４との間にゲート酸化膜（図示せず）が形成
されている。図１に示すように、２つのゲート電極３お
よび７は共通に接続され、フローティング・ゲート８を
形成している。図２に示すように、ＮＭＯＳゲート３と
ＰＭＯＳゲート７は連続したポリＳｉゲート電極８とし
て形成することができる。なお、参照符号９はドレイン
端子、１０はソース端子である。ウエル・コンタクトと
して働くＮ+ 領域およびＰ+ 領域５ａ，５ｂはコントロ
ールゲート端子１１に共通に接続されている。
板、２〜３はＮＭＯＳに係わる要素であって、２ａはＮ
+ 拡散ソース領域、２ｂはＮ+ 拡散ドレイン領域、３は
ゲート電極である。ここのゲード電極３と基板１との間
にゲート酸化膜（図示せず）が形成されている。また、
参照符号４はＮウエルである。さらに、参照符号５ａ，
５ｂ，６，７はＰＭＯＳにかかわる要素であって、５ａ
および５ｂはＰＭＯＳのソース／ドレイン領域と対応す
るＰ+ 拡散領域、６はウエル・コンタクトとして働くＮ
+ 拡散領域、７はゲート電極である。このゲード電極７
とＮウエル４との間にゲート酸化膜（図示せず）が形成
されている。図１に示すように、２つのゲート電極３お
よび７は共通に接続され、フローティング・ゲート８を
形成している。図２に示すように、ＮＭＯＳゲート３と
ＰＭＯＳゲート７は連続したポリＳｉゲート電極８とし
て形成することができる。なお、参照符号９はドレイン
端子、１０はソース端子である。ウエル・コンタクトと
して働くＮ+ 領域およびＰ+ 領域５ａ，５ｂはコントロ
ールゲート端子１１に共通に接続されている。
【００２０】＜書き込み動作＞このような構成からなる
ＥＥＰＲＯＭセルの書き込み動作原理には、ＮＭＯＳチ
ャネルホットエレクトロン注入（ＮＣＨＥ）とＮＭＯＳ
ＦＮトンネリング注入（ＮＦＮ）とがある。
ＥＥＰＲＯＭセルの書き込み動作原理には、ＮＭＯＳチ
ャネルホットエレクトロン注入（ＮＣＨＥ）とＮＭＯＳ
ＦＮトンネリング注入（ＮＦＮ）とがある。
【００２１】まず、図３を参照して、ＮＣＨＥ書き込み
について説明する。Ｎ+ 拡散ソース領域２ａに接続され
た端子１０の電圧をアースレベル、すなわち０Ｖに、Ｎ
+ 拡散ドレイン領域２ｂに接続された端子９の電圧を正
の中電圧レベルに、そしてＰ+ 拡散５ａ，５ｂおよびＮ
+ 拡散領域６に接続された制御ノードすなわち制御端子
１１の電圧を正の高電圧レベルに保つことによって、Ｎ
ウエル４とゲート酸化膜との界面に反転層が形成され、
またＰ型半導体基板１とゲート酸化膜との界面にも反転
層が形成される。このとき、前者の反転層とゲート電極
７との間の静電容量Ｃｇｎと、後者の反転層とゲート電
極３との間の静電容量Ｃｇｐとの比によって定まる正の
高電圧がゲート電極３に生ずる。その結果、ＮＭＯＳは
高伝導状態となり、Ｎ+ 拡散ドレイン２ｂ近傍は高電界
領域となるので電界によってホット・エレクトロンを発
生する。電界によって加速された電子がＮ+ 拡散ドレイ
ン２ｂからゲート電極３へ注入されてゲート電極３が負
に帯電されるとともに、この電極３に接続されたゲート
電極７も同じに負の電位に帯電される。この電極３と電
極７とからなるフローティングゲート８は他の要素と電
気的に絶縁されているために、そのような帯電状態は長
期間にわたって保存される。
について説明する。Ｎ+ 拡散ソース領域２ａに接続され
た端子１０の電圧をアースレベル、すなわち０Ｖに、Ｎ
+ 拡散ドレイン領域２ｂに接続された端子９の電圧を正
の中電圧レベルに、そしてＰ+ 拡散５ａ，５ｂおよびＮ
+ 拡散領域６に接続された制御ノードすなわち制御端子
１１の電圧を正の高電圧レベルに保つことによって、Ｎ
ウエル４とゲート酸化膜との界面に反転層が形成され、
またＰ型半導体基板１とゲート酸化膜との界面にも反転
層が形成される。このとき、前者の反転層とゲート電極
７との間の静電容量Ｃｇｎと、後者の反転層とゲート電
極３との間の静電容量Ｃｇｐとの比によって定まる正の
高電圧がゲート電極３に生ずる。その結果、ＮＭＯＳは
高伝導状態となり、Ｎ+ 拡散ドレイン２ｂ近傍は高電界
領域となるので電界によってホット・エレクトロンを発
生する。電界によって加速された電子がＮ+ 拡散ドレイ
ン２ｂからゲート電極３へ注入されてゲート電極３が負
に帯電されるとともに、この電極３に接続されたゲート
電極７も同じに負の電位に帯電される。この電極３と電
極７とからなるフローティングゲート８は他の要素と電
気的に絶縁されているために、そのような帯電状態は長
期間にわたって保存される。
【００２２】つぎに、ＮＦＮ書き込みについて説明す
る。図４に示すように、ＮＭＯＳトランジスタのＮ+ 拡
散に接続された端子９，１０をアースレベルにし、高電
圧（Ｖｐ）を端子１１に印加する。この様式は、ゲート
キャパシタンス比（Ｃｇｐ／Ｃｇｎ比）が２または３よ
りも大きい値を取る場合に用いられる。この状態で、Ｎ
ＭＯＳゲート酸化物でＦＮトンネリングが起こる。多く
のエレクトロンがＮ+ 拡散２ａおよび２ｂからゲート電
極３に注入される。注入エレクトロン数はＶｐおよびＣ
ｇｐ／Ｃｇｎ比によって決定され、Ｖｐの線形関数とし
て表される。したがって、この様式はアナログデータの
保存に用いることが可能である。
る。図４に示すように、ＮＭＯＳトランジスタのＮ+ 拡
散に接続された端子９，１０をアースレベルにし、高電
圧（Ｖｐ）を端子１１に印加する。この様式は、ゲート
キャパシタンス比（Ｃｇｐ／Ｃｇｎ比）が２または３よ
りも大きい値を取る場合に用いられる。この状態で、Ｎ
ＭＯＳゲート酸化物でＦＮトンネリングが起こる。多く
のエレクトロンがＮ+ 拡散２ａおよび２ｂからゲート電
極３に注入される。注入エレクトロン数はＶｐおよびＣ
ｇｐ／Ｃｇｎ比によって決定され、Ｖｐの線形関数とし
て表される。したがって、この様式はアナログデータの
保存に用いることが可能である。
【００２３】＜読み出し動作＞図５を参照して、データ
の読み出し動作原理について説明する。フローティング
ゲート電極８の負の電荷量に依存してＮＭＯＳの電気的
伝導度が異なる。読み出し時は、端子１０をアースレベ
ルにし、端子９を中電圧レベルにプリチャージし、端子
１１に中電圧レベルを印加する。まず、フローティング
ゲート電極に負の電荷が無い場合は、ゲートキャパシタ
ンス比に応じた電圧がゲート電極３に現れて、Ｐ型半導
体基板１とゲート酸化膜との界面に反転層が形成され
る。その結果、Ｎ+ 拡散ソース２ａとＮ+ 拡散ドレイン
２ｂとの間に伝導状態が生じてＮＭＯＳトランジスタは
ＯＮ状態となる。したがって、このことは端子９の電位
変化として検出される。一方、書き込み動作によってフ
ローティングゲート電極３，７が負に帯電している場合
は、端子１１の正の中電位ではＰ型半導体基板１とゲー
ト酸化膜との界面に反転層が形成されないため、Ｎ+ 拡
散ソース２ａとＮ+ 拡散ドレイン２ｂとの間が導通する
ことはない。したがって、ＮＭＯＳトランジスタはＯＦ
Ｆ状態となる。このことは、端子９の電位が変化しない
ことによって検出される。よって、このようなＮＭＯＳ
トランジスタのＯＮ／ＯＦＦ状態を感知することによっ
てデータの呼び出しが可能となる。
の読み出し動作原理について説明する。フローティング
ゲート電極８の負の電荷量に依存してＮＭＯＳの電気的
伝導度が異なる。読み出し時は、端子１０をアースレベ
ルにし、端子９を中電圧レベルにプリチャージし、端子
１１に中電圧レベルを印加する。まず、フローティング
ゲート電極に負の電荷が無い場合は、ゲートキャパシタ
ンス比に応じた電圧がゲート電極３に現れて、Ｐ型半導
体基板１とゲート酸化膜との界面に反転層が形成され
る。その結果、Ｎ+ 拡散ソース２ａとＮ+ 拡散ドレイン
２ｂとの間に伝導状態が生じてＮＭＯＳトランジスタは
ＯＮ状態となる。したがって、このことは端子９の電位
変化として検出される。一方、書き込み動作によってフ
ローティングゲート電極３，７が負に帯電している場合
は、端子１１の正の中電位ではＰ型半導体基板１とゲー
ト酸化膜との界面に反転層が形成されないため、Ｎ+ 拡
散ソース２ａとＮ+ 拡散ドレイン２ｂとの間が導通する
ことはない。したがって、ＮＭＯＳトランジスタはＯＦ
Ｆ状態となる。このことは、端子９の電位が変化しない
ことによって検出される。よって、このようなＮＭＯＳ
トランジスタのＯＮ／ＯＦＦ状態を感知することによっ
てデータの呼び出しが可能となる。
【００２４】＜消去動作＞消去動作には、ＰＭＯＳゲー
トでのＦＮトンネリング（ＰＦＮ）による消去と、ＮＭ
ＯＳゲートでのＦＮトンネリング（ＮＦＮ）による消去
動作とがある。
トでのＦＮトンネリング（ＰＦＮ）による消去と、ＮＭ
ＯＳゲートでのＦＮトンネリング（ＮＦＮ）による消去
動作とがある。
【００２５】図６を参照して、ＰＭＯＳゲートＦＮトン
ネリングによる消去動作を説明する。
ネリングによる消去動作を説明する。
【００２６】この様式はＣｇｐ／Ｃｇｎ比が１より小さ
い場合（ゲート−基板間電圧はＮＭＯＳよりもＰＭＯＳ
の方が大きい）に用いられる。逆の場合は図７に示した
消去動作を用いることが望ましい。
い場合（ゲート−基板間電圧はＮＭＯＳよりもＰＭＯＳ
の方が大きい）に用いられる。逆の場合は図７に示した
消去動作を用いることが望ましい。
【００２７】ＰＭＯＳゲートＦＮトンネリングによる消
去の場合は、端子９，１０をアースレベル（すなわち、
０Ｖ）とし、端子１１に高電圧Ｖｅを印加すると、フロ
ーティングゲート８とＰ+ 拡散領域５ａ，５ｂとの間に
高電界が生じてＦＮトンネル電流が流れる。その結果、
フローティングゲート８の電荷が除去されてデータが消
去される。
去の場合は、端子９，１０をアースレベル（すなわち、
０Ｖ）とし、端子１１に高電圧Ｖｅを印加すると、フロ
ーティングゲート８とＰ+ 拡散領域５ａ，５ｂとの間に
高電界が生じてＦＮトンネル電流が流れる。その結果、
フローティングゲート８の電荷が除去されてデータが消
去される。
【００２８】つぎに、図７を参照してＮＭＯＳゲートＦ
Ｎトンネリングによる消去動作を説明する。制御端子１
１をアースレベルとし、ＮＭＯＳトランジスタのＮ+ 拡
散を高電圧Ｖｅとするフローティングゲート８とＮ+ 拡
散２ａ，２ｂとの間に高電界が生じてＦＮトンネリング
が生じる。その結果、フローテイングゲート８の電荷が
除去されてデータが消去される。
Ｎトンネリングによる消去動作を説明する。制御端子１
１をアースレベルとし、ＮＭＯＳトランジスタのＮ+ 拡
散を高電圧Ｖｅとするフローティングゲート８とＮ+ 拡
散２ａ，２ｂとの間に高電界が生じてＦＮトンネリング
が生じる。その結果、フローテイングゲート８の電荷が
除去されてデータが消去される。
【００２９】上記のような構成からなる本発明にもとづ
くＥＥＰＲＯＭセルは、通常のＣＭＯＳ論理ＬＳＩの構
造とよく整合し、何等特殊工程を必要とすることなく、
ＣＭＯＳプロセスによって論理回路等と同一チップ上に
形成することが可能である。
くＥＥＰＲＯＭセルは、通常のＣＭＯＳ論理ＬＳＩの構
造とよく整合し、何等特殊工程を必要とすることなく、
ＣＭＯＳプロセスによって論理回路等と同一チップ上に
形成することが可能である。
【００３０】＜ＥＥＰＲＯＭアレイ回路＞本発明にもと
づくＥＥＰＲＯＭセルを図８に示すような記号で表すこ
とが可能である。図中、参照符号８，９，１０および１
１はそれぞれフローティングゲート、ソース端子、ドレ
イン端子およびコントロールゲート端子である。この構
造単位（メモリセル）を行列配置したＥＥＰＲＯＭアレ
イ回路の一実施例の基本構成を図９に示す。
づくＥＥＰＲＯＭセルを図８に示すような記号で表すこ
とが可能である。図中、参照符号８，９，１０および１
１はそれぞれフローティングゲート、ソース端子、ドレ
イン端子およびコントロールゲート端子である。この構
造単位（メモリセル）を行列配置したＥＥＰＲＯＭアレ
イ回路の一実施例の基本構成を図９に示す。
【００３１】図９では、２本のワード線ＷＬｊおよびＷ
Ｌｊ＋１が行方向に配列されており、各ワード線にそれ
ぞれ複数のメモリセルが接続されている。すなわち、ワ
ード線ＷＬｊは、メモリセル（ｉ，ｊ）Ｕ、（ｉ，ｊ）
Ｌおよび（ｉ＋１，ｊ）Ｕのコントロールゲートに接続
され、一方ワード線ＷＬｊ＋１はメモリセル（ｉ，ｊ＋
１）Ｕ、（ｉ，ｊ＋１）Ｌおよび（ｉ＋１，ｊ＋１）Ｕ
のコントロールゲートに接続されている。各ワード線は
ワード線電位制御回路に接続されている。さらに、ビッ
ト線ＢＬｉおよびＢＬｉ＋１と、グランド線ＧＬ（ｉ−
１，ｉ）およびＧＬ（ｉ，ｉ＋１）とが列方向に延びて
いる。ビット線はドレイン端子９に接続され、グランド
線はソース端子８に接続されている。各ビット線は、そ
の両側の２列のメモリセルによって共有されるビット線
を共有する列対のうちの上側の列のメモリセルは添字
「Ｕ」により、下側の列のメモリセルは添字「Ｌ」によ
り示されている。各グランド線は、異なるビット線に接
続された２列のメモリセルによって共有される。各ビッ
ト線はビット線電位制御およびセンス回路に接続され、
各グランド線はグランド線電位制御回路に接続されてい
る。なお、「グランド線」という用語は、仮想的グラン
ド線を表わし、アースレベルに固定されることを表わす
わけではないことに注意されたい。
Ｌｊ＋１が行方向に配列されており、各ワード線にそれ
ぞれ複数のメモリセルが接続されている。すなわち、ワ
ード線ＷＬｊは、メモリセル（ｉ，ｊ）Ｕ、（ｉ，ｊ）
Ｌおよび（ｉ＋１，ｊ）Ｕのコントロールゲートに接続
され、一方ワード線ＷＬｊ＋１はメモリセル（ｉ，ｊ＋
１）Ｕ、（ｉ，ｊ＋１）Ｌおよび（ｉ＋１，ｊ＋１）Ｕ
のコントロールゲートに接続されている。各ワード線は
ワード線電位制御回路に接続されている。さらに、ビッ
ト線ＢＬｉおよびＢＬｉ＋１と、グランド線ＧＬ（ｉ−
１，ｉ）およびＧＬ（ｉ，ｉ＋１）とが列方向に延びて
いる。ビット線はドレイン端子９に接続され、グランド
線はソース端子８に接続されている。各ビット線は、そ
の両側の２列のメモリセルによって共有されるビット線
を共有する列対のうちの上側の列のメモリセルは添字
「Ｕ」により、下側の列のメモリセルは添字「Ｌ」によ
り示されている。各グランド線は、異なるビット線に接
続された２列のメモリセルによって共有される。各ビッ
ト線はビット線電位制御およびセンス回路に接続され、
各グランド線はグランド線電位制御回路に接続されてい
る。なお、「グランド線」という用語は、仮想的グラン
ド線を表わし、アースレベルに固定されることを表わす
わけではないことに注意されたい。
【００３２】つぎに、図１０を参照して、図９に示した
ＥＥＰＲＯＭアレイの動作を説明する。この実施例の場
合、図９のＥＥＰＲＯＭアレイは標準の０．８μｍＣＭ
ＯＳプロセスにより形成し、ゲート酸化膜厚は１５０
Å、ＰＭＯＳおよびＮＭＯＳのゲート長は０．８μｍ、
ゲートキャパシタンス比（Ｃｇｐ／Ｃｇｎ）は２／３と
した。ＰＭＯＳとＮＭＯＳのゲートキャパシタンスの差
はゲート幅を変えることによって与えた。
ＥＥＰＲＯＭアレイの動作を説明する。この実施例の場
合、図９のＥＥＰＲＯＭアレイは標準の０．８μｍＣＭ
ＯＳプロセスにより形成し、ゲート酸化膜厚は１５０
Å、ＰＭＯＳおよびＮＭＯＳのゲート長は０．８μｍ、
ゲートキャパシタンス比（Ｃｇｐ／Ｃｇｎ）は２／３と
した。ＰＭＯＳとＮＭＯＳのゲートキャパシタンスの差
はゲート幅を変えることによって与えた。
【００３３】図１０は、図９のメモリセル（ｉ，ｊ）Ｌ
について書き込み，読み出しおよび消去を行う場合も例
示している。この例では、書き込みは図３に関して説明
したＮＣＨＥ注入により行われ、消去は図６に関して説
明したＰＦＮトンネリング注入により行われる。書き込
み時は、例えば、ワード線ＷＬｊに１３Ｖを印加し、ビ
ット線ＢＬｉおよびグランド線ＧＬ（１ｉ−１，ｉ）に
８Ｖを印加する。他のビット線およびグランド線はアー
スレベルに保たれる。図９のメモリ構成では、１つのワ
ード線と１つのビット線によって１対のメモリセルが選
択され、この１対のメモリセルのうち、関連するクラン
ド線にアースレベルを受け取るメモリセルが最終的に選
択される。この１対のメモリセルのうちの選択されない
方のメモリセルのグランド線は、このメモリセルへの書
き込みを防止するため、選択されたビット線と同じ電位
にされる。この例では、セル（ｉ，ｊ）Ｌが選択され、
そのフローティングゲートがＮＣＨＥ注入により負に充
電される。これにより、一方の２進値、例えば２進１が
セル（ｉ，ｊ）Ｌに書き込まれる。書き込みの結果、約
５Ｖのスレッショルド電圧シフトが得られた。他方の２
進値、例えば２進０はフローティングゲートが負に充電
されていないことによって表わされる。
について書き込み，読み出しおよび消去を行う場合も例
示している。この例では、書き込みは図３に関して説明
したＮＣＨＥ注入により行われ、消去は図６に関して説
明したＰＦＮトンネリング注入により行われる。書き込
み時は、例えば、ワード線ＷＬｊに１３Ｖを印加し、ビ
ット線ＢＬｉおよびグランド線ＧＬ（１ｉ−１，ｉ）に
８Ｖを印加する。他のビット線およびグランド線はアー
スレベルに保たれる。図９のメモリ構成では、１つのワ
ード線と１つのビット線によって１対のメモリセルが選
択され、この１対のメモリセルのうち、関連するクラン
ド線にアースレベルを受け取るメモリセルが最終的に選
択される。この１対のメモリセルのうちの選択されない
方のメモリセルのグランド線は、このメモリセルへの書
き込みを防止するため、選択されたビット線と同じ電位
にされる。この例では、セル（ｉ，ｊ）Ｌが選択され、
そのフローティングゲートがＮＣＨＥ注入により負に充
電される。これにより、一方の２進値、例えば２進１が
セル（ｉ，ｊ）Ｌに書き込まれる。書き込みの結果、約
５Ｖのスレッショルド電圧シフトが得られた。他方の２
進値、例えば２進０はフローティングゲートが負に充電
されていないことによって表わされる。
【００３４】読み出し時は、セル（ｉ，ｊ）Ｌと関連す
るビット線ＢＬｉは５Ｖにプリチャージされ、グランド
線ＧＬ（ｉ，ｉ＋１）はアースレベルに保たれ、グラン
ド線ＧＬ（ｉ−１，ｉ）は５Ｖにされ、ワード線ＷＬｊ
は５Ｖにされる。メモリセル（ｉ，ｊ）Ｕと関連するグ
ランド線ＧＬ（ｉ−１，ｉ）を５Ｖにするのは、このセ
ルが読み出されるのを防止するためである。セル（ｉ，
ｊ）Ｌのフローティングゲートが負に充電されておら
ず、２進０を記憶している場合は、セル（ｉ，ｊ）Ｌの
ＮＭＯＳが導通し、ビット線ＢＬｉがこのＮＭＯＳを通
して放電する（図１０の曲線２６）。ビット線ＢＬｉの
電位変化はセンス回路によって検出される。セル（ｉ，
ｊ）Ｌのフローティングゲートが負に充電され、２進１
を記憶している場合はセル（ｉ，ｊ）ＬのＮＭＯＳが導
通せず、ビット線ＢＬｉは高レベルのままである（図１
０の曲線２８）。セル（ｉ，ｊ）Ｌが２進０を記憶して
おり且つセル（ｉ，ｊ）Ｕも２進０を記憶している場合
は、ビット線ＢＬｉが放電した時セル（ｉ，ｊ）ＵのＮ
ＭＯＳも導通し、グランド線ＧＬ（ｉ−１，ｉ）が低レ
ベルに放電する（図１０の曲線２２）。しかしこれは読
み出し動作に何ら影響を与えない。その他の場合グラン
ド線ＧＬ（ｉ−１，ｉ）は高レベルを保つ（図１０の曲
線２４）。
るビット線ＢＬｉは５Ｖにプリチャージされ、グランド
線ＧＬ（ｉ，ｉ＋１）はアースレベルに保たれ、グラン
ド線ＧＬ（ｉ−１，ｉ）は５Ｖにされ、ワード線ＷＬｊ
は５Ｖにされる。メモリセル（ｉ，ｊ）Ｕと関連するグ
ランド線ＧＬ（ｉ−１，ｉ）を５Ｖにするのは、このセ
ルが読み出されるのを防止するためである。セル（ｉ，
ｊ）Ｌのフローティングゲートが負に充電されておら
ず、２進０を記憶している場合は、セル（ｉ，ｊ）Ｌの
ＮＭＯＳが導通し、ビット線ＢＬｉがこのＮＭＯＳを通
して放電する（図１０の曲線２６）。ビット線ＢＬｉの
電位変化はセンス回路によって検出される。セル（ｉ，
ｊ）Ｌのフローティングゲートが負に充電され、２進１
を記憶している場合はセル（ｉ，ｊ）ＬのＮＭＯＳが導
通せず、ビット線ＢＬｉは高レベルのままである（図１
０の曲線２８）。セル（ｉ，ｊ）Ｌが２進０を記憶して
おり且つセル（ｉ，ｊ）Ｕも２進０を記憶している場合
は、ビット線ＢＬｉが放電した時セル（ｉ，ｊ）ＵのＮ
ＭＯＳも導通し、グランド線ＧＬ（ｉ−１，ｉ）が低レ
ベルに放電する（図１０の曲線２２）。しかしこれは読
み出し動作に何ら影響を与えない。その他の場合グラン
ド線ＧＬ（ｉ−１，ｉ）は高レベルを保つ（図１０の曲
線２４）。
【００３５】消去時は、ワード線ＷＬｉが例えば１８Ｖ
に駆動され、ビット線およびグランド線はアースレベル
に保たれる。これにより、フローティングゲートの電荷
はＰＦＮトンネリングによって除去される。
に駆動され、ビット線およびグランド線はアースレベル
に保たれる。これにより、フローティングゲートの電荷
はＰＦＮトンネリングによって除去される。
【００３６】図１０では、書き込みにＮＣＨＥ注入，消
去にＰＦＮトンネリングを用いたが、ゲートキャパシタ
ンス比に応じて、書き込みにＮＦＮトンネリング注入，
消去にＮＦＮトンネリングを用いることもできる。
去にＰＦＮトンネリングを用いたが、ゲートキャパシタ
ンス比に応じて、書き込みにＮＦＮトンネリング注入，
消去にＮＦＮトンネリングを用いることもできる。
【００３７】
【発明の効果】以上説明したような本発明にもとづくＥ
ＥＰＲＯＭは、通常のＣＭＯＳ論理ＬＳＩ構造とよく適
合し、何等特殊工程を必要とすることなく、ＣＭＯＳプ
ロセスによって論理回路等と同一チップ上に形成するこ
とが可能であり、また２個のＭＯＳトランジスタで１つ
のセルを形成でき、さらにスタックドゲート型のＥＥＰ
ＲＯＭよりも集積密度は下がるが、ＥＥＰＲＯＭは一般
に比較的記憶容量の小さな用途に使われるため、使用チ
ップ面積の点で問題を生じることはない。
ＥＰＲＯＭは、通常のＣＭＯＳ論理ＬＳＩ構造とよく適
合し、何等特殊工程を必要とすることなく、ＣＭＯＳプ
ロセスによって論理回路等と同一チップ上に形成するこ
とが可能であり、また２個のＭＯＳトランジスタで１つ
のセルを形成でき、さらにスタックドゲート型のＥＥＰ
ＲＯＭよりも集積密度は下がるが、ＥＥＰＲＯＭは一般
に比較的記憶容量の小さな用途に使われるため、使用チ
ップ面積の点で問題を生じることはない。
【図１】本発明にもとづくＥＥＰＲＯＭセルの一実施例
の概略的構成を説明するための模式的側面図である。
の概略的構成を説明するための模式的側面図である。
【図２】図１に示されたＥＥＰＲＯＭセルの概略的構成
を説明するための斜視図である。
を説明するための斜視図である。
【図３】本発明にもとづくＥＥＰＲＯＭセルのホットエ
レクトロン注入による書き込み動作を説明するための図
である。
レクトロン注入による書き込み動作を説明するための図
である。
【図４】本発明にもとづくＥＥＰＲＯＭセルのＦＮトン
ネリングによる書き込み動作を説明するための図であ
る。
ネリングによる書き込み動作を説明するための図であ
る。
【図５】本発明にもとづくＥＥＰＲＯＭセルの読み出し
動作を説明するための図である。
動作を説明するための図である。
【図６】本発明にもとづくＥＥＰＲＯＭセルのＰＭＯＳ
ＦＮトンネリングによる消去動作を説明するための図
である。
ＦＮトンネリングによる消去動作を説明するための図
である。
【図７】本発明にもとづくＥＥＰＲＯＭセルのＮＭＯＳ
ＦＮトンネリングによる消去動作を説明するための図
である。
ＦＮトンネリングによる消去動作を説明するための図
である。
【図８】本発明にもとづくＥＥＰＲＯＭセルの記号表示
図である。
図である。
【図９】本発明にもとづくＥＥＰＲＯＭセルを用いたＥ
ＥＰＲＯＭアレイを説明するための部分回路図である。
ＥＰＲＯＭアレイを説明するための部分回路図である。
【図１０】図９に示したＥＥＰＲＯＭアレイ回路の動作
を説明するための図である。
を説明するための図である。
１ Ｐ型半導体基板 ２ａ Ｎ+ 拡散ソース領域 ２ｂ Ｎ+ 拡散ドレイン領域 ３ ゲート電極 ４ Ｎウエル ５ａ Ｐ+ 拡散領域 ５ｂ Ｐ+ 拡散領域 ６ Ｎ+ 拡散領域 ７ ゲート電極 ８ 多結晶Ｓｉゲート電極（フローティングゲート） ９ ドレイン端子 １０ ソース端子 １１ コントロールゲート端子
Claims (14)
- 【請求項１】 第１導電型の半導体基板に形成され、第
２導電型の通電領域およびゲート電極を有する第１ＭＯ
Ｓトランジスタと、 上記基板に設けられた上記第２導電型のウエルと、 上記ウエル上に絶縁層を介して形成されたプレート電極
とを含み、 上記第１のＭＯＳトランジスタのゲート電極および上記
プレート電極が共通に結合されてフローティング・ゲー
トを形成し、上記ウエルがコントロールゲートとして働
くことを特徴とするＥＥＰＲＯＭセル。 - 【請求項２】 請求項１において、上記プレート電極に
隣接して上記ウエルに形成された第１導電型の領域を含
むことを特徴とするＥＥＰＲＯＭセル。 - 【請求項３】 請求項２において、上記第１ＭＯＳトラ
ンジスタの一方および他方の通電領域がビット線および
グランド線にそれぞれ接続され、上記ウエルならびに上
記第１導電型の領域がワード線に共通に接続されている
ことを特徴とするＥＥＰＲＯＭセル。 - 【請求項４】 請求項２において、上記ウエルに形成さ
れ、上記第１導電型の通電領域を有する第２ＭＯＳトラ
ンジスタを含み、 上記第１導電型の領域が上記第２ＭＯＳトランジスタの
少なくとも一方の通電領域であり、上記プレート電極が
上記第２ＭＯＳトランジスタのゲート電極であることを
特徴とするＥＥＰＲＯＭセル。 - 【請求項５】 請求項４において、上記第１ＭＯＳトラ
ンジスタの一方および他方の通電領域がビット線および
グランド線にそれぞれ接続され、上記ウエルならびに上
記第２ＭＯＳトランジスタの上記少なくとも一方の通電
領域がワード線に共通に接続されていることを特徴とす
るＥＥＰＲＯＭセル。 - 【請求項６】 請求項５において、上記第１導電型がＰ
型、上記第２導電型がＮ型、上記第１ＭＯＳトランジス
タがＮＭＯＳトランジスタ、上記第２ＭＯＳトランジス
タがＰＭＯＳトランジスタであることを特徴とするＥＥ
ＰＲＯＭセル。 - 【請求項７】 行列に配列された複数のＥＥＰＲＯＭセ
ルと、 複数のワード線と、 複数のビット線と、 複数のグランド線とを有し、 各上記メモリ・セルは、第１導電型の半導体基板に形成
され、第２導電型の通電領域およびゲート電極を有する
第１導電型の第１ＭＯＳトランジスタと、 上記基板に設けられた第２導電型のウエルと、 上記ウエル上に絶縁層を介して形成されたプレート電極
と、 上記プレート電極に隣接して上記ウエルに形成された第
１導電型の領域とを含み、 上記第１ＭＯＳトランジスタのゲート電極および上記プ
レート電極が共通に結合されてフローティング・ゲート
を形成し、 上記ワード線はセル行毎に設けられて、関連するセル行
の上記ウエルおよび上記第１導電型の領域に共通に接続
され、 上記ビット線はセル列対によって共有されて、関連する
列対のセルの上記第１ＭＯＳトランジスタの一方の通電
領域に共通に接続され、 上記グランド線は異なるビット線に接続された列対によ
って共有されて、関連する列対のセルの上記第１ＭＯＳ
トランジスタの他方の通電領域に共通に接続されている
ことを特徴とするＥＥＰＲＯＭアレイ。 - 【請求項８】 請求項７において、上記ワード線に接続
されたワード線電位制御手段と、 上記ビット線に接続されたビット線電位制御およびセン
ス手段と、 上記グランド線に接続されたグランド線電位制御手段と
を有することを特徴とするＥＥＰＲＯＭアレイ。 - 【請求項９】 請求項７において、上記ウエルに形成さ
れ、上記第１導電型の通電領域を有する第２ＭＯＳトラ
ンジスタを含み、 上記第１導電型の領域が上記第２ＭＯＳトランジスタの
少なくとも一方の通電領域であり、上記プレート電極が
上記第２ＭＯＳトランジスタのゲート電極であることを
特徴とするＥＥＰＲＯＭアレイ。 - 【請求項１０】 論理回路を有するＣＭＯＳ論理ＬＳＩ
チップにして、 上記チップは、その一部の領域に、行列に配列された複
数のＥＥＰＲＯＭセルのアレイを含み、 各上記セルは、第１導電型の半導体基板に設けられた第
１導電型の第１ＭＯＳトンラジスタと、 上記基板に設けられた第２導電型のウエルと、 上記ウエル上に絶縁層を介して形成されたプレート電極
とを含み、 上記第１ＭＯＳトランジスタのゲート電極および上記プ
レート電極が共通に結合されてフローティング・ゲート
を形成し、上記ウエルがコントロールゲートとして働く
ことを特徴とする論理ＬＳＩチップ。 - 【請求項１１】 請求項１０において、上記プレート電
極に隣接して上記ウエルに形成された第１導電型の領域
を含むことを特徴とする論理ＬＳＩチップ。 - 【請求項１２】 請求項１１において、上記第１ＭＯＳ
トランジスタの一方および他方の通電領域がビット線お
よびグランド線にそれぞれ接続され、上記ウエルおよび
上記第１導電型の領域がワード線に共通に接続されてい
ることを特徴とする論理ＬＳＩチップ。 - 【請求項１３】 請求項１１において、上記ウエルに形
成され、上記第１導電型の通電領域を有する第２ＭＯＳ
トランジスタを含み、 上記第１導電型の領域が上記第２ＭＯＳトランジスタの
少なくとも一方の通電領域であり、上記プレート電極が
上記第２ＭＯＳトランジスタのゲート電極であることを
特徴とする論理ＬＳＩチップ。 - 【請求項１４】 請求項１３において、上記第１ＭＯＳ
トランジスタの一方および他方の通電領域がビット線お
よびグランド線にそれぞれ接続されており、上記ウエル
ならびに上記第２ＭＯＳトランジスタの上記少なくとも
一方の通電領域がワード線に共通に接続されていること
を特徴とする論理ＬＳＩチップ。
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