JP2007088216A

JP2007088216A - 半導体装置とその駆動方法

Info

Publication number: JP2007088216A
Application number: JP2005275356A
Authority: JP
Inventors: Koji Tanaka; 浩治田中
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2005-09-22
Filing date: 2005-09-22
Publication date: 2007-04-05
Anticipated expiration: 2025-09-22
Also published as: US7489550B2; JP4889268B2; US20070064488A1; CN1937229A; CN100552960C

Abstract

【課題】従来のＥＥＰＲＯＭにおいては、データの書き込みや消去の際にデータリード用トランジスタを用いている為、ホットキャリア注入やＦＮトンネル電流がデータリード用トランジスタ部のゲート酸化膜に大きなストレスを与えてしまい、そのデータ保持信頼性に大きな悪影響を与える。
【課題を解決するための手段】本発明は、データの書き込み及び消去をデータリード用トランジスタでは一切行わないことでセルのデータ保持信頼性向上を図る。更に、データリード時にゲート酸化膜に電界をかけないようにすることでセルのデータ保持信頼性向上を図る。
【選択図】図１

Description

本発明はＥＥＰＲＯＭ及びその駆動方法に関し、特に液晶ドライバＩＣに混載されるＥＥＰＲＯＭ及びその駆動方法に関する。

近年、これまで外付け用部品として使用してきたＥＥＰＲＯＭを、実装時の部品点数の減少や液晶ドライバＩＣの特性調整用途などで、ＩＣそのものに内臓する要求が強まっている。

液晶ドライバＩＣに混載するＥＥＰＲＯＭはその用途から、ビット数は数ビット〜数百ビットと少数ビットでよい、書換回数は数回でよい、データ保持信頼性は長期にわたって保証しなければならない、コスト増はできない、という特徴がある。そこで、面積的には不利であるが、既存のＣＭＯＳプロセスに対して少数の追加工程で作成でき、コスト的に有利な1層ポリ型のＥＥＰＲＯＭが必要とされている。

これまでの1層ポリ型のＥＥＰＲＯＭは、例えば特許文献に記載されているように、図７の構成で形成される。このＥＥＰＲＯＭはNchとPchのトランジスタのゲートポリ８を共通にして形成している。Nch型ＭＯＳトランジスタは拡散層２ａ、２ｂ及びゲート電極３で構成される。Pch型ＭＯＳトランジスタは拡散層５ａ、５ｂ及びゲート電極７で構成される。１はｐ型半導体基板、４はｎ型ウェル、６は拡散層、９、１０、１１は電源供給用の端子である。この二つのトランジスタは、それぞれデータリード用トランジスタとコントロールゲート用ウェル容量として用いる。また、データリード用トランジスのゲート容量よりコントロールゲート用ウェル容量のゲート容量を小さくしている。図７ではNchトランジスタをデータリード用トランジスタ、Pchトランジスタをコントロールゲート用ウェル容量として形成している。

この特許文献に記載のＥＥＰＲＯＭの動作条件を以下に記載する。

データ書き込み時はNchトランジスタのみでのＦＮトンネル電流又はホットキャリア注入でデータを書き込む。データ消去時はNchまたはPchトランジスタでのFNトンネル電流でデータを消去する。データリードはNchトランジスタで行う。そのデータリードの際にPchトランジスタ部には電圧+Vrを印加して、セルのゲート電圧を上げてデータのセンスを行う。

特許第２５９６６９５号公報

従来技術のＥＥＰＲＯＭはその構成上、２つのトランジスタを用いてはいても、一方はトランジスタ(データリード用)、もう一方は容量(コントロールゲート用)として動作する。リード時のセルの特性はデータリード用トランジスタの特性が支配的である為、セルの特性として重要なのはデータリード用トランジスタの方である。

しかし、従来技術ではデータの書き込みや消去の際にデータリード用トランジスタを用いている為、ホットキャリア注入やＦＮトンネル電流がデータリード用トランジスタ部のゲート酸化膜に大きなストレスを与えてしまう。それ故に、ＥＥＰＲＯＭセルのデータ保持信頼性に大きな悪影響を与える。

また、この影響を小さくする為、消去をコントロールゲート用ウェル容量で行うようにした場合、そちらのゲート酸化膜へストレスがかかることになる。ＥＥＰＲＯＭセルの特性の重要度から考えるとこの手法は有効であるが、従来技術のようにデータをリードする際に容量部に電圧をかけてしまうと、データリードするたびにゲート酸化膜に電界がかかることになり、これもセルのデータ保持信頼性に大きな悪影響を与える。

データの書き込み及び消去をデータリード用トランジスタでは一切行わないことでセルのデータ保持信頼性向上を図る。更に、データリード時にゲート酸化膜に電界をかけないようにすることでセルのデータ保持信頼性向上を図る。

以上説明したように、本発明によれば、データの書き込み及び消去を、データリード用トランジスタを一切行わないで容量として機能するトランジスタで行うので、データリード用トランジスタ部のゲート酸化膜にストレスを与えない。したがって、本発明のＥＥＰＲＯＭは、そのデータ保持信頼性を改善することができる。

本発明の前記ならびにその他の目的、特徴、及び効果をより明確にすべく、以下図面を用いて本発明の実施の形態につき詳述する。

図１は本発明のＥＥＰＲＯＭの実施の形態の平面図である。図１は、ＥＥＰＲＯＭの１セルを示す図面である。図２は、図１の１Ａ−１Ａ'におけるデータリード用トランジスタの断面図である。図３は、図１の１Ｂ−１Ｂ'におけるコントロールゲート用ウェル容量の断面図である。

本発明のＥＥＰＲＯＭは、p型基板の電位から素子を分離させるNウェル１、コントロールゲート用ウェル容量を構成しているNウェル２、データリード用トランジスタを構成しているPウェル３、その二素子に共通で用いているポリシリコン４を備える。ポリシリコン４は、ＥＥＰＲＯＭセルのフローティングゲートとなる。本発明のＥＥＰＲＯＭは、更に、コントロールゲート用ウェル容量を構成する拡散層５ａ〜５ｃを有し、夫々ドレイン用p+拡散層５ａ、ソース用p+拡散層５ｂ、バックゲート用n+拡散層５ｃである。更に、本発明のＥＥＰＲＯＭは、データリード用トランジスタを構成する拡散層６ａ〜６ｃを有し、夫々ドレイン用n+拡散層６ａ、ソース用n+拡散層６ｂ、バックゲート用p+拡散層６ｃである。7はp型半導体基板である。図示はしていないがp型半導体基板７とポリシリコン４の間にはゲート酸化膜が形成されている。

以下、本発明のＥＥＰＲＯＭの動作方法について説明する。
［データ消去時］
図４にデータ消去動作時の電圧印加条件を示す。

データリード用トランジスタを構成している拡散層６ａ〜６ｃは全て0[V]とする。コントロールゲート用ウェル容量を構成している拡散層５ａ〜５ｃは全て+VE[V]とする。このような電圧を印加することにより、コントロールゲート用ウェル容量のゲート酸化膜にFNトンネル電流を流し、フローティングゲート中に帯電されているエレクトロンを放出する。
[データ書き込み時]
図５にデータ書き込み動作時の電圧印加条件を示す。

データリード用トランジスタを構成している拡散層６ａ〜６ｃは全て0[V]とする。コントロールゲート用ウェル容量を構成している拡散層５ａを0[V]、拡散層５ｂ、５ｃを+VW[V]とする。このような電圧を印加することにより、コントロールゲート用ウェル容量として用いているPchトランジスタがオンして、拡散層５ａと拡散層５ｂの間で電流が流れる。それによりホットエレクトロンが生成され、フローティングゲート中にエレクトロンが帯電されデータがＥＥＰＲＯＭに書き込まれる。

［データリード時］
図６にデータリード動作時の電圧印加条件を示す。

データリード用トランジスタを構成している拡散層６ａは+Vr[V]、拡散層６ｂ及び６ｃは0[V]とする。コントロールゲート用ウェル容量を構成している拡散層５ａ〜５ｃは全て0[V]とする。この状態でデータリードトランジスタがオンするかどうかでデータの有無を判断する。データが書き込まれている場合、フローティングゲートにはエレクトロンが過剰に存在するためオフ状態となる。データが消去されている場合、フローティングゲートはエレクトロンが欠乏した状態となるためオン状態となる。

以上のように、本発明のＥＥＰＲＯＭは、データ書き込み及び消去時に電荷授受が行われる素子とデータリード時に動作させる素子を明確に分けている。これにより、データリード部トランジスタのゲート酸化膜の劣化を最小限に抑えることが可能であり、ＥＥＰＲＯＭセルとしてのデータ保持信頼性を向上することができる。更に、電荷授受を行ったコントロールゲート用ウェル容量部のゲート酸化膜に関しても、データリード時には電界がかからないように、0V固定としているため、セルのデータ保持信頼性向上が可能である。

なお、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。なお、本発明におけるＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory ）は、電気的に内容を書き換えることができるＲＯＭと定義される。

図１は本発明の第１実施の形態によるＥＥＰＲＯＭの平面図である。図２は本発明の第１実施の形態によるＥＥＰＲＯＭのNchトランジスタ部の断面図である。図３は本発明の第１実施の形態によるＥＥＰＲＯＭのPchトランジスタ部の断面図である。図４は本発明の第１実施の形態によるＥＥＰＲＯＭでデータ消去を行う際の電圧印加条件を表した図である。図５は本発明の第１実施の形態によるＥＥＰＲＯＭでデータ書き込みを行う際の電圧印加条件を表した図である。図６は本発明の第１実施の形態によるＥＥＰＲＯＭでデータリードを行う際の電圧印加条件を表した図である。図７は従来技術のＥＥＰＲＯＭセルの一実施例の概略的構成を説明するための模式的側面図である。

符号の説明

１基板分離用Nウェル
２ Nウェル
３ Pウェル
４ポリシリコン(フローティングゲート)
５ａ p+拡散層ドレイン(コントロールゲート)
５ｂ p+拡散層ソース(コントロールゲート)
５ｃ n+拡散層バックゲート(コントロールゲート)
６ａ n+拡散層ドレイン(リードトランジスタ)
６ｂ n+拡散層ソース(リードトランジスタ)
６ｃ p+拡散層バックゲート(リードトランジスタ)
７ p型半導体基板

Claims

一つのセルが少なくとも第１及び第２のＭＯＳトランジスタから構成され、共通のゲート電極から構成されるＥＥＰＲＯＭであって、前記第１のＭＯＳトランジスタを用いて書込及び消去動作を実施し、前記第２のＭＯＳトランジスタを用いて読出動作を実施することを特徴とするＥＥＰＲＯＭ。
前記読出動作時に前記第１のＭＯＳトランジスタの拡散層にほぼ０Ｖが供給されることを特徴とする請求項１記載のＥＥＰＲＯＭ。
前記セルに対する読出動作は前記第２のトランジスタの拡散層に所定電位を供給して実施され、前記セルに対する書込動作は前記第１のＭＯＳトランジスタのゲート絶縁膜を介して電荷が前記セルのゲート電極に導入されることを特徴とする請求項１記載のＥＥＰＲＯＭ。
一つのセルが少なくとも第１及び第２のＭＯＳトランジスタから構成され、共通のゲート電極から構成されるＥＥＰＲＯＭの駆動方法であって、前記セルに対する読出動作は前記第２のトランジスタの拡散層に所定電位を供給して実施され、前記セルに対する書込動作は前記第１のＭＯＳトランジスタのゲート絶縁膜を介して電荷が前記セルのゲート電極に導入されることを特徴とするＥＥＰＲＯＭの駆動方法。
前記読出動作時に前記第１のＭＯＳトランジスタの拡散層にほぼ０Ｖが供給されることを特徴とする請求項４記載のＥＥＰＲＯＭの駆動方法。
前記セルに対する消去動作は前記第１のＭＯＳトランジスタのゲート絶縁膜を介して電荷が前記セルのゲート電極から引き出されることを特徴とする請求項５記載のＥＥＰＲＯＭの駆動方法。