JP2008097758A - 半導体記憶装置 - Google Patents

Abstract

【課題】信頼性を損なうことなく、十分な読出し電流を確保することによって読出しの高速化を図る。
【解決手段】書込み、消去、及び読み出しの各動作においてそれぞれ所定電圧が供給されるコントロールゲート電極及びメモリゲート電極を含む不揮発性メモリセル（ｍｍ０〜ｍｍ１５）が形成された半導体記憶装置において、上記不揮発性メモリセルからデータ読み出しが行われるときに、上記コントロールゲート電極と上記メモリゲート電極との間のカップリングによりメモリゲート電極の電位を上げることでメモリセルからの読出し電流を増大させるための制御回路を設ける。上記コントロールゲート電極と上記メモリゲート電極との間のカップリングにより十分な読出し電流を確保することによって読出しの高速化を達成する。
【選択図】図３８

Description

本発明は、半導体記憶装置、さらには不揮発性メモリセルが形成された半導体記憶装置に関する。

半導体記憶装置の一例とされる不揮発性メモリとして、例えば非特許文献１や特許文献１に記載されたものが知られている。非特許文献１記載の不揮発性メモリは、１セル当たり２個のトランジスタで構成され（「２トランジスタ／セル」と表記される）、コントロールゲートトランジスタを、ＣＰＵ内で使用しているものと同じ１．５Ｖ系のＭＯＳトランジスタで構成したＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor)型不揮発性メモリとされる。かかる不揮発性メモリによれば、ドレイン側にコントロールゲートトランジスタのゲートが配置される。そして、書込み時にはソース側に高電圧が与えられ、ソース側ホットエレクトロン注入(Source-Side Hot-Electron Injection)が利用される。コントロールゲートトランジスタのゲートＣＧは１．５Ｖに固定され、ドレイン側の電圧で書込みがビット毎に制御される。消去は、トンネリングを使い、メモリゲート側に電子を引き抜くことによって可能とされる。消去は、メモリゲートが共通な範囲で、複数のメモリに対して並列して行われる。読出しは、１．５Ｖより高い電圧を必要としない。読出し時に動作する部分は、１．５Ｖ系のＭＯＳトランジスタで構成する。消去状態は、メモリゲートトランジスタの閾値電圧が低い状態と定義されているので、読出し時よりも低い電圧が、選択されたメモリゲートに印可されて、消去ベリファイのための読み出しが行われる。書込み状態は、メモリゲートトランジスタの閾値電圧が高い状態と定義されているので、読出し時よりも高い電圧が、選択されたメモリゲートに印可されて、書込みベリファイのための読み出しが行われる。

また、特許文献１記載の不揮発性メモリによれば、ソース側にコントロールゲートトランジスタのゲートを配置した、２トランジスタ／セルのＭＯＮＯＳ型不揮発性メモリとされる。書込みは、ソース側ホットエレクトロン注入が行われることによって可能とされる。消去は、ドレイン側で発生したホットホールが注入されることによって可能とされる。

T.Tanaka et al., A 512kB MONOS type Flash Memory Module Embedded in a Microcontroller, 2003 Symposium on VLSI Circuits Dig., p211,212 特開２００３−４６００２号公報

不揮発性メモリ、特にマイクロコンピュータに搭載される不揮発性メモリは、マイクロコンピュータの高速化に伴って、読出しの高速化が求められる。同時にメモリ容量の増加も求められており、こちらはメモリセルの微細化で対応している。大容量の不揮発性メモリを高速で読出すためには、読出し電流を十分に確保する必要がある。メモリセルトランジスタのゲート長の微細化による読出し電流の確保は、メモリ動作への影響、動作時消費電流の抑制等の観点から、制限を受ける場合がある。また、消去レベルを単純に深くしたのでは、書込みと消去を繰り返すことによるメモリセルへのストレスが増加し、不揮発性メモリの信頼性が低下してしまう。さらに、大容量の不揮発性メモリを高速で読出すため、周囲温度が比較的高い場合において十分な読出し電流を確保すると、低温の場合には、必要以上の読出し電流が流れてしまうから、そのような電流に耐えるように回路、配線の信頼性などに十分な余裕を確保しなければ、メモリの信頼性を損なう虞がある。

本発明の目的は、信頼性を損なうことなく、十分な読出し電流を確保することによって読出しの高速化を図るための技術を提供する。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕書込み、消去、及び読み出しの各動作において所定電圧が供給されるソース電極を含む不揮発性メモリセルがウエル領域に形成された半導体記憶装置において、上記不揮発性メモリセルからデータ読み出しが行われるときに、上記ソース電極又は上記ウエル領域の電位を変更することによりメモリセルからの読出し電流を増大させるための制御回路（１０４）を設ける。

上記の手段によれば、制御回路は、上記不揮発性メモリセルからデータ読み出しが行われるときに、上記ソース電極又は上記ウエル領域の電位を変更することによりメモリセルからの読出し電流を増大させる。この読出し電流の増大は、メモリセルトランジスタのゲート長の微細化により読出し電流を確保する方式ではないので、メモリ動作への影響、動作時消費電流の抑制等の観点から制限を受けることもない。このことが、信頼性を損なうことなく、十分な読出し電流を確保することによって読出しの高速化を達成する。

このとき、上記制御回路の制御に基づいて、上記ウエル領域に所定のウエル電圧を供給するためのウエルドライバ（１０７）を設けることができる。

また、上記制御回路の制御に基づいて、上記ソース電極への印加電圧を切り換えるための切換え回路９０２を設けることができる。

そして、書込み、消去、及び読み出しの各動作においてそれぞれ所定電圧が供給されるコントロールゲート電極及びメモリゲート電極を含む不揮発性メモリセルが形成された半導体記憶装置において、上記不揮発性メモリセルからデータ読み出しが行われるときに、上記コントロールゲート電極と上記メモリゲート電極との間のカップリングによりメモリゲート電極の電位を上げることでメモリセルからの読出し電流を増大させるための制御回路（１０４）を設ける。

上記の手段によれば、制御回路は、上記不揮発性メモリセルからデータ読み出しが行われるときに、上記コントロールゲート電極と上記メモリゲート電極との間のカップリングによりメモリゲート電極の電位を上げることでメモリセルからの読出し電流を増大させる。この読出し電流の増大は、メモリセルトランジスタのゲート長の微細化により読出し電流を確保する方式ではないので、メモリ動作への影響、動作時消費電流の抑制等の観点から制限を受けることもない。このことが、信頼性を損なうことなく、十分な読出し電流を確保することによって読出しの高速化を達成する。

また、上記半導体記憶装置の信頼性の向上を図るため、上記メモリゲート電極に供給されるメモリゲート電圧を温度補償するための温度補償回路を設けることができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、信頼性を損なうことなく、十分な読出し電流を確保することによって読出しの高速化を図るための技術を提供することができる。

＜第１実施形態＞
図２には、本発明にかかる半導体記憶装置の一例とされるフラッシュメモリを含むマイクロコンピュータが示される。

図２に示されるマイクロコンピュータは、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。中央処理装置（ＣＰＵ）２０１と、フラッシュメモリ２０２とがバス２０５によって結合される。フラッシュメモリ２０２には、上記ＣＰＵ２０１で実行されるプログラムが格納される。上記バス２０５は、データを転送するためのデータバスや、アドレス信号を伝達するためのアドレスバスを含む。

図１には、上記フラッシュメモリ２０２の構成例が示される。

フラッシュメモリ２０２は、特に制限されないが、制御レジスタ１０１、及びフラッシュメモリモジュール１０２を含んで成る。制御レジスタ１０１は、上記バス２０５におけるデータバスＤＢＵＳに結合され、上記制御レジスタ１０１への制御データの設定は、上記データバスＤＢＵＳを介して行われる。

上記フラッシュメモリモジュール１０２は、特に制限されないが、電圧発生回路（ＶＧ）１０３、コントローラ（ＣＯＮＴ）１０４、ソースデコーダ（ＳＬＤＥＣ）１０５、ソースドライバ１０６、ウエルドライバ１０７、メモリゲートデコーダ（ＭＧＤＥＣ）１０８、メモリゲートドライバ１０９、センスアンプ（ＳＡ）１１０、書込み消去制御回路１１１、カラムゲート（ＹＧ）１１２、データ入出力バッファ（ＤＴＢ）１１３、アドレスバッファ（ＡＤＢ）１１４、カラムアドレスデコーダ（ＹＤＥＣ）１１５、ロウアドレスデコーダ（ＸＤＥＣ）１１６、コントロールゲートドライバ１１７、及びメモリセルアレイ１１８を含む。

メモリセルアレイ１１８は、複数のコントールゲート線ＣＧ０〜ＣＧｘ、及び複数のメモリゲート線ＭＧ０〜ＭＧｙと、複数のソース線ＳＬ０〜ＳＬｚ、及び複数のビット線ＢＬ０〜ＢＬｎとが交差する箇所に不揮発性メモリセルが配置されて成る。上記不揮発性メモリセルは、特に制限されないが、ＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor)型不揮発性メモリセルとされる。具体的には図３（ａ），（ｂ）に示されるように、１セル当たり２個のトランジスタで構成され、コントロールゲート（ＣＧ）、メモリゲート（ＭＧ）、ドレイン（ＢＬ）、ソース（ＳＬ）を含む。コントロールゲート（ＣＧ）は、対応するコントロールゲート線ＣＧ０〜ＣＧｘに結合され、メモリゲート（ＭＧ）は対応するメモリゲート線ＭＧ０〜ＭＧｙに結合され、ドレイン（ＢＬ）は対応するビット線ＢＬ０〜ＢＬｎに結合される。不揮発性メモリセルは、特に図３に示されるメモリセルに限定されず、ONO膜の代わりに絶縁膜、HfO₂あるいはAl₂0₃等の電荷蓄積層、絶縁膜の順に積層構造としたもの、電荷蓄積層として半導体又は金属の浮遊ゲートを持つものや、強誘電体をメモリゲートのゲート絶縁膜とした素子等でもよい。アレイの構成も、NOR型、NAND型等の形を取ることが出来る。

ＣＰＵ２０１からデータバス２０５を介して制御レジスタ１０１に値が設定されることによって、読出し、書込み、消去等のフラッシュメモリモジュールの動作が決定される。コントローラ１０４は、上記制御レジスタ１０１の値に基づき、電圧発生回路１０３の発生電圧を、読出し、書込み、消去等で必要な電圧に変え、コントロールゲート（ＣＧ）、メモリゲート（ＭＧ）、ソース（ＳＬ）等に必要な電圧を適切なタイミングで供給するように、各部の動作を制御する。アドレスバスＡＢＵＳより入力されたアドレス情報がアドレスバッファ１１４に保され、この情報を基に、ロウアドレスデコーダ１１６、メモリゲートデコーダ１０８、ソースデコーダ１０５、カラムアドレスデコーダ１１５で、メモリを選択的に読出し、書込み、消去等を行う。ロウアドレスデコーダ１１６は、入力されたアドレス情報を基にコントロールゲートドライバ１１７を選択し、コントロールゲート（ＣＧ）の電圧を制御する。メモリゲートデコーダ１０８は、入力されたアドレス情報を基にメモリゲートドライバ１０９を選択し、メモリゲート（ＭＧ）の電圧を制御する。ソースデコーダ１０５は、入力されたアドレス情報を基にソースドライバ１０６を選択し、メモリセルのソース（ＳＬ）の電圧を制御する。カラムアドレスデコーダ１１５は、入力されたアドレス情報を基にカラムゲート１１２、書込み消去制御回路１１１の動作を制御する。センスアンプ１１０は、ビット線ＢＬ０〜ＢＬｎに現れる読出し信号を増幅してラッチする。このラッチデータは、カラムゲート１１２に伝達され、アドレスに一致したデータのみが、上記カラムゲート１１２を介してデータ入出力バッファ１１３に送られ、データバスＤＢＵＳに出力可能とされる。

書込み消去制御回路１１１は、書込み時に書込みデータをラッチし、書込み、消去時にビット線（ＢＬ０〜ＢＬｎ）、ソース線（ＳＬ０〜ＳＬｚ）の電位を制御する。選択されたメモリセルには、例えば書込み時において、ビット線に０．８Ｖ、ソース線に６Ｖ、コントロールゲートに１．５Ｖ、メモリゲートに１３Ｖの電圧が与えられ、ソースサイドインジェクションで電子が電荷保持膜に注入される。消去時には、ビット線に０Ｖ、ソース線に０Ｖ、コントロールゲート（ＣＧ）に１．５Ｖ、メモリゲート（ＭＧ）に１．５Ｖの電圧が与えられ、トンネリングで電子が電荷保持膜から引き抜かれる。読出し時は初期状態として、ビット線が１Ｖに充電される。その後、ソース線に０Ｖ、コントロールゲート（ＣＧ）に１．５Ｖ、メモリゲート（ＭＧ）に１．５Ｖの電圧が与えられ、メモリセルを通して、ビット線に蓄えていた電荷が一定時間引き抜かれる。このとき、メモリセルの閾値電圧が高い場合は、メモリセルに流れる電流が小さく、ビット線から引き抜かれる電荷量は少ないので、ビット線の電圧は少し下がるだけである。これに対し、メモリセルの閾値電圧が低い場合は、メモリセルに流れる電流が大きいため、ビット線から引き抜かれる電荷量は多くなり、ビット線の電圧はメモリセルの閾値電圧が高い場合よりも下がる。このビット線の電圧がセンスアンプ１１０で増幅され、記憶情報の論理値「１」，「０」の判定が可能とされる。

さらに、図１に示される構成によれば、メモリセルのウエル領域に所定の電圧を供給するためのウエルドライバ１０７が設けられている。上記コントローラ１０４は、上記メモリセルからデータ読み出しが行われるときに、メモリセルのソースに比べてウエル領域の電位が高くなるように、上記ウエルドライバ１０７を介してコントローラ１０４により電圧制御が行われる。具体的には、メモリセルからの読出し時に上記メモリセルのウエル領域に０．３Ｖ程度の電圧を加えるようにする。このため、メモリセルがｎチャネル型ＭＯＳトランジスタの場合、Ｎ型半導体の基板上で作成するか（図４（ｃ）参照）、Ｐ型半導体の基板上にＮ型半導体のウエル領域を作成し、そのウエル中にＰ型半導体のウエル領域を作り、メモリのウエル領域と基板のＰ型半導体が電気的に導通しないようにする（図４（ａ），（ｂ）)。メモリセルがｐチャネル型ＭＯＳトランジスタの場合は、Ｎ型とＰ型の関係を入れ替える。メモリセルアレイ１１８のウエル領域に印加する電圧は、メモリのソース側拡散層とウエル間の電圧とメモリのドレイン側拡散層とウエル間の電圧が、メモリのソース側拡散層とウエル間のＰＮ接合ダイオードのビルトインポテンシャル以下で、なおかつ、メモリのドレイン側拡散層とウエル間のＰＮ接合ダイオードのビルトインポテンシャル以下となる電圧とする。この電圧は、例えば、０．３Ｖ程度とされる。

図５には、読み出し時における主要部の電圧印加タイミングが示される。

図５（ａ）におけるメモリセルＭ００のデータを読み出す場合、メモリゲート線MG0の電圧は、読み出し待機状態の間は１．５Ｖ固定としておく。時刻ｔ1で、読出しアドレスに対応したメモリセルのウエル領域の電圧を０．３Ｖにし、ビット線ＢＬ０を１Ｖに充電する。時刻ｔ2で、コントロールゲート線ＣＧ０の電圧を１．５Ｖとして、メモリセルを通してビット線ＢＬ０から電荷を引き抜く。時刻ｔ3で、ビット線に接続されたセンスアンプ１１０を動作させ、ビット線ＢＬ０の電圧を増幅する。時刻ｔ4で、コントロールゲート線ＣＧ０とメモリセルのウエル領域の電圧を０Ｖに戻す。時刻ｔ5までに読み出しデータをラッチし、時刻ｔ5でビット線ＢＬ０を０Ｖに放電する。

尚、図５に示される例は、メモリセルがｎチャネル型ＭＯＳトランジスタの場合を考えている。メモリセルがｐチャネル型ＭＯＳトランジスタの場合、選択メモリのウエル領域には、非選択時のメモリセルアレイ１１８のウエル領域電圧から−０．３Ｖ程度低い電圧を与えるようにする。

上記例によれば、以下の作用効果を得ることができる。

（１）読出し時にウエルドライバ１０７を介してメモリセルアレイ１１８のウエル領域に０．３Ｖ程度の電圧Ｖｂを加えると、メモリセルの閾値電圧が下がり、ドレイン（ＢＬ）、コントロールゲート（ＣＧ）、メモリゲート（ＭＧ）の各電圧が同じであっても、メモリセルアレイ１１８のウエル領域の電圧Ｖｂ＝０Ｖの場合と比較して、大きなメモリセル電流（Ｉｄｓ）が流れる（図６参照）。このため、１Ｖに充電したビット線を、例えば０．５Ｖになるまで放電するのに必要な時間は、メモリセルアレイ１１８のウエル領域の電圧Ｖｂ＝０Ｖの場合よりも、メモリセルアレイ１１８のウエル領域が０．３Ｖの時のほうが短くなる。これにより、ビット線の放電を始めてから、センスアンプ１１０でビット線ＢＬ０〜ＢＬｎの電圧を読み出すまでの時間を短くすることができ、高速な読み出しが実現できる。

（２）メモリセルアレイ１１８のウエル領域の電圧Ｖｂ＝０Ｖの場合と同じ読み出し時間でよければ、メモリセルアレイ１１８のウエル領域の電圧Ｖｂ＝０Ｖの場合よりも消去レベルを浅くすることができる。つまり、消去ベリファイ時のメモリゲート電圧を、例えば、−１Ｖから−０．５Ｖに上げることができる。このため、メモリ素子の書換え時のストレスが減り、信頼性が向上する。また、消去ベリファイ時のメモリゲート電圧を、−０．５Ｖまで上げる代わりに−０．７程度にすると、メモリ素子の書換え時に発生するストレスの減少による信頼性の向上と、読み出し速度の向上を、同時に実現することもできる。

＜第２実施形態＞
図７に示されるように、メモリセルアレイ１１８のウエル領域を７００−１〜７００−ｎで示されるように複数のウエル領域に分割し、それに対応して複数のウエルドライバ１０７−１〜１０７−ｎを設け、このウエルドライバ１０７−１〜１０７−ｎにより、上記複数のウエル領域７００−１〜７００−ｎに対して個別的に所定のウエル電圧（例えば０．３Ｖ程度）を供給可能に構成することができる。尚、読み止し時にリファレンスとなるメモリ素子を含むウエルが、読み出し対象メモリを含むウエルと分かれている場合は、リファレンスとなるメモリ素子を含むウエルも、同様にウエルの電圧を変える。

上記の構成によれば、以下の作用効果を得ることができる。

（１）メモリセルアレイ１１８のウエル領域を７００−１〜７００−ｎで示されるように複数のウエル領域に分割されているため、当該分割にかかる一つのウエル領域の面積を小さくすることができ、それにより、個々のウエルドライバ１０７−１〜１０７−ｎから見たウエル領域の寄生容量は、図１に示される構成の場合よりも小さくなるため、ウエルドライバ１０７−１〜１０７−ｎに必要とされる駆動能力は小さくて良いし、また、そこでの消費電力も小さくなる。

（２）ウエル領域に、０．３Ｖ程度の電圧を加えると、メモリセルの電荷蓄積層に、電界によって電荷が入ったり出たりして、ディスターブによる閾値電圧の変化が起こることが考えられる。それに対して、図７に示される構成によれば、メモリセルアレイ１１８のウエル領域を７００−１〜７００−ｎで示されるように複数のウエル領域に分割することによって、読み出し対象のメモリセルに対応するウエル領域以外のウエルの電圧を０Ｖに留めることによりディスターブによる閾値電圧の変化を少なくすることができるという利点がある。

＜第３実施形態＞
図８には、別の構成例が示される。

図８に示されるように、メモリセルアレイ１１８に対応するウエル領域と、センスアンプ１１０や各ドライバ１０６，１０９，１１７などの各種周辺回路のｎチャネル型ＭＯＳトランジスタ８００のウエル領域とを共通化し、読出し時に、この共通ウエル領域に所定の電圧（例えば０．３Ｖ程度の電圧）を加えるようにしても良い。

上記の構成によれば、メモリセルアレイ１１８に対応するウエル領域と、センスアンプ１１０や各ドライバ１０６，１０９，１１７などの各種周辺回路のｎチャネル型ＭＯＳトランジスタ８００のウエル領域とが共通化されることにより、メモリセルアレイ１１８のウエル領域と、周辺回路のｎチャネル型ＭＯＳトランジスタ８００のウエル領域とが独立している場合に不可欠なウエル分離領域が不要になり、その分だけレイアウト面積を小さくすることができる。また、周辺回路のｎチャネル型ＭＯＳトランジスタ８００のオン電流が、基板効果によって大きくなることから、周辺回路の動作を高速化することができる。

尚、ウエル領域をメモリセルアレイ１１８と共有化するのは、周辺回路の一部でもよい。図８に示される構成では、メモリセルアレイ１１８に対応するウエル領域と、センスアンプ１１０や各ドライバ１０６，１０９，１１７などの各種周辺回路のｎチャネル型ＭＯＳトランジスタ８００のウエル領域とが共通化されたが、メモリセルがｐチャネル型ＭＯＳトランジスタによって構成される場合には、周辺回路のｐチャネル型ＭＯＳトランジスタのウエル領域が共通化される。

＜第４実施形態＞
図９には、上記フラッシュメモリ２０２の別の構成例が示される。

図９に示されるフラッシュメモリ２０２が図１に示されるのと大きく相違するのは、ウエルドライバ１０７に代えて、負電圧電源９０１及び切換え回路９０２が設けられている点である。負電圧電源９０１は負電圧を生成する。この負電圧は、メモリセルのソース側拡散層とウエル領域間の電圧が、メモリセルのソース側拡散層とウエル領域間のＰＮ接合ダイオードのビルトインポテンシャル以下となる電圧とされ、例えば−０．３Ｖとされる。切換え回路９０２は、コントローラ１０４の制御下で、上記負電圧電源９０１で生成された−０．３Ｖと、グランドレベル（０Ｖ）とを選択的にソースドライバ１０６に供給する。

図１０（ａ），（ｂ）には、読み出し時における主要部の電圧印加タイミングが示される。

上記の構成において、読出し対象メモリのソース側に−０．３Ｖ程度の電圧が与えられると、基板効果によりメモリセルの閾値電圧が下がり、且つ、ビット線とソースの間の電圧は、ソース電圧が０Ｖの場合と比較して大きくなるため、ソース電圧が０Ｖの場合よりも大きな電流が流れる。このため、図１に示される構成の場合と同様の作用効果を得ることができる。

尚、図９及び図１０に示される例では、メモリセルがｎチャネル型ＭＯＳトランジスタによって構成される場合を考えている。メモリセルがｐチャネル型ＭＯＳトランジスによって構成される場合には、負電圧電源９０１に代えて正電圧電源を設け、対象メモリセルのソース側には、ウエル領域の電圧レベルから０．３Ｖ程度高い電圧を与えれば良い。

＜第５実施形態＞
消去ベリファイ時、あるいは書込みベリファイ時も、読み出し時と同じセンスアンプ１１０で、ベリファイ判定が行われる。このとき、読み出し時だけでなく、消去ベリファイ時や、書込みベリファイ時にも、ウエルドライバ１０７を介してメモリセルアレイ１１８のウエル領域に０．３Ｖ程度の電圧を加えるようにする。すなわち、図１１（ａ），（ｂ）に示されるように、消去ベリファイ時においてメモリセルアレイ１１８のウエル領域に０．３Ｖ程度の電圧を加えることにより、消去ベリファイにおける読み出し精度を高くすることができ、図１２（ａ），（ｂ）に示されるように、書込みベリファイ時においてメモリセルアレイ１１８のウエル領域に０．３Ｖ程度の電圧を加えることにより、書込みベリファイにおける読み出し精度を高くすることができる。

＜第６実施形態＞
消去ベリファイ時、あるいは書込みベリファイ時も、読み出し時と同じセンスアンプ１１０で、ベリファイ判定が行われる。このとき、読み出し時だけでなく、消去ベリファイ時や、書込みベリファイ時にも、上記切換え回路９０２を介して選択ソースに−０．３Ｖ程度の電圧を加えるようにする。すなわち、図１３（ａ），（ｂ）に示されるように、消去ベリファイ時に選択ソースに−０．３Ｖ程度の電圧を加えるようにすることにより、読み出し時と同じソース電圧条件で消去ベリファイを行うことができるので、消去ベリファイ時の読み出しの精度が高くなる。（ａ），（ｂ）に示されるように、書込みベリファイ時に選択ソースに−０．３Ｖ程度の電圧を加えるようにすることにより、読み出し時と同じソース電圧条件で消去ベリファイを行うことができるので、書込みベリファイ時の読み出しの精度が高くなる。

＜第７実施形態＞
メモリゲート（ＭＧ）には、メモリゲートドライバ１０９を介して所定レベルのゲート電圧が供給される。メモリゲートドライバ１０９には、図１５に示されるように、基準電圧を降圧する降圧回路１５１から電源が供給される。ここでメモリセルのＩｄｓ−ＶＭＧ（ドレイン・ソース間電流−メモリゲート電圧）特性は、周囲温度によって異なる。例えば図２２に示されるように、周囲温度が低い場合の特性曲線は２２１で示されるようになり、周囲温度が高い場合の特性曲線は２２２で示されるようになる。ここでは、図２２のＡ点よりも右側の領域で読み出し動作を行うものとする。周囲温度が比較的高い場合において十分な読出し電流を確保すると、低温の場合には、必要以上の読出し電流が流れてしまうから、そのような電流に耐えるように回路、配線の信頼性などに十分な余裕を確保しなければ、メモリの信頼性を損なう虞がある。そこで本例では、上記降圧回路の前段に温度補償回路１６１を設け、この温度補償回路１６１によって上記基準電圧の温度補償を行うようにしている。上記温度補償回路１６１には、特に制限されないが、図１８に示される回路構成を適用することができる。すなわち、ｐチャネル型ＭＯＳトランジスタ１８１，１８２、ｎチャネル型ＭＯＳトランジスタ１８３，１８４，１８５を含んで成る。ｎチャネル型ＭＯＳトランジスタ１８３，１８４は差動結合され、ｐチャネル型ＭＯＳトランジスタ１８１，１８２は、カレントミラー型負荷とされる。ｎチャネル型ＭＯＳトランジスタ１８３のゲート幅Ｗ１と、ｎチャネル型ＭＯＳトランジスタ１８４のゲート幅Ｗ２とは異なる。ｎチャネル型ＭＯＳトランジスタ１８３のゲート電極に基準電圧が供給され、ｎチャネル型ＭＯＳトランジスタ１８４のドレイン電極から温度補償回路１６１の出力信号が得られる。上記温度補償回路１６１の温度補償により、図２０に示されるように、温度Ｔの上昇に伴い、メモリゲート電圧ＶＭＧが上昇する特性が得られる。このため、周囲温度が高い場合には、メモリゲート電圧ＶＭＧが上昇され、十分な読み出し電流が得られる。また、周囲温度が低くなると、温度補償回路１６１により、メモリゲート電圧ＶＭＧが低下されることによって、必要以上の読出し電流が流れてしまうのが阻止される。従って、温度補償を行わない場合（図１５参照）には、周囲温度が比較的高い場合において十分な読出し電流を確保すると、低温の場合には、必要以上の読出し電流が流れてしまうから、そのような電流に耐えるように回路、配線の信頼性などに十分な余裕を確保しなければ、メモリの信頼性を損なう虞があるのに対して、温度補償が行われる場合（図１６参照）には、読出し電流の適正化が図られるため、必要以上の読出し電流に耐えるように回路、配線の信頼性などに十分な余裕を確保する必要はない。

図１７に示されるように、昇圧回路１６２を介してメモリゲートドライバ１０９に電源を供給する場合にも、温度補償回路１６３を設けることができる。このとき、上記温度補償回路１６３は、図１９に示されるように、温度補償部１９２と、この温度補償部１９２の出力信号と、昇圧回路１６２の出力電圧を抵抗Ｒ１，Ｒ２で分圧したものとを比較する比較回路１９１とを含んで構成することができる。上記温度補償部１９２は、図１８に示される構成を採用することができる。

尚、図２２のＡ点よりも左側の領域で読み出し動作を行う場合には、図２１に示されるように、温度上昇に伴い、メモリゲート電圧ＶＭＧが低下するように制御する。

上記の構成によれば、温度の低下とともに、メモリを流れる電流が増加すると、低温側では、必要以上の読み出し電流が流れる。大きな読み出し電流が流れても、エレクトロマイグレーションに耐える信頼性を確保するためには、配線を太くしたりする必要があるのに対して、温度の低下と共に、メモリゲートに与える電圧を低くすることで、メモリに流れる電流の増加を、抑制することができるので、必要最小限の配線幅で、読み出し系を構成できる。配線幅が細いと、配線の上下にある別配線やウエル等との間にできる寄生容量が小さくなる。このため、ビット線の寄生容量も小さくなり、同一電流で放電した場合は、電圧の低下の速度が速くなる。それにより、センスアンプによる判定のタイミングを早くすることができ、読み出しの高速化になる。また、ビット線を１Ｖに充電する時間も早くなり、消費電力も減少する。同時に、配線ピッチを小さくすることができるので、レイアウト面積も小さくすることができる。

＜第８実施形態＞
リファレンスセルのメモリゲートが、読み出し対象メモリセル（通常メモリセル）と別個に形成される場合がある。かかる場合には、リファレンスセル及び読み出し対象メモリセルの双方において、図２４に示される特性を考慮する必要がある。そこで、図２３に示されるように、読み出し対象メモリ側の電源電圧を変更可能な可変電圧電源回路２３１、及び温度補償回路２３３とは別に、リファレンスセル側にも、リファレンスセル側のメモリゲートドライバの電源電圧を変更可能な可変電圧電源回路２３２、及び温度補償回路２３４を設け、読み出し対象メモリの読み出し電流、及びリファレンスセルの読出し電流の双方が、周囲温度によらず一定となるように、メモリゲートドライバ２３５，２３６の電源電圧を変更することによってメモリゲート電圧を制御する（図２５参照）。

＜第９実施形態＞
読み出し時だけでなく、書込みベリファイ時、あるいは消去ベリファイ時においても、図２６に示されるように周囲温度により読み出し電流が異なるため、図２７に示されるように、書込みベリファイ時、あるいは消去ベリファイ時においても、メモリゲート電圧ＶＭＧの温度補償を行うようにすると良い。

尚、書込みベリファイの動作点が、図２２のＡ点より左側に相当する場合は、図２８のように、メモリゲートの電圧の温度依存性が逆になる場合もある。

＜第１０実施形態＞
第1実施形態、第3実施形態では、図５に示されるように、読み出しが終わると、メモリセルアレイ１１８におけるウエル領域の電圧を０Ｖに戻していたが、図２９（ａ），（ｂ）に示されるように、メモリセルアレイ１１８におけるウエル領域の電圧を予め０．３Ｖ程度としておき、読み出しが終わっても０Ｖに戻さないようにしても良い。この場合、読み出しの度にウエル領域の電圧を上げ下げする必要が無いため、消費電力の低減や高速化に有効とされる。

＜第１１実施形態＞
第５実施形態では、図１１，１２に示されるように、消去ベリファイ、あるいは書込みベリファイが終わると、メモリウエルの電圧を０Ｖに戻していたが、図３０（ａ），（ｂ）、及び図３１（ａ），（ｂ）に示されるように、メモリウエルの電圧を予め０．３Ｖ程度としておき、消去ベリファイ、あるいは書込みベリファイが終わっても０Ｖに戻さないようにしてもよい。消去ベリファイ時、あるいは書込みベリファイ時の度にウエル領域の電圧を上げ下げする必要が無いため、消費電力の低減や高速化にも有効である。

＜第１２実施形態＞
図１に示されるメモリセルアレイ１１８における不揮発性メモリセルは、コントロールゲート（ＣＧ）とメモリゲート（ＭＧ）の隣接する２つのゲートを持つため、図３２に示されるように、ＭＧの上にＣＧがのり上げる構成や、図３３に示されるようにＣＧ上にＭＧがのり上げる構成、さらには図３４に示されるようにＣＧとＭＧとが単に隣接しているだけでも、そこにはカップリング容量３２０が存在する。このカップリング容量３２０によるカップリングのために、片方のゲートが動作すると、もう片方のゲート電位も変動する。選択アドレスに従いＣＧを立ち上げると、ＣＧ−ＭＧ間のカップリングにより、ＭＧ電位が持ち上がる(ＭＧ電位にノイズがのる)。読出し動作は高速(例えば100MHz)で行われるため、ＭＧ電位にノイズが重畳された状態でメモリセルの情報を読み出すことになる。メモリセルの情報はメモリセルの電流を判定することで読み出される。

図３５には、読出し動作時のメモリゲート電位（「ＭＧ電位」という）と、メモリセル電流の関係が示される。

メモリセル電流の多い図中(ａ)を消去状態（低閾値ＶｔｈＬ）、メモリセル電流の少ない(ｂ)を書込み状態（高閾値ＶｔｈＬ）としている。ＭＧ電位にノイズが重畳された状態で読出し動作を行うと、メモリセルはベリファイされた電流値（図中３５１はＶｔｈＬ、３５２はＶｔｈH）よりも多い電流を流す(図中３５３はＶｔｈＬ、３５４はＶｔｈH)ため、ＭＧ電位にノイズが重畳された状態での読出し動作は、ＶｔｈHの読出しに対して誤読出しをしてしまう可能性がある。そこで、ＭＧ電位にノイズが重畳されないような対策が必要とされる。

図３６には、ＭＧ電位にノイズが重畳されないように対策されたメモリマットが示される。

ＭＧ電位にノイズが重畳されないように、一定電位に固定するために、ｎチャネル型ＭＯＳトランジスタｍｎ＿ｒ０〜７を、それぞれ、メモリゲートＭＧ０〜３に接続した。これらのＭＯＳトランジスタは、読出し動作時にのみ動作し、ＭＧ電位のノイズを抑えるのに十分な能力を持つ大きさを持っている。図中のバッファｂｕｆ＿ｗ０〜３は書換え電圧出力用である。書換え動作はＭＧ電位のノイズが収まった状態で動作する。したがって、これらのバッファｂｕｆ＿ｗ０〜３は、ＭＧ電位のノイズを抑える能力を持たなくてもよい。

図３７には、読出し動作時のＭＧ電位のノイズ波形が示される。入力された選択アドレスに従いコントロールゲートＣＧが立ち上がると、ＭＧ電位にノイズが重畳される(破線参照)。しかし、ｎチャネル型ＭＯＳトランジスタｍｎ＿ｒ０〜７が導通されることによりＭＧ電位のノイズが抑えられている(実線参照)。

読出し動作を高速で行うためには低閾値ＶｔｈＬと高閾値ＶｔｈHのメモリセル電流差を多くとらなければならず、低閾値ＶｔｈＬのメモリセル電流を多くとる必要がある。しかし、低閾値ＶｔｈＬのメモリセル電流を多くとるために、消去レベルを深くすると、消去時間が長くなるので好ましくない。そこで、メモリの消去レベルを深くすることなく、高速読出しに必要な低閾値ＶｔｈＬのメモリセル電流を確保する必要がある。

メモリセルの消去レベルを深くすることなくメモリセル電流を多くとるためには、読出し動作時のＭＧ電位を上げればよい。また、読出し動作中のメモリゲートは、読出し動作の高速性とモジュールの小面積化の観点から、読出しサイクル毎に駆動されるのではなく、常時一定の電位が出力されていることが望ましい。しかし、読出し動作中、常時ＭＧ電位を上げた状態はメモリセルへのストレスを増大させ、メモリセルの信頼性を損なう虞がある。

図３８には、ＭＧ電位を読出しサイクル毎に上げ、メモリセルの消去レベルを深くすることなく、低閾値ＶｔｈＬのメモリセル電流を多くとれるようにしたメモリマット構成例が示される。

図３８に示される構成が、図３６に示されるのと大きく相違するのは、読出し動作時においてメモリゲートＭＧをオープン状態にするためのスイッチＳＷ０〜３を設けた点である。このスイッチＳＷ０〜３は、図１におけるコントローラ１０４によって動作制御される。スイッチＳＷ０〜３の設置箇所は、バッファｂｕｆ＿ｗ０〜３の出力をメモリゲートＭＧから切り離すことができる場所ならば、どこでもよい。

図３９には、図３８に示される構成を採用した場合の読出し時のＭＧ電位ノイズ波形と読出しタイミング波形が示される。

メモリセルが電流を流すタイミングの前にメモリゲートＭＧを読出しの電位に充電した後、メモリゲートＭＧをフローティングにする。ここで、ＳＷ０〜３の動作は、図３９に示される、ｍｇｆｉｘｇと同じタイミングでＯＮ／ＯＦＦ動作をするか、読出し動作中はＯＦＦ(メモリゲートへの充電はＭＯＳトランジスタｍｎ＿ｒ０〜７で行う)／書換え動作中はＯＮ、のいずれでもよい。この状態で、コントロールゲートＣＧを立ち上げ、メモリゲートＭＧにノイズを重畳する。メモリセルの情報を判定する時のＭＧ電位のノイズ量を一定にするために、メモリの情報を判定するタイミング信号(例えば、センスアンプ起動信号)は、読出し動作周波数によらず、一定の時間で動作する。図３９中では、例えば、クロック信号ＣＬＫの立ち上がりからセンスアンプ起動信号を生成している。図４０には、クロック信号ＣＬＫからセンスアンプ起動信号を生成する回路例が示される。

センスアンプ起動信号は、読出し動作時に、クロック信号ＣＬＫの立ち上がりタイミングを遅延回路４０１により遅延させることで生成される。

図４１には、この実施例におけるＭＧ電位とメモリセル電流の関係が示される。読出し動作時のメモリセル電流は読出し動作時にＭＧ電位にノイズが重畳されることを考慮したベリファイの電流値（図中４１１はＶｔｈL、４１２はＶｔｈH）となっている。

メモリセルの情報を判定する時にメモリゲートＭＧをフローティングにするため、ＭＧ電位はノイズが重畳された状態にある。このノイズ分により、消去状態のメモリ電流を多くとることができるため、十分な読出し電流を確保することによって、読出しの高速化を図ることができる。

＜第１３実施形態＞
ＭＧ電位にノイズが重畳されるタイミングがメモリセルの場所によって異なる場合がある。例えば図４２において、メモリセル群４２１（ｍｍ０，ｍｍ４，ｍｍ８，ｍｍ１２）と、メモリセル群４２２（ｍｍ２，ｍｍ６，ｍｍ１０，ｍｍ１４）とでは、図４３に示されるように、ＭＧ電位のノイズ波形が異なるものとする。かかる場合には、メモリセル情報を判定するタイミング信号、すなわち、センスアンプ起動タイミングをメモリセルの場所によって変えるようにすると良い。

図４４には、クロック信号ＣＬＫからセンスアンプ起動信号を生成する回路の構成例が示される。

読出し動作時に、クロック信号ＣＬＫの立ち上がりタイミングをセンスアンプ起動信号生成用遅延回路４４１により遅延させ、メモリセル群４２１に対応するセンスアンプを起動するためのセンスアンプ起動信号、及びメモリセル群４２２に対応するセンスアンプを起動するためのセンスアンプ起動信号を生成する。遅延量はアドレスによって異なる。これにより、ＭＧ電位のノイズがメモリセルの場所によって異なる場合でも、センスアンプ起動信号のアサートタイミングを調整することにより、一定のノイズ量が得られるタイミングで、センスアンプへの信号取り込みを行うことができる。

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば図３６においてｎチャネル型ＭＯＳトランジスタｍｎ＿ｒ０〜７を省略しても良い。また、図３６や、図４２に示される構成を採用する場合において、ソースやウエル領域への印加電圧の制御や、メモリゲート電圧の温度補償を行うようにしても良い。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリに適用した場合について説明したが、本発明はそれに限定されるものではなく、半導体記憶装置に広く適用することができる。

本発明にかかる半導体記憶装置の一例とされるフラッシュメモリの構成例ブロック図である。 上記フラッシュメモリを含むマイクロコンピュータの構成例ブロック図である。 上記フラッシュメモリに含まれるＭＯＮＯＳ型不揮発性メモリセルの構成例説明図である。 不揮発性メモリセルの構造説明のための断面図である。 上記フラッシュメモリの読出し時における電圧印加の説明図である。 上記不揮発性メモリセルのメモリゲート電圧に対するドレイン・ソース間電流の特性図である。 上記フラッシュメモリにおける主要部の別の構成例ブロック図である。 上記フラッシュメモリにおける主要部の別の構成例ブロック図である。 上記フラッシュメモリの別の構成例ブロック図である。 上記フラッシュメモリの読出し時における電圧印加の別の説明図である。 上記フラッシュメモリの消去ベリファイ読出時における電圧印加の別の説明図である。 上記フラッシュメモリの書込みベリファイ読出時における電圧印加の別の説明図である。 上記フラッシュメモリの消去ベリファイ読出時における電圧印加の別の説明図である。 上記フラッシュメモリの書込みベリファイ時における電圧印加の別の説明図である。 上記フラッシュメモリにおける主要部の別の構成例ブロック図である。 上記フラッシュメモリにおける主要部の別の構成例ブロック図である。 上記フラッシュメモリにおける主要部の別の構成例ブロック図である。 上記フラッシュメモリにおける主要部の別の構成例回路図である。 上記フラッシュメモリにおける主要部の別の構成例ブロック図である。 上記フラッシュメモリに含まれる温度補償回路の温度補償を説明するための特性図である。 上記フラッシュメモリに含まれる温度補償回路の温度補償を説明するための別の特性図である。 上記フラッシュメモリに含まれる温度補償回路の温度補償を説明するための別の特性図である。 上記フラッシュメモリにおける主要部の別の構成例ブロック図である。 上記フラッシュメモリに含まれる温度補償回路の温度補償を説明するための別の特性図である。 上記フラッシュメモリに含まれる温度補償回路の温度補償を説明するための別の特性図である。 上記フラッシュメモリに含まれる温度補償回路の温度補償を説明するための別の特性図である。 上記フラッシュメモリに含まれる温度補償回路の温度補償を説明するための別の特性図である。 上記フラッシュメモリに含まれる温度補償回路の温度補償を説明するための別の特性図である。 上記フラッシュメモリの読み出し時における電圧印加の別の説明図である。 上記フラッシュメモリの消去ベリファイ時における電圧印加の別の説明図である。 上記フラッシュメモリの書込みベリファイ時における電圧印加の別の説明図である。 上記不揮発性メモリセルにおけるカップリング容量の説明図である。 上記不揮発性メモリセルにおけるカップリング容量の別の説明図である。 上記不揮発性メモリセルにおけるカップリング容量の別の説明図である。 上記不揮発性メモリセルにおける読出しメモリゲート電圧に対するメモリセル電流の特性図である。 上記フラッシュメモリにおける基本的なメモリマットの回路図である。 図３６に示されるメモリマットにおける主要部の動作タイミング図である。 上記フラッシュメモリにおける主要部の別の構成例を説明するためのメモリマットの回路図である。 図３８に示されるメモリマットにおける主要部の動作タイミング図である。 図３８に示される構成においてセンスアンプ起動信号を生成する回路の説明図である。 図３８に示される構成における読出しメモリゲート電圧に対するメモリセル電流の特性図である。 上記フラッシュメモリにおける基本的なメモリマットの別の回路図である。 図４２に示されるメモリマットにおける主要部の動作タイミング図である。 図４２に示される構成においてセンスアンプ起動信号を生成する回路の説明図である。

符号の説明

１０１ 制御レジスタ
１０２ フラッシュメモリモジュール
１０３ 電圧発生回路
１０４ コントローラ
１１８ メモリセルアレイ
２０１ ＣＰＵ
２０２ フラッシュメモリ
１６１，１６３，２３３，２３４ 温度補償回路
ＣＧ コントロールゲート
ＭＧ メモリゲート

Claims (5)

1. 書込み、消去、及び読み出しの各動作において所定電圧が供給されるソース電極を含む不揮発性メモリセルがウエル領域に形成された半導体記憶装置であって、
   上記不揮発性メモリセルからデータ読み出しが行われるときに、上記ソース電極又は上記ウエル領域の電位を変更することによりメモリセルからの読出し電流を増大させるための制御回路を含むことを特徴とする半導体記憶装置。
2. 上記制御回路の制御に基づいて、上記ウエル領域に所定のウエル電圧を供給するためのウエルドライバを含む請求項１記載の半導体記憶装置。
3. 上記制御回路の制御に基づいて、上記ソース電極への印加電圧を切り換えるための切換え回路を含む請求項１記載の半導体記憶装置。
4. 書込み、消去、及び読み出しの各動作においてそれぞれ所定電圧が供給されるコントロールゲート電極及びメモリゲート電極を含む不揮発性メモリセルが形成された半導体記憶装置であって、
   上記不揮発性メモリセルからデータ読み出しが行われるときに、上記コントロールゲート電極と上記メモリゲート電極との間のカップリングによりメモリゲート電極の電位を上げることでメモリセルからの読出し電流を増大させるための制御回路を含むことを特徴とする半導体記憶装置。
5. 上記メモリゲート電極に供給されるメモリゲート電圧を温度補償するための温度補償回路を含む請求項１又は４記載の半導体記憶装置。

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