JP2013191885A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】ホットキャリア注入によって書き換えを行うスプリットゲート型ＭＯＮＯＳメモリにおいて、リテンション特性を向上させる。
【解決手段】メモリセルＭ００の選択ゲート電極は選択ゲート線ＳＧ０に接続され、メモリゲート電極はメモリゲート線ＭＧ０に接続される。また、ドレイン領域はビット線ＢＬ０に接続され、ソース領域はソース線ＳＬ０に接続される。さらに、メモリセルＭ００が形成されたｐ型ウエル領域にはウエル線ＷＬ０が接続される。メモリセルＭ００に書き込みを行うときは、ウエル線ＷＬ０を通じてｐ型ウエル領域に負電圧を印加しながら、ソースサイド注入方式による書込みを行う。
【選択図】図３

Description

本発明は、不揮発性半導体記憶装置に関し、特に、スプリットゲート型のＭＯＮＯＳメモリを有する不揮発性半導体記憶装置に適用して有効な技術に関する。

フラッシュメモリに代表される電気的に書込み・消去が可能な不揮発性半導体記憶装置（不揮発性半導体メモリ）は、メモリカードのデータ保管用記憶装置として、また、マイクロコントローラのプログラム保管用メモリとして、現在広く使用されている。

例えばマイクロコントローラのプログラム保管用メモリとして不揮発性半導体メモリを用いると、マイクロコンピュータを搭載する機器の開発後もしくは出荷後においてもプログラムを書き換えできることから、機器開発期間の大幅な短縮、バグの発生や仕様変更への迅速な対応等のメリットがある。このため、不揮発性半導体メモリを搭載したマイクロコントローラは、近年様々な用途に用いられるようになっている。

マイクロコントローラ搭載用に用いられる不揮発性半導体メモリの一例として、スプリットゲート型ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリがある。スプリットゲート型とは、１個のメモリセルが２個のゲート電極（メモリゲートおよび選択ゲート）を持つタイプのメモリセルを言う。また、ＭＯＮＯＳとは、窒化シリコン膜等のトラップ性絶縁膜に電荷を蓄積して情報を記憶させる不揮発性メモリを言う。

上記スプリットゲート型ＭＯＮＯＳメモリは、例えば特許文献１（米国特許第５，９６９，３８３号公報）に記載されているように、書込み動作および消去動作共にホットキャリア注入によって行うことができる。また、書込み動作は、ソースサイドインジェクション（ＳＳＩ：Source Side Injection）書込み方式によるホットエレクトロン注入で行うこともできる。例えば、非特許文献１（１９８９年アイ・イー・イー・イー インターナショナル エレクトロン デバイス ミーティング テクニカル ダイジェスト６０３頁〜６０６頁(IEEE International Electron Devices Meeting 1989, pp. 603-606))には、チャネルを流れる電子が、２つのゲート電極間のチャネル領域の高電界によって加速され、効率よく電荷蓄積領域である窒化シリコン膜中に注入されることが記載されている。

米国特許第５，９６９，３８３号公報

１９８９年アイ・イー・イー・イー インターナショナル エレクトロン デバイス ミーティング テクニカル ダイジェスト６０３頁〜６０６頁(IEEE International Electron Devices Meeting 1989, pp. 603-606)

図１３は、スプリットゲート型ＭＯＮＯＳメモリのメモリセル構造を示す断面図である。なお、ここではｎチャネル型のメモリセルについて説明する。

メモリセルは、電荷を蓄積するための窒化シリコン膜１２と、この窒化シリコン膜１２を挟む２層の酸化シリコン膜１１、１３とからなるＯＮＯ膜１０、ｎ型多結晶シリコン膜など導電膜からなるメモリゲート電極１６および選択ゲート電極１７、選択ゲート電極１７の下部に形成された酸化シリコン膜からなるゲート絶縁膜１４、ｎ型の不純物が導入された半導体領域からなるソース領域１５Ｓおよびドレイン領域１５Ｄを有する。メモリセルのソース領域１５Ｓおよびドレイン領域１５Ｄは、例えばｐ型の単結晶シリコンからなる半導体基板２０に形成されたｐ型ウエル領域２１に形成される。

以下の説明では、メモリゲート電極１６を有するＭＩＳトランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタと呼び、選択ゲート電極１７を有するＭＩＳトランジスタを選択トランジスタと呼ぶ。

ＳＳＩ書込み方式およびＢＴＢＴ（Band-To-Band Tunneling）消去方式によって書き換え動作を行う従来のスプリットゲート型ＭＯＮＯＳメモリの場合、書込み時には、ドレイン領域１５Ｄ側から窒化シリコン膜１２に電子を注入する。一方、消去時には、書込み時とは反対方向のソース領域１５Ｓ側から窒化シリコン膜１２にホールを注入する。すなわち、書込み時の電子注入と消去時のホール注入は、互いにチャネル方向の反対側から行われる。

このため、このＳＳＩ書込み方式およびＢＴＢＴ消去方式で書き換え動作を行うスプリットゲート型ＭＯＮＯＳメモリにおいては、窒化シリコン膜１２内での書込み電子分布と消去ホール分布とがずれるという問題が生じる。電子とホールの分布がずれると、書込みと消去を繰り返して書き換え動作を行った場合に、書き換え回数の増加と共に、ずれた位置に電子とホールが徐々に消し残って増え、リテンション中に窒化シリコン膜１２内で電子とホールの対消滅が起こってリテンション特性を悪化させる。

本発明の目的は、ホットキャリア注入で書き換え動作を行うスプリットゲート型ＭＯＮＯＳメモリにおいて、リテンション特性を向上させる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

半導体基板の第１領域に形成された複数個の不揮発性メモリセルと、前記半導体基板の第２領域に形成された駆動回路とを有する不揮発性半導体記憶装置であって、
前記複数個のメモリセルのそれぞれは、
（ａ）前記半導体基板中に形成された第１および第２半導体領域と、
（ｂ）前記第１および第２半導体領域間の前記半導体基板上に形成され、前記第１半導体領域側に位置する第１導電体層、および前記第２半導体領域側に位置する第２導電体層と、
（ｃ）前記第１導電体層と前記半導体基板との間に形成された第１絶縁膜と、
（ｄ）前記第２導電体層と前記半導体基板との間に形成された第２絶縁膜からなる電荷蓄積領域と、
を有し、
前記駆動回路は、前記半導体基板の前記第１領域、前記第１半導体領域、前記第２半導体領域、前記第１導電体層、および前記第２導電体層に印加される電圧を制御することによって、ソースサイド注入法を使ったホットエレクトロン注入による書込み動作と、バンド間トンネル現象を利用したホットホール注入法による消去動作とを行い、
前記書込み動作時に前記半導体基板の前記第１領域に負電圧を印加するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。

ホットキャリア注入で書き換え動作を行う不揮発性メモリセルのディスターブ耐性を悪化させずにリテンション特性を向上させることができる。

本発明の実施の形態１であるフラッシュメモリを含むマイクロコントローラの回路ブロック図である。 本発明の実施の形態１であるスプリットゲート型ＭＯＮＯＳメモリの別例を示す断面図である。 本発明の実施の形態１であるスプリットゲート型ＭＯＮＯＳメモリの書込み動作時における電圧印加条件を示す等価回路図である。 定チャネル電流の書込み・消去動作を実現する回路構成の一例を示す等価回路図である。 書込み時にｐ型ウエル領域に負電圧を印加した場合と、電圧を印加しない場合の電子注入領域のチャネル長方向の幅のシミュレーション結果を示すグラフである。 書込み時にｐ型ウエル領域に負電圧を印加した場合と、電圧を印加しない場合とで書き換えを行った後に取得した消去状態のリテンションでのしきい値電圧の変化量を示すグラフである。 本発明の実施の形態１であるスプリットゲート型ＭＯＮＯＳメモリの書込み動作時における電圧印加のタイミング図である。 本発明の実施の形態１であるスプリットゲート型ＭＯＮＯＳメモリの消去動作時における電圧印加条件を示す等価回路図である。 消去時にｐ型ウエル領域に印加する電圧と、ｐ型ウエル領域に印加する電圧が０Ｖのときの消去時間で規格化した消去時間との関係を示すグラフである。 本発明の実施の形態１であるスプリットゲート型ＭＯＮＯＳメモリの消去動作時における電圧印加のタイミング図である。 本発明の実施の形態１であるスプリットゲート型ＭＯＮＯＳメモリの読み出し動作時における電圧印加条件を示す等価回路図である。 本発明の実施の形態２である複数の不揮発性メモリモジュールなどを集積して形成した半導体チップを模式的に示すブロック図である。 スプリットゲート型ＭＯＮＯＳメモリのメモリセル構造を示す断面図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要な場合を除き、同一または同様な部分の説明を原則として繰り返さない。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。

（実施の形態１）
図１は、本発明に係る半導体記憶装置の一例とされるフラッシュメモリを含むマイクロコントローラの回路ブロック図である。

図１に示されるマイクロコントローラは、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの半導体基板に形成されている。中央処理装置（ＣＰＵ）２０１とフラッシュメモリ２０２とはバス２０５によって結合されている。フラッシュメモリ２０２には、上記ＣＰＵ２０１で実行されるプログラムもしくはデータが格納される。上記バス２０５は、データを転送するためのデータバスＤＢＵＳや、アドレス信号を伝達するためのアドレスバスＡＢＵＳを含んでいる。

フラッシュメモリ２０２は、特に制限されないが、制御レジスタ１０１およびフラッシュメモリモジュール１０２を含んでなる。制御レジスタ１０１は、上記バス２０５におけるデータバスＤＢＵＳに結合され、上記制御レジスタの設定は、上記データバスＤＢＵＳを介して行われる。

フラッシュメモリモジュール１０２は、特に制限されないが、電源発生回路（ＶＧ）１０３、コントローラ（ＣＯＮＴ）１０４、ソースデコーダ（ＳＬＤＥＣ）１０５、ソースドライバ１０６、ウエルデコーダ（ＷＤＥＣ）１１９、ウエルドライバ１０７、メモリゲートデコーダ（ＭＧＤＥＣ）１０８、メモリゲートドライバ１０９、センスアンプ（ＳＡ）１１０、書込み消去制御回路１１１、カラムゲート（ＹＧ）１１２、データ入出力バッファ（ＤＴＢ）１１３、アドレスバッファ（ＡＤＢ）１１４、カラムアドレスデコーダ（ＹＤＥＣ）１１５、ロウアドレスデコーダ（ＸＤＥＣ）１１６、選択ゲートドライバ１１７、およびメモリセルアレイ１１８を含んでいる。

メモリセルアレイ１１８は、複数の選択ゲート線（ワード線）ＳＧ０〜ＳＧｘおよび複数のメモリゲート線ＭＧ０〜ＭＧｙと、複数のソース線ＳＬ０〜ＳＬｚ、複数のビット線ＢＬ０〜ＢＬｎおよびウエル線ＷＬ０〜ＷＬｍとが交差する箇所にメモリセルが配置されてなる。このメモリセルは、図２に示す構造を有するスプリットゲート型ＭＯＮＯＳメモリである。メモリセルアレイ１１８は、例えばＮＯＲ型、ＮＡＮＤ型等を採用することができる。

フラッシュメモリモジュール１０２の動作（読み出し、書込み、消去等）は、ＣＰＵ２０１からデータバスＤＢＵＳを介して制御レジスタ１０１に値が設定されることによって決定される。コントローラ１０４は、制御レジスタ１０１の上記値に基づき、電圧発生回路１０３の発生電圧を、読み出し、書込み、消去等で必要な電圧に変え、図２に示したメモリセルの選択ゲート電極１７、メモリゲート電極１６、ソース領域１５Ｓ等に必要な電圧を適切なタイミングで供給するように、各部の動作を制御する。ウエル線ＷＬ０〜ＷＬｍには、書込みもしくは消去において負電圧を印加するために、負電圧電源を接続する。

アドレスバスＡＢＵＳより入力されたアドレス情報はアドレスバッファ１１４に保存され、この情報を基にロウアドレスデコーダ１１６、メモリゲートデコーダ１０８、ソースデコーダ１０５、カラムアドレスデコーダ１１５でメモリセルが選択され、読み出し、書込み、消去等が行われる。

ロウアドレスデコーダ１１６は、入力されたアドレス情報を基に選択ゲートドライバ１１７を選択し、選択ゲート電極１７の電圧を制御する。メモリゲートデコーダ１０８は、入力されたアドレス情報を基にメモリゲートドライバ１０９を選択し、メモリゲート電極１６の電圧を制御する。ソースデコーダ１０５は、入力されたアドレス情報を基にソースドライバ１０６を選択し、メモリセルのソース領域１５Ｓの電圧を制御する。

カラムアドレスデコーダ１１５は、入力されたアドレス情報を基にカラムゲート１１２、書込み消去制御回路１１１の動作を制御する。書込み消去制御回路１１１は、書込み時に書込みデータをラッチし、書込み、消去時にビット線ＢＬ０〜ＢＬｎおよびソース線ＳＬ０〜ＳＬｚの各電位を制御する。

センスアンプ１１０は、ビット線ＢＬ０〜ＢＬｎに現れる読み出し信号を増幅してラッチする。このラッチデータは、カラムゲート１１２に伝達され、アドレスに一致したデータのみが上記カラムゲート１１２を介して入出力バッファ１１３に送られ、データバスＤＢＵＳに出力可能とされる。

図２に示したメモリセルの各部は、図１に示した配線と以下のように接続される。選択ゲート電極１７は、対応する選択ゲート線ＳＧ０〜ＳＧｘに接続され、メモリゲート電極１６は、対応するメモリゲート線ＭＧ０〜ＭＧｙに接続される。また、ドレイン領域１５Ｄは、対応するビット線ＢＬ０〜ＢＬｎに接続され、ソース領域１５Ｓは、対応するソース線ＳＬ０〜ＳＬｚに接続される。

選択ゲート線ＳＧ０〜ＳＧｘ、メモリゲート線ＭＧ０〜ＭＧｙおよびソース線ＳＬ０〜ＳＬｚは、それぞれ平行に延在する。また、メモリセルのドレイン領域１５Ｄを接続するビット線ＢＬ０〜ＢＬｎは、選択ゲート線ＳＧ０、ＳＧ１等と直交する方向に延在する。選択ゲート線ＳＧ０、ＳＧ１等は、選択ゲート電極１７で構成してもよいし、選択ゲート電極１７に接続される他の配線で構成してもよい。図示はしないが、ｐ型ウエル領域２１は、その内部に形成された高濃度ｐ型不純物領域、およびこの高濃度ｐ型不純物領域に接続されたコンタクトホールを介して対応するウエル線ＷＬ０〜ＷＬｍに接続される。ｐ型ウエル領域２１は、半導体基板２０とｐ型ウエル領域２１との間に両者の電気的導通を防ぐためのｎ型ウエル領域２２を形成することで、中央処理装置（ＣＰＵ）２０１やフラッシュメモリの制御回路のウエル領域とは電気的に分離する。これにより、中央処理装置（ＣＰＵ）２０１やフラッシュメモリ２０２の制御回路に影響を与えることなく、書込みもしくは消去の動作時にｐ型ウエル領域２１に負電圧を印加することができる。

なお、メモリゲート電極１６を接続するメモリゲート線ＭＧ０〜ＭＧｙおよびソース領域１５Ｓを接続するソース線ＳＬ０〜ＳＬｚは、それぞれ一本毎に独立して配線してあるが、複数本を接続して共有のメモリゲート線、ソース線としてもよい。また、ウエル線ＷＬ０〜ＷＬｍは、選択ゲート線ＳＧ０〜ＳＧｘの１本毎に独立に設けてもよいし、選択ゲート線ＳＧ０〜ＳＧｘの複数本毎もしくはメモリセル１バイト毎に設けてもよいし、すべてのメモリセルを共通のウエル線で接続してもよい。すべてのメモリセルを共通のウエル線で接続する場合にはウエル線の選択をする必要がないので、ウエルデコーダ（ＷＤＥＣ）１１９が不要となる。メモリゲート線ＭＧ０〜ＭＧｙ、ソース線ＳＬ０〜ＳＬｚ、ウエル線ＷＬ０〜ＷＬｍ等の配線を複数本接続して共通にすることで、それぞれの線を駆動する高耐圧のドライバ数が削減されるので、メモリセル同士をより密に配置でき、チップ面積を低減することができる。逆に、配線を独立にした場合には、書込み時および消去時にウエル線への電圧印加によるディスターブを受ける時間を減らすことができる。

図２に示したメモリセルにおいて、選択トランジスタのしきい値電圧は、メモリトランジスタのしきい値電圧よりも高く設定することが望ましい。すなわち、選択トランジスタのチャネル領域のｐ型不純物濃度をメモリトランジスタのチャネル領域のｐ型不純物濃度より高くする。または、選択トランジスタのチャネル領域のｎ型不純物濃度をメモリトランジスタのチャネル領域のｎ型不純物濃度より低くする。選択トランジスタのしきい値電圧を高くすることによって、読み出し時の非選択メモリセルのリーク電流を低減することができる。また、メモリトランジスタのしきい値電圧を低くすることによって、読み出し時の選択メモリセルの読み出し電流を大きくすることができる。

ドレイン領域１５Ｄについては、メモリセルの動作時にこの領域に印加される電圧が最大で１．５Ｖ程度なので、１．５Ｖで駆動することを前提としたＭＩＳトランジスタのソース、ドレイン構造を採用すればよい。例えば、１．５Ｖで動作するＭＩＳトランジスタと同程度の高濃度ｎ型不純物領域でドレイン領域１５Ｄを構成すればよい。また、図２に示すように、このドレイン領域１５Ｄの選択ゲート電極１７側の端部に低濃度ｎ型不純物領域１８Ｄを設け、ＬＤＤ(Lightly Doped Drain)構造としてもよい。

一方、ソース領域１５Ｓについても高濃度ｎ型不純物領域とする。また、図２に示すように、ソース領域１５Ｓのメモリゲート電極１６側の端部に低濃度ｎ型不純物領域１８Ｓを設け、ＬＤＤ構造としてもよい。この低濃度ｎ型不純物領域１８Ｓの不純物濃度は、ＢＴＢＴを起こすのに適した濃度にする必要がある。例えば１０^１８〜１０^２０／ｃｍ^３程度であれば好ましく、１０^１８〜１０^１９／ｃｍ^３程度であればさらに好ましい。

メモリゲート電極１６の下部の窒化シリコン膜１２およびその上下の酸化シリコン膜１１、１３の膜厚は、メモリセルの特性を決定する重要な要素である。本発明の消去方式を採用したメモリセルでは、書込み・消去共にホットキャリア注入を利用するため、窒化シリコン膜１２の上下の酸化シリコン膜１１、１３を厚膜化することができる。例えば窒化シリコン膜１２の膜厚は３〜１５ｎｍ程度、酸化シリコン膜１１の膜厚は３〜６ｎｍ程度、酸化シリコン膜１３の膜厚は４〜１０ｎｍ程度とする。酸化シリコン膜１１、１３の膜厚を３ｎｍ以上とすることで、トンネリング現象による蓄積電荷の変動を抑えることができる。

次に、本実施の形態によるメモリセルの書込み、消去および読み出し動作について順次説明する。ここでは、窒化シリコン膜１２への電子（electron）の注入を「書込み」と定義し、ホール（hole：正孔）の注入を「消去」と定義する。また、ここでは、代表的な動作電圧条件を与えるため、いわゆるＭＩＳＦＥＴの０．１８ミクロン（μｍ）世代のプロセス・デバイス技術を用いて形成したメモリセルを用いて説明する。すなわち、選択トランジスタのゲート長は０．１５μｍであり、１．５Ｖ系で動作するものを用いる。また、メモリセルのチャネル幅は０．２５μｍである。

まず、図３および図２を参照しながら、書込み動作について説明する。図３は、書込み動作時における電圧の印加条件を示す等価回路図である。なお、図３では、簡略化のために、図１に示したメモリセルアレイ１１８の一部、すなわち２×２個のメモリセル（Ｍ００、Ｍ０１、Ｍ１０、Ｍ１１）のみからなるメモリセルアレイを示す。また、メモリセルＭ００を選択して書込みの電子注入を行う場合の各配線への印加電圧も示す。

書込み動作は、いわゆるＳＳＩ書込み方式と呼ばれるホットエレクトロン注入によって行う。すなわち、書込み選択されたメモリセルＭ００のソース領域１５Ｓにソース線ＳＬ０の４．５Ｖを印加し、メモリゲート電極１６にメモリゲート線ＭＧ０の９Ｖを印加する。また、選択ゲート電極１７に選択ゲート線ＳＧ０の１．０Ｖを印加し、ｐ型ウエル領域２１にウエル線ＷＬ０の−１．５Ｖを印加する。

ドレイン領域１５Ｄに接続されたビット線ＢＬ０に印加する電圧は、書込み時のチャネル電流がある設定値となるよう制御される。例えば設定電流値が1μＡの場合、ドレイン領域１５Ｄに印加する電圧は０．２Ｖ程度とする。ｐ型ウエル領域２１に印加する負電圧は大きいほどよいが、選択ゲート電極１７の下部に形成されたゲート絶縁膜１４の耐圧が許容する範囲でしか大きくできない。ゲート絶縁膜１４の耐圧をＶｏｘとし、書き込み時の選択ゲート電極１７に印加する電圧をＶｓｇとすると、ｐ型ウエル領域２１に印加する電圧の絶対値はＶｏｘ−Ｖｓｇ以下としなければならない。

上記した電圧印加条件において、書込み時にメモリセルＭ００のチャネル領域に流れる電流は、選択ゲート電極１７とドレイン領域１５Ｄとの電位差、および選択トランジスタのしきい値電圧によって決まる。選択トランジスタのしきい値電圧にばらつきがあると、チャネル電流にばらつきが生じ、その分、書込み速度がばらついてしまう。この書込み速度のばらつきを抑制するためには、定チャネル電流となるよう、回路的にしきい値電圧を自動制御するとよい。例えば、アイ・イー・イー・イー、ブイエルエスアイ・サーキット・シンポジウム（IEEE,VLSI Circuits Symposium）の２００３年予稿集２１１頁〜２１２頁に記載された回路方式を用いると、定チャネル電流の書込みを行うことができる。

定チャネル電流の書込み・消去動作を実現する回路構成の一例を図４に示す。図４に示すように、ビット線ＢＬ０、ＢＬ１のそれぞれの一方の端部にはｐチャネル型ＭＩＳＦＥＴ（ＭＰ０、ＭＰ１）からなるミラー回路が設けられ、もう一方の端部にはｎチャネル型ＭＩＳＦＥＴ（ＭＮ０、ＭＮ１）からなるミラー回路が設けられている。

ここで、上記ビット線ＢＬ０、ＢＬ１以外の線には図３に示した電圧と同じ電圧を印加する。また、定電流源ＣＣＳ１には電流Ｉ１を流し、定電流源ＣＣＳ２には電流Ｉ１よりも大きな電流Ｉ２を流す。ここで、書き込み選択されたメモリセルＭ００が接続されたビット線ＢＬ０のビット線選択スイッチングトランジスタＢＳ０をオン状態にすると、ミラー回路の原理でＮＭＯＳトランジスタＭＮ０にはビット線ＢＬ０からアースの方向に電流Ｉ２が流れ、ＰＭＯＳトランジスタＭＰ０にはビット線ＢＬ０に入り込む方向に電流Ｉ１が流れる。電流Ｉ２と電流Ｉ１との差分の電流は、ビット線ＢＬ０に接続されたメモリセル（Ｍ００、Ｍ１０）のうち、選択トランジスタがオン状態にあるメモリセルＭ００のみを介してビット線ＢＬ０に供給される。すなわち、メモリセルＭ００のチャネル領域に電流Ｉｐ（＝Ｉ２−Ｉ１）が流れる。このように、電流Ｉ２と電流Ｉ１との差分を書込み時のチャネル電流値に設定し、ビット線選択スイッチングトランジスタＢＳ０を反転状態にすることにより、書き込み選択されたメモリセルＭ００のチャネル領域に定電流（電流Ｉｐ）を流して書込みを行うことができる。

図５は、ＳＳＩ書込み時にｐ型ウエル領域２１に負電圧（−１．５Ｖ）を印加した場合と、電圧を印加しない場合（０Ｖ）における、チャネル長方向（チャネル電流が流れる方向）の電子注入領域の幅のシミュレーション結果である。電子注入領域は、注入電子密度が１．８×１０^１９／ｃｍ^３以上となっている領域と定義した。ｐ型ウエル領域２１の印加電圧が−１．５Ｖの場合と０Ｖの場合とを比較すると、ｐ型ウエル領域２１に−１．５Ｖを印加することで、電子注入領域のチャネル長方向の幅が広がることが分かる。これは、ｐ型ウエル領域２１に負電圧（−１．５Ｖ）を印加することで、選択ゲート電極１７下のチャネル部の電子ポテンシャルが上がって、選択ゲート電極１７下のチャネル部とソース領域１５Ｓとの間の電位差が大きくなり、選択ゲート電極１７とメモリゲート電極１６との間のギャップ領域下およびメモリゲート電極１６下のチャネル部におけるチャネル長方向の電界が大きくなった結果、電子がよりチャネル方向に加速されて電子分布がソース領域１５Ｓ側へと広がったためである。

図６は、ＳＳＩ書込み時にｐ型ウエル領域２１に負電圧（−１．５Ｖ）を印加した場合と、電圧を印加しない場合（０Ｖ）において、１万回書き換えを行った後に取得した消去状態のリテンションでの１万秒後のしきい値電圧の変化量を示すグラフである。ｐ型ウエル領域２１に負電圧を印加した場合の方が、ｐ型ウエル領域２１に負電圧を印加しない場合よりも、しきい値電圧の上昇が抑えられている。すなわち、ＳＳＩ書込みでｐ型ウエル領域２１に負電圧を印加すると、リテンション特性が向上する。書込み時にｐ型ウエル領域２１に負電圧を印加したことで電子の注入分布がソース領域１５Ｓ側へ拡がったため、書き換えに伴う電子およびホールの局在や消し残りが減少した結果、リテンション特性が向上する。

書込み時にソース領域に印加する電圧を大きくしても、ｐ型ウエル領域２１に負電圧を印加する場合と同様に、選択ゲート電極１７とメモリゲート電極１６との間のギャップ部のチャネル領域におけるチャネル方向電界が大きくなり、注入電子分布がソース領域１５Ｓ側へ広がる。しかしながら、書込み時にソース領域１５Ｓに印加する電圧を大きくすると、ソース領域１５Ｓに電流を供給するチャージポンプ回路の面積を大きくしなければならず、その結果、チップ面積が増大してしまう。

続いて、書込み動作時における電圧印加のタイミングを図７に示す。同図は、図３に示したメモリセルアレイにおいて、書込み選択されたメモリセルＭ００に書込む場合の各配線への電圧印加のタイミング図である。また、書込み後のしきい値レベルを確認するベリファイリード動作の電荷印加タイミングも合わせて示してある。

まず、時刻ｔ１でウエル線ＷＬ０にＶｗｅｌｌを印加し、ｐ型ウエル領域２１の電圧をＶｗｅｌｌにする。続いて、時刻ｔ２で非選択のビット線ＢＬ１をＶｂｌｐｕに昇圧する。例えば、Ｖｗｅｌｌは−１．５Ｖ、Ｖｂｌｐｕは１．５Ｖとする。図３および図７には、非選択のメモリゲート線ＭＧ１と非選択のソース線ＳＬ１が０Ｖの場合を示したが、書込みディスターブ特性が改善するように非選択のメモリゲート線ＭＧ１もしくは非選択のソース線ＳＬ１に電圧を印加する場合には、この時刻ｔ２で電圧を印加する。電圧印加の順序は特に制限されない。すなわち、時刻ｔ１でのｐ型ウエル領域２１への電圧印加と時刻ｔ２でのビット線ＢＬ１への電圧印加は、上記と逆の順序にしても構わない。

時刻ｔ３以降は、メモリセルＭ００に接続される配線に電圧を印加していく。すなわち、時刻ｔ３でメモリセルＭ００に接続された選択ゲート線ＳＧ０にＶｓｇｐを印加し、時刻ｔ４でメモリセルＭ００に接続されたメモリゲート線ＭＧ０にＶｍｇｐを印加し、時刻ｔ５でメモリセルＭ００に接続されたソース線ＳＬ０にＶｓｌｐを印加する。例えば、Ｖｓｇｐは１Ｖ、Ｖｍｇｐは９Ｖ、Ｖｓｌｐは４．５Ｖとする。ソース線ＳＬ０に電圧を印加すると、メモリセルＭ００のチャネル電流が流れ始め、チャネル電流が所望の予め設定した電流値となるよう、メモリセルＭ００のドレイン領域１５Ｄに接続されたビット線ＢＬ０の電圧が上昇する。時刻ｔ３、ｔ４、ｔ５におけるメモリセルＭ００への電圧印加の順番は特に制限されないが、書込みディスターブ耐性が悪化しない順番とするとよい。時刻ｔ５〜ｔ６の間は、メモリセルＭ００において電子注入が行われている時間であり、メモリセルＭ００の書込み速度に応じた時間、電子注入が行われる。

時刻ｔ６以降は、時刻ｔ５までと逆の動作を行う。すなわち、時刻ｔ６で、メモリセルＭ００に接続されているソース線ＳＬ０の電圧を０Ｖに下げる。ソース線ＳＬ０の電圧を下げるとメモリセルＭ００のチャネル電流が減少するので、メモリセルＭ００に接続されているビット線ＢＬ０の電位も０Ｖに下がる。次に、時刻ｔ７でメモリセルＭ００に接続されているメモリゲート線ＭＧ０の電圧を０Ｖに下げ、時刻ｔ８でメモリセルＭ００に接続されている選択ゲート線ＳＧ０の電圧を０Ｖに下げる。時刻ｔ６、ｔ７、ｔ８における選択メモリセルの電圧を０Ｖへ下げる順番は特に制限されないが、書込みディスターブ耐性が悪化しない順番とするのがよい。

同一の選択ゲート線ＳＧ０、メモリゲート線ＭＧ０、ソース線ＳＬ０に接続された他のメモリセルの書込みを引き続き行うのであれば、電圧を下げずに続けて書込みを行う。また、別の選択ゲート線、メモリゲート線、ソース線に接続されたメモリセルの書込みを引き続き行うのであれば、そのメモリセルが接続された選択ゲート線、メモリゲート線、ソース線への電圧印加を続けて行う。そして、書込み動作が一通り終了した後、ウエル線ＷＬ０の負電圧を除き、非選択の配線の電圧を下げる。図７では、時刻ｔ９で非選択のビット線ＢＬ１を０Ｖに下げている。

次に、ウエル線ＷＬ０に負電圧Ｖｗｅｌｌを印加したまま、ベリファイリード動作へ移行する。ここでは、メモリセルＭ００をベリファイリードする。すなわち、時刻ｔ１０でメモリセルＭ００に接続されたビット線ＢＬ０にＶｂｌｖを印加し、時刻ｔ１１で、メモリセルＭ００に接続されたメモリゲート線ＭＧ０にＶｍｇｖを印加する。メモリセルＭ００に接続されたメモリゲート線ＭＧ０に印加する電圧は、書込みのしきい値電圧のレベルに対応したもので、この書込みレベルの設定によって電圧値を変える。続いて、時刻ｔ１２でメモリセルＭ００に接続された選択ゲート線ＳＧ０にＶｓｇｖを印加する。例えば、Ｖｂｌｖは１．０Ｖ、Ｖｍｇｖは５．０Ｖ、Ｖｓｇｖは１．０Ｖとする。その後、ビット線ＢＬ０に接続されたセンスアンプを動作させ、メモリセルＭ００の書込みレベルのベリファイを行う。

ベリファイ終了後、時刻ｔ１３でメモリセルＭ００に接続された選択ゲート線ＳＧ０の電圧を０Ｖに下げ、時刻ｔ１４でメモリセルＭ００に接続されたメモリゲート線ＭＧ０の電圧を０Ｖに下げ、時刻ｔ１５でメモリセルＭ００に接続されたビット線ＢＬ０の電圧を０Ｖに下げる。

以上でベリファイリード動作が終わり、書込みを行ったメモリセルＭ００の書込みレベルが所望のレベルに達していれば書込みを終了し、達していなければ再度書込みとベリファイリードを繰り返す。書込み動作がすべて終了した後、時刻ｔ１６でメモリセルＭ００に接続されたウエル線ＷＬ０の電圧を０Ｖに戻す。

上記のベリファイリードは、ｐ型ウエル領域２１の電圧を０Ｖに戻し、後述する通常のリード動作と同じ電圧条件で行ってもよいが、図７に示したように、ｐ型ウエル領域２１に負電圧を印加したままベリファイリードを行うと、書込みとベリファイリードを繰り返すたびにｐ型ウエル領域２１に印加する電圧を上げ下げする必要がないので、書込み動作全体に要する時間を短くすることができる。また、ベリファイリードを行わない書込み動作にすることもできるが、書込みが遅いメモリセルでは十分な書込みレベルに達せず、信頼性を損なう可能性がある。

なお、図７の説明では、書込み時とベリファイリード時にメモリセルＭ００に接続された選択ゲート線ＳＧ０に印加する電圧は同じであるとしたが、これに制限されない。ベリファイリードは、チャネル電流が大きいほど高速で精度を良くすることができるため、メモリセルＭ００に接続された選択ゲート線ＳＧ０に印加する電圧の大きさは、選択トランジスタの耐圧の範囲でなるべく大きくする方がよい。

次に、本実施の形態によるメモリセルの消去動作について説明する。消去動作は、ＢＴＢＴ消去方式と呼ばれるホットホール注入によって行う。

図８は、消去動作時における電圧の印加条件を示す等価回路図である。ここでは、図３と同じく、簡略化のために、２×２個のメモリセル（Ｍ００、Ｍ０１、Ｍ１０、Ｍ１１）のみからなるメモリセルアレイを示す。また、すべてのメモリセル（Ｍ００、Ｍ０１、Ｍ１０、Ｍ１１）を消去する場合の各配線への印加電圧も示す。

図８の印加電圧条件に示すように、すべてのメモリセルのソース領域１５Ｓにソース線ＳＬ０、ＳＬ１の６．０Ｖを、メモリゲート電極１６にメモリゲート線ＭＧ０、ＭＧ１の−６．０Ｖを、選択ゲート電極１７に選択ゲート線ＳＧ０、ＳＧ１の０Ｖもしくは−１．５Ｖを、ｐ型ウエル領域２１にウエル線ＷＬ０の−１．５Ｖをそれぞれ印加する。

図９は、消去時間のｐ型ウエル領域２１に印加する電圧の依存性を示すグラフである。消去時間は、ｐ型ウエル領域２１に印加する電圧が０Ｖのときの消去時間で規格化してある。図９から分かるように、ｐ型ウエル領域２１に印加する負電圧を大きくするほど、消去速度が速くなる。ＢＴＢＴ消去では、メモリセルのソース領域１５Ｓに正の高電圧（例えば６．０Ｖ）を印加し、メモリゲート電極１６に負の高電圧（例えば−６．０Ｖ）を印加することにより、ソース領域１５Ｓの端部においてＢＴＢＴ現象によるホールを発生させる。そして、このホールをソース領域１５Ｓとｐ型ウエル領域２１との間の電界で加速し、加速されたホールをメモリゲート電極１６の負電圧で引っ張り、電荷蓄積部（窒化シリコン膜１２）へと注入する。このとき、ｐ型ウエル領域２１に印加する負電圧を大きくすると、ソース領域１５Ｓの正の高電圧とｐ型ウエル領域２１の負電圧とが作る電界が大きくなり、ソース領域１５Ｓの端部で発生したホールがより高電界で加速されるため、消去速度を速くすることができる。

なお、ソース領域１５Ｓに印加する正電圧を大きくした場合でも、ソース領域１５Ｓとｐ型ウエル領域２１との間の電界が大きくなるので、消去速度は速くなる。しかし、ソース領域１５Ｓに印加する電圧を大きくすると、ソース線ＳＬ０、ＳＬ１を駆動するチャージポンプ回路やソース線ＳＬ０、ＳＬ１のドライバ・デコーダの面積が大きくなってしまう。他方、ｐ型ウエル領域２１に負電圧を印加する場合は、ソース領域１５Ｓに印加する電圧を大きくせずに済むので、ソース線ＳＬ０、ＳＬ１を駆動するチャージポンプ回路やソース線ＳＬ０、ＳＬ１のドライバ・デコーダの面積を大きくせずに、消去速度を速くすることができる。また、消去速度が速くなる分、ソース領域１５Ｓに印加する電圧を下げることで、ソース線ＳＬ０、ＳＬ１を駆動するチャージポンプ回路やソース線ＳＬ０、ＳＬ１のドライバ・デコーダの面積を小さくすることもできる。

上記のように、ｐ型ウエル領域２１に印加する負電圧が大きいほど消去速度は速くなるが、選択ゲート電極１７の下部のゲート絶縁膜１４の耐圧が許容する範囲でしか大きくできない。ゲート絶縁膜１４の耐圧をＶｏｘとし、消去時の選択ゲート電極１７に印加する電圧をＶｓｇとすると、ｐ型ウエル領域２１に印加する電圧の絶対値はＶｏｘ−Ｖｓｇ以下としなければならない。選択ゲート電極１７に負電圧を印加すると、ｐ型ウエル領域２１にさらに大きな負電圧を印加することができる。

なお、上記したｐ型ウエル領域２１に負電圧を印加するＢＴＢＴ消去は、スプリットゲート型ＭＯＮＯＳメモリだけでなく、シングルゲート型ＭＯＮＯＳメモリに適用した場合でも、同様の効果を得ることができる。

続いて、消去動作における電圧印加のタイミングを図１０に示す。同図は、図８に示したメモリセルアレイにおいて、２×２個のメモリセル（Ｍ００、Ｍ０１、Ｍ１０、Ｍ１１）をすべて消去する場合の各配線への電圧印加のタイミング図である。また、２個のメモリセル（Ｍ００、Ｍ０１）について、消去レベルを確認するベリファイリード動作の電圧印加タイミングも合わせて示してある。

まず、時刻ｔ１でウエル線ＷＬ０にＶｗｅｌｌを印加し、ｐ型ウエル領域２１の電圧をＶｗｅｌｌにする。続いて、時刻ｔ２でビット線ＢＬ１、ＢＬ０をＶｂｌｅに昇圧する。ウエル線ＷＬ０の電圧印加とビット線ＢＬ１、ＢＬ０の電圧印加の順番は特に制限されない。次に、時刻ｔ３でメモリセル（Ｍ００、Ｍ０１、Ｍ１０、Ｍ１１）に接続されたメモリゲート線ＭＧ０、ＭＧ１にＶｍｇｅを印加し、時刻ｔ４でメモリセル（Ｍ００、Ｍ０１、Ｍ１０、Ｍ１１）に接続されたソース線ＳＬ０、ＳＬ１にＶｓｌｅを印加する。例えば、Ｖｗｅｌｌは−１．５Ｖ、Ｖｂｌｅは１．５Ｖ、Ｖｍｇｅは−６Ｖ、Ｖｓｌｅは６Ｖとする。メモリゲート線ＭＧ０、ＭＧ１の電圧印加とソース線ＳＬ０、ＳＬ１の電圧印加の順番は特に制限されないが、消去ディスターブ耐性が悪化しない順番とするのがよい。

時刻ｔ４〜ｔ５の間は、メモリセル（Ｍ００、Ｍ０１、Ｍ１０、Ｍ１１）においてホール注入を行っている時間であり、メモリセル（Ｍ００、Ｍ０１、Ｍ１０、Ｍ１１）の消去速度に応じた時間、ホール注入を行う。

次に、時刻ｔ５でメモリセル（Ｍ００、Ｍ０１、Ｍ１０、Ｍ１１）に接続され1たソース線ＳＬ０、ＳＬ１の電圧を０Ｖに下げ、時刻ｔ６でメモリセル（Ｍ００、Ｍ０１、Ｍ１０、Ｍ１１）に接続されたメモリゲート線ＭＧ０、ＭＧ１の電圧を０Ｖにする。ソース線ＳＬ０、ＳＬ１の電圧とメモリゲート線ＭＧ０、ＭＧ１の電圧を０Ｖにする順序は特に制限されないが、消去ディスターブ耐性が悪化しない順序とするとよい。続いて、時刻ｔ７でビット線ＢＬ０、ＢＬ１を０Ｖに下げる。

消去動作に続き、ウエル線ＷＬ０に負電圧Ｖｗｅｌｌを印加したまま、ベリファイリード動作を行う。ここでは、図８に示す２個のメモリセル（Ｍ００、Ｍ０１）をベリファイリードする例を説明する。まず、時刻ｔ８でビット線ＢＬ０、ＢＬ１にＶｂｌｖを印加し、時刻ｔ９で、メモリセル（Ｍ００、Ｍ０１）に接続されたメモリゲート線ＭＧ０にＶｍｇｖを印加する。メモリゲート線ＭＧ０に印加する電圧は、消去のしきい値電圧のレベルに対応したもので、この消去レベルの設定によって電圧値を変える。印加電圧は、例えば、Ｖｂｌｖは１．０Ｖ、Ｖｍｇｖは−２．０Ｖとする。

次に、時刻ｔ１０で、同じくメモリセル（Ｍ００、Ｍ０１）に接続された選択ゲート線ＳＧ０に１．０Ｖを印加する。その後、ビット線ＢＬ０、ＢＬ１に接続されたセンスアンプ（ＳＡ）を動作させ、メモリセル（Ｍ００、Ｍ０１）の消去レベルのベリファイを行う。ベリファイ終了後、時刻ｔ１１でメモリセル（Ｍ００、Ｍ０１）に接続された選択ゲート線ＳＧ０の電圧を０Ｖに下げ、続いて、時刻ｔ１２でメモリセル（Ｍ００、Ｍ０１）に接続されたメモリゲート線ＭＧ０の電圧を０Ｖに下げた後、時刻ｔ１３でメモリセル（Ｍ００、Ｍ０１）に接続されたビット線ＢＬ０、ＢＬ１の電圧を０Ｖに下げる。図１０には示していないが、引き続き、消去を行った他のメモリセル（Ｍ１０、Ｍ１１）のベリファイリードを上記と同様にして実行する。

消去を行ったメモリセル（Ｍ００、Ｍ０１、Ｍ１０、Ｍ１１）のベリファイリード動作が終わり、消去レベルが所望のレベルに達していれば消去動作を終了し、達していなければ再度消去とベリファイリードを繰り返す。消去動作がすべて終了した後、時刻ｔ１４でウエル線ＷＬ０の電圧を０Ｖに戻す。

上記したベリファイリードは、ｐ型ウエル領域２１の電圧を０Ｖに戻し、後述する通常のリード動作と同じ電圧条件にて行ってもよいが、図１０に示すように、ｐ型ウエル領域２１に負電圧を印加したままベリファイリードを行うことで、消去とベリファイリードを繰り返すたびにｐ型ウエル領域２１に印加する電圧の上げ下げしなくとも済むので、消去動作全体に要する時間を短くすることができる。また、ベリファイリードを行わない消去動作にすることもできるが、消去が遅いメモリセルでは十分な消去レベルに達せず、信頼性を損なう可能性がある。

ここまで説明した本実施の形態の書込み方式と消去方式は、書込み方式と消去方式のいずれか一方のみを用い、従来のＳＳＩ書込み方式もしくは従来のＢＴＢＴ方式と組み合わせて実施してもよいし、両方を用いてもよい。書き込みまたは消去のいずれか一方に従来方式を用いることで、ｐ型ウエル領域２１の電圧印加に時間を要さずに済む。また、本実施の形態の書込み方式と消去方式の両方を用いた場合は、両方の効果を共通のｐ型ウエル領域２１の電源、ドライバ、デコーダで実現できるため、チップ面積の増加を抑制することができる。さらに、書込み時にｐ型ウエル領域２１に印加する負電圧と、書込み時にｐ型ウエル領域２１に印加する負電圧とを同じにすれば、電源の数を減らすことができるので、電源回路の面積を小さくすることができる。

次に、本実施の形態によるメモリセルの読み出し動作について説明する。図１１は、読み出し動作時における電圧の印加条件を示す等価回路図である。ここでは、前述した書込み動作と同様、２×２個のメモリセル（Ｍ００、Ｍ０１、Ｍ１０、Ｍ１１）のみからなるメモリセルアレイにおいて、メモリセルＭ００を読み出す場合の各配線への印加電圧を示す。

図１１の印加電圧条件に示すように、読み出し動作は、書込み動作および消去動作とは異なり、ｐ型ウエル領域２１に電圧を印加しない。これは、スタンバイ状態から極短時間に復帰して読み出し動作を実施できるようにするためである。読み出しを行うメモリセルＭ００のドレイン領域１５Ｓに接続されたビット線ＢＬ０に１．０Ｖを印加し、選択ゲート電極１７に接続された選択ゲート線ＳＧ０に１．５Ｖを印加し、ビット線ＢＬ０に接続されたセンスアンプ（ＳＡ）を動作させてメモリセルＭ００のデータを読み出す。非選択のビット線ＢＬ１、非選択のゲート線ＳＧ１、すべてのソース線ＳＬ０、ＳＬ１、すべてのメモリゲート線ＭＧ０、ＭＧ１には０Ｖを印加する。高速読み出しを行うためにより大きな読み出し電圧が必要な場合には、メモリゲート線ＭＧ０、ＭＧ１に、例えば１．５Ｖを印加してもよい。

（実施の形態２）
一般に、マイクロコントローラにおいては、メモリセルの集積度を上げるためだけでなく、様々な用途から、複数の不揮発性メモリモジュールを集積することが考えられる。

図１２は、複数の不揮発性メモリモジュールＭＭＪ１〜ＭＭＪ４などを集積して形成した半導体チップＭＰＵを模式的に示すブロック図である。図１２に示す半導体チップＭＰＵ内には、複数の不揮発性メモリモジュールＭＭＪ１〜ＭＭＪ４、これらの不揮発性メモリモジュールＭＭＪ１〜ＭＭＪ４を制御するためのメモリ制御モジュールＣＭＪ、不揮発性メモリモジュールＭＭＪ１〜ＭＭＪ４に所定の電位を供給するための電源モジュールＰＭＪ、および演算回路部ＯＰＣが集積されている。

このように、複数の不揮発性メモリモジュールＭＭＪ１〜ＭＭＪ４を一つの半導体チップＭＰＵ内に集積した場合、それぞれのモジュールＭＭＪ１〜ＭＭＪ４内のメモリセルの使い方は異なることが考えられる。

本実施の形態では、不揮発性メモリモジュールＭＭＪ１〜ＭＭＪ４のメモリセル構造を変えることなくその動作特性を変えることができる。従って、一つの半導体チップＭＰＵ内に集積した複数の不揮発性メモリモジュールＭＭＪ１〜ＭＭＪ４のうち、必要な不揮発性メモリモジュールのみに前記実施の形態１の方式（書込み方式および消去方式）を適用し、他の不揮発性メモリモジュールは従来通りの方式（書込み方式および消去方式）で動作させることができる。すなわち、必要な不揮発性メモリモジュールのみに実施の形態１の書込み方式および消去方式を適用し、同時に従来どおり動作させる不揮発性メモリモジュールを一つの半導体チップＭＰＵ上に集積することができる。具体的には、より厳しいリテンション特性が要求される条件で使用するモジュールにのみ実施の形態１の書込み方式を適用し、より厳しい消去速度が要求される条件で使用するモジュールにのみ実施の形態１の書込み方式を適用する。これにより、基板バイアス印加回路等の回路面積の増大を最小限に抑えて、リテンション特性向上もしくは消去速度向上の効果を得ることが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態では、メモリセルの電荷蓄積膜として窒化シリコン膜（電荷トラップ性絶縁膜）を用いたが、窒化シリコン膜の代わりに酸窒化シリコン膜、酸化タンタル膜、酸化アルミニウム膜等の電荷トラップ性絶縁膜を用いてもよい。また、電荷蓄積層として多結晶シリコン等の導電性材料もしくは導電性材料から成る微粒子（ドット）を用いてもよい。さらに、メモリセルを構成するメモリトランジスタおよび選択トランジスタは、ｐチャネル型のＭＩＳトランジスタで構成してもよい。

本発明は、スプリットゲート型のＭＯＮＯＳメモリを有する不揮発性半導体記憶装置に適用することができる。

１０ ＯＮＯ膜
１１、１３ 酸化シリコン膜
１２ 窒化シリコン膜
１４ ゲート絶縁膜
１５Ｄ ドレイン領域
１５Ｓ ソース領域
１６ メモリゲート電極
１７ 選択ゲート電極
１８Ｄ 低濃度ｎ型不純物領域
１８Ｓ 低濃度ｎ型不純物領域
２０ 半導体基板
２１ ｐ型ウエル領域
２２ ｎ型ウエル領域
１０１ 制御レジスタ
１０２ フラッシュメモリモジュール
１０３ 電源発生回路（ＶＧ）
１０４ コントローラ（ＣＯＮＴ）
１０５ ソースデコーダ（ＳＬＤＥＣ）
１０６ ソースドライバ
１０７ ウエルドライバ
１０８ メモリゲートデコーダ（ＭＧＤＥＣ）
１０９ メモリゲートドライバ
１１０ センスアンプ（ＳＡ）
１１１ 書込み消去制御回路
１１２ カラムゲート（ＹＧ）
１１３ データ入出力バッファ（ＤＴＢ）
１１４ アドレスバッファ（ＡＤＢ）
１１５ カラムアドレスデコーダ（ＹＤＥＣ）
１１６ ロウアドレスデコーダ（ＸＤＥＣ）
１１７ 選択ゲートドライバ
１１８ メモリセルアレイ
１１９ ウエルデコーダ（ＷＤＥＣ）
２０１ 中央処理装置（ＣＰＵ）
２０２ フラッシュメモリ
２０５ バス
ＡＢＵＳ アドレスバス
ＢＬ０〜ＢＬｎ ビット線
ＣＭＪ メモリ制御モジュール
ＤＢＵＳ データバス
ＭＧ０〜ＭＧｙ メモリゲート線
ＭＭＪ１〜ＭＭＪ４ メモリモジュール
ＭＰＵ 半導体チップ
ＯＰＣ 演算回路部
ＰＭＪ 電源モジュール
ＳＧ０〜ＳＧｘ 選択ゲート線（ワード線）
ＳＬ０〜ＳＬｚ ソース線
ＷＬ０〜ＷＬｍ ウエル線

Claims (7)

1. 半導体基板上に形成された不揮発性半導体記憶装置であって、
   前記不揮発性半導体記憶装置は、
   （ａ）前記半導体基板の表面に形成された第１導電型のウエル領域と、
   （ｂ）前記ウエル領域内に形成された前記第１導電型とは反対の導電型である第２導電型の第１半導体領域および第２半導体領域と、
   （ｃ）前記第１半導体領域および前記第２半導体領域の間の前記半導体基板上に形成され、前記第１半導体領域側に位置する第１導電体層、および、前記第２半導体領域側に位置する第２導電体層と、
   （ｄ）前記第１導電体層と前記半導体基板との間に形成された第１絶縁膜と、
   （ｅ）前記第２導電体層と前記半導体基板との間に形成された第２絶縁膜からなる電荷蓄積領域と、
   を有し、
   ソースサイド注入法による前記電荷蓄積領域へのホットエレクトロン注入時に、前記ウエル領域に負電圧を印加することを特徴とする不揮発性半導体記憶装置。
2. 請求項１記載の不揮発性半導体記憶装置において、
   バンド間トンネル現象を利用した前記電荷蓄積領域へのホットホール注入時に、前記ウエル領域に負電圧を印加することを特徴とする不揮発性半導体記憶装置。
3. 請求項１記載の不揮発性半導体記憶装置において、
   前記半導体基板は、前記第１導電型であり、前記半導体基板と前記ウエル領域の間には、前記第２導電型の第３半導体領域が介在し、前記半導体基板と前記ウエル領域とは電気的に分離されていることを特徴とする不揮発性半導体記憶装置。
4. 請求項１記載の不揮発性半導体記憶装置において、
   前記電荷蓄積領域を構成する前記第２絶縁膜は、２層の酸化シリコン膜に挟まれた窒化シリコン膜であることを特徴とする不揮発性半導体記憶装置。
5. 請求項１記載の不揮発性半導体記憶装置において、
   前記電荷蓄積領域への前記ホットエレクトロン注入後のベリファイリード時に、前記ウエル領域に負電圧を印加することを特徴とする不揮発性半導体記憶装置。
6. 請求項２記載の不揮発性半導体記憶装置において、
   前記電荷蓄積領域へのホットホール注入時に、前記第２半導体領域に正電圧を、前記第２導電体層には負電圧を印加することを特徴とする不揮発性半導体記憶装置。
7. 請求項１記載の不揮発性半導体記憶装置において、
   前記電荷蓄積領域へのホットエレクトロンの注入分布が、前記第１半導体領域側から前記第２半導体領域側に広がるように前記ホットエレクトロン注入を行うことを特徴とする不揮発性半導体記憶装置。

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