JP2002164449A - 半導体装置、ｉｃカード及び半導体装置の製造方法 - Google Patents
半導体装置、ｉｃカード及び半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 マルチストレージ形態のメモリセルを用いた
メモリに対してバイト書き込みのような複数ビット単位
による書き込みを実現する。 【解決手段】 第１半導体領域（３０）上にゲート絶縁
膜（３１）及びゲート窒化膜（３２）を介してメモリゲ
ート電極（３３）が形成され、その両側に第１及び第２
スイッチゲート電極（３６，３７）及びソース・ドレイ
ン電極とされる第１及び第２信号電極（３８，３９）が
形成される。このメモリセルはゲート窒化膜にソースサ
イドから電子を注入して情報記憶を行う。メモリゲート
電極とスイッチゲート電極は同一方向に延在されるか
ら、メモリゲート電極とスイッチゲート電極が共通化さ
れた書き込み対象メモリセルのメモリゲート電極に高圧
を印加し第１及び第２信号電極を介して書き込み及び書
き込み阻止電圧を与えても、書き込み非選択メモリセル
はカットオフ状態のスイッチゲート電極により高電界印
加が阻止される。
メモリに対してバイト書き込みのような複数ビット単位
による書き込みを実現する。 【解決手段】 第１半導体領域（３０）上にゲート絶縁
膜（３１）及びゲート窒化膜（３２）を介してメモリゲ
ート電極（３３）が形成され、その両側に第１及び第２
スイッチゲート電極（３６，３７）及びソース・ドレイ
ン電極とされる第１及び第２信号電極（３８，３９）が
形成される。このメモリセルはゲート窒化膜にソースサ
イドから電子を注入して情報記憶を行う。メモリゲート
電極とスイッチゲート電極は同一方向に延在されるか
ら、メモリゲート電極とスイッチゲート電極が共通化さ
れた書き込み対象メモリセルのメモリゲート電極に高圧
を印加し第１及び第２信号電極を介して書き込み及び書
き込み阻止電圧を与えても、書き込み非選択メモリセル
はカットオフ状態のスイッチゲート電極により高電界印
加が阻止される。
Description
【０００１】
【発明の属する技術分野】本発明は、所謂ＭＮＯＳ（メ
タル・ナイトライド・オキサイド・セミコンダクタ）又
はＭＯＮＯＳ（メタル・オキサイド・ナイトライド・オ
キサイド・セミコンダクタ）と称される構造を基本とし
ナイトライドとオキサイドの界面近傍のナイトライドに
物理的に異なる位置で電子をトラップすることにより多
値の情報記憶を行うことが可能なマルチストレージ形態
の不揮発性メモリセルを有する半導体装置、この半導体
装置を用いるＩＣカード、更にはそのよな半導体装置の
製造方法に関し、例えば、マルチストレージ形態の不揮
発性メモリをオンチップで備えたＩＣカード用マイクロ
コンピュータに適用して有効な技術に関する。
タル・ナイトライド・オキサイド・セミコンダクタ）又
はＭＯＮＯＳ（メタル・オキサイド・ナイトライド・オ
キサイド・セミコンダクタ）と称される構造を基本とし
ナイトライドとオキサイドの界面近傍のナイトライドに
物理的に異なる位置で電子をトラップすることにより多
値の情報記憶を行うことが可能なマルチストレージ形態
の不揮発性メモリセルを有する半導体装置、この半導体
装置を用いるＩＣカード、更にはそのよな半導体装置の
製造方法に関し、例えば、マルチストレージ形態の不揮
発性メモリをオンチップで備えたＩＣカード用マイクロ
コンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】ＭＯＮＯＳ構造の不揮発性メモリセルに
ついて米国特許Ｎｏ．５７６８１９２に記載がある。こ
れは図４５の（Ａ），（Ｂ）に例示されるように半導体
領域の上にゲート酸化膜１とゲート窒化膜２が積層さ
れ、その上にワード線を構成するメモリゲート電極３が
設けられ、メモリゲート電極下の半導体領域にソース又
はドレイン電極とされる信号電極４，５が形成される。
この不揮発性メモリセルは、ゲート酸化膜１との界面近
傍のゲート窒化膜２に物理的に異なる位置で電子をトラ
ップすることにより多値の情報記憶を行うことが可能で
ある。ナイトライドへの電子の注入はチャネルホットエ
レクトロン注入で行なわれる。図４５の（Ａ）のように
ゲート窒化膜２の右端にホットエレクトロン注入を行う
場合には左の信号電極５をソース（ソース（Ｗ））、右
の信号電極４をドレイン（ドレイン（Ｗ））とし、矢印
Ｗ方向を電子の移動方向とするようにドレイン電流を流
し、チャネル中の電子がドレイン近傍の高電界により加
速され、ホットエレクトロンとなってゲート窒化膜２の
ドレイン端に注入される。図４５の（Ｂ）のようにゲー
ト窒化膜２の左端にホットエレクトロン注入を行う場合
には右の信号電極４をソース（ソース（Ｗ））、左の信
号電極５をドレイン（ドレイン（Ｗ））とし、矢印Ｗ方
向に電子を移動させる。
ついて米国特許Ｎｏ．５７６８１９２に記載がある。こ
れは図４５の（Ａ），（Ｂ）に例示されるように半導体
領域の上にゲート酸化膜１とゲート窒化膜２が積層さ
れ、その上にワード線を構成するメモリゲート電極３が
設けられ、メモリゲート電極下の半導体領域にソース又
はドレイン電極とされる信号電極４，５が形成される。
この不揮発性メモリセルは、ゲート酸化膜１との界面近
傍のゲート窒化膜２に物理的に異なる位置で電子をトラ
ップすることにより多値の情報記憶を行うことが可能で
ある。ナイトライドへの電子の注入はチャネルホットエ
レクトロン注入で行なわれる。図４５の（Ａ）のように
ゲート窒化膜２の右端にホットエレクトロン注入を行う
場合には左の信号電極５をソース（ソース（Ｗ））、右
の信号電極４をドレイン（ドレイン（Ｗ））とし、矢印
Ｗ方向を電子の移動方向とするようにドレイン電流を流
し、チャネル中の電子がドレイン近傍の高電界により加
速され、ホットエレクトロンとなってゲート窒化膜２の
ドレイン端に注入される。図４５の（Ｂ）のようにゲー
ト窒化膜２の左端にホットエレクトロン注入を行う場合
には右の信号電極４をソース（ソース（Ｗ））、左の信
号電極５をドレイン（ドレイン（Ｗ））とし、矢印Ｗ方
向に電子を移動させる。
【０００３】図４５の（Ａ）のようにゲート窒化膜２の
右端の記憶情報を読み出す場合には右の信号電極４をソ
ース（ソース（Ｒ））、左の信号電極５をドレイン（ド
レイン（Ｒ））として、メモリゲート電極３を選択レベ
ルにすればよい。ＭＯＳトランジスタの空乏層はドレイ
ン側に広がるので、メモリセルのスイッチ状態はソース
側の閾値電圧状態に大きく依存することになるからであ
る。したがって、図４５の（Ｂ）のようにゲート窒化膜
２の左端の記憶情報を読み出す場合にはソース・ドレイ
ンが（Ａ）とは逆になるように、左の信号電極５をソー
ス（ソース（Ｒ））、右の信号電極４をドレイン（ドレ
イン（Ｒ））として、メモリゲート電極３を選択レベル
にすればよい。ゲート選択レベルよりも閾値電圧の低い
消去状態であれば矢印Ｒ方向に電子が流れる。
右端の記憶情報を読み出す場合には右の信号電極４をソ
ース（ソース（Ｒ））、左の信号電極５をドレイン（ド
レイン（Ｒ））として、メモリゲート電極３を選択レベ
ルにすればよい。ＭＯＳトランジスタの空乏層はドレイ
ン側に広がるので、メモリセルのスイッチ状態はソース
側の閾値電圧状態に大きく依存することになるからであ
る。したがって、図４５の（Ｂ）のようにゲート窒化膜
２の左端の記憶情報を読み出す場合にはソース・ドレイ
ンが（Ａ）とは逆になるように、左の信号電極５をソー
ス（ソース（Ｒ））、右の信号電極４をドレイン（ドレ
イン（Ｒ））として、メモリゲート電極３を選択レベル
にすればよい。ゲート選択レベルよりも閾値電圧の低い
消去状態であれば矢印Ｒ方向に電子が流れる。
【０００４】図４５の（Ｃ）には1個のメモリセルの平
面図が例示される。Ｆは最小加工寸法を意味する。図４
６の（Ａ）にはワード線単位の消去（例えば電子の放
出）動作に必要な電圧印加状態、（Ｂ）はメモリセルア
レイ一括による消去動作に必要な電圧印加状態、（Ｃ）
は書込み（例えば電子の注入）に必要な電圧印加状態、
（Ｄ）は読み出しに必要な電圧印加状態を例示する。図
４６の（Ａ）〜（Ｄ）においてメモリセルに付した楕円
形丸印部分が書込み、消去、読み出し対象領域を意味す
る。
面図が例示される。Ｆは最小加工寸法を意味する。図４
６の（Ａ）にはワード線単位の消去（例えば電子の放
出）動作に必要な電圧印加状態、（Ｂ）はメモリセルア
レイ一括による消去動作に必要な電圧印加状態、（Ｃ）
は書込み（例えば電子の注入）に必要な電圧印加状態、
（Ｄ）は読み出しに必要な電圧印加状態を例示する。図
４６の（Ａ）〜（Ｄ）においてメモリセルに付した楕円
形丸印部分が書込み、消去、読み出し対象領域を意味す
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来技術では複数ビット単位で書込みを行うことができな
い。すなわち、図４６の（Ｃ）に例示されるように書込
み動作ではビット線６に３Ｖ、ワード線７に６Ｖを与え
てホットエレクトロン注入を行うが、例えばバイト書込
みを行おうとすれば、書込み阻止ビットに対してはビッ
ト線に書き込み阻止電圧６Ｖを印加しなければならな
い。そうすると、０Ｖで書き込み非選択にされるワード
線との間で大きな電界を生じ、不所望なビットに書込み
が行なわれてしまう。また、チャネルホットエレクトロ
ン注入方式であるため書込み電流が大きい。更に、図４
６の（Ｄ）のように読み出し動作では読み出し動作選択
メモリセルとの間でビット線６を共有する隣のメモリセ
ルのソース線７をフローティング（Ｆ）にしておくこと
が必要であり、このような仮想接地方式の読み出し動作
ではフローティングにされるソース線７の寄生容量のア
ンバランスによる影響を受け易く、読み出し動作が不安
定になる虞がある。
来技術では複数ビット単位で書込みを行うことができな
い。すなわち、図４６の（Ｃ）に例示されるように書込
み動作ではビット線６に３Ｖ、ワード線７に６Ｖを与え
てホットエレクトロン注入を行うが、例えばバイト書込
みを行おうとすれば、書込み阻止ビットに対してはビッ
ト線に書き込み阻止電圧６Ｖを印加しなければならな
い。そうすると、０Ｖで書き込み非選択にされるワード
線との間で大きな電界を生じ、不所望なビットに書込み
が行なわれてしまう。また、チャネルホットエレクトロ
ン注入方式であるため書込み電流が大きい。更に、図４
６の（Ｄ）のように読み出し動作では読み出し動作選択
メモリセルとの間でビット線６を共有する隣のメモリセ
ルのソース線７をフローティング（Ｆ）にしておくこと
が必要であり、このような仮想接地方式の読み出し動作
ではフローティングにされるソース線７の寄生容量のア
ンバランスによる影響を受け易く、読み出し動作が不安
定になる虞がある。
【０００６】上記課題の幾つかを解決するものとして本
出願人による未だ公知ではない先の出願（特願平１１−
２６３１５５号）がある。これに示される不揮発性メモ
リセルは図４７の（Ａ）に例示されるように半導体領域
上にゲート酸化膜１１とゲート窒化膜１２が積層され、
その上にワード線を構成するメモリゲート電極１３が形
成され、その両側の半導体領域上にゲート酸化膜１４，
１５を介してスイッチゲート電極１６，１７が形成さ
れ、夫々のスイッチゲート電極１６，１７下近傍の前記
半導体領域にソース又はドレイン電極とされる信号電極
１８，１９が形成される。このメモリセルはスイッチゲ
ート電極１６，１７が追加されているので図４７の
（Ｂ）のようにその分だけセルサイズが大きくなってい
る。このメモリセルに対する消去は図４８の（Ａ）に例
示されるようにワード線（メモリゲート電極）と基板間
に電界をかけて電子を基板に引き抜いて行う。書込みは
ソースサイドホットエレクトロン注入方式で行う。すな
わち、図４８の（Ｂ）に例示されるように書込み選択メ
モリセルのワード線２０を高電位とし、そのメモリセル
にオン状態のスイッチゲート電極１６を介してチャネル
電流が流れるようにし、メモリゲート電極１３と基板及
びソース電極１８との間に電界を形成する。これによ
り、ソース電極とされる信号電極１８からの電子がスイ
ッチゲート電極１６により絞られたチャネルを通過する
ときに加速されてエネルギーが高められ、これが更にメ
モリゲート電極・基板間の高電界で加速され、ソース電
極とされる信号電極１８側のゲート窒化膜１２に捕獲さ
れる。電子のソースサイド注入によって書込みを行うか
ら、読み出し時のソース・ドレインは書込み時と同じで
よく、図４８の（Ｃ）のように、信号電極１９をドレイ
ンとし、信号線２１をビット線とすればよい。図ＣのＷ
は書き込み時における電子の注入方向、Ｒは読み出し動
作時の電子の移動方向、Ｅは消去時の電子の移動方向を
意味する。尚、図示はしないが信号電極１９側のゲート
窒化膜１２に電子を注入する場合、そしてそれによる記
憶情報を読み出す場合には、ソース・ドレインを入換え
るように電圧条件を変えればよい。
出願人による未だ公知ではない先の出願（特願平１１−
２６３１５５号）がある。これに示される不揮発性メモ
リセルは図４７の（Ａ）に例示されるように半導体領域
上にゲート酸化膜１１とゲート窒化膜１２が積層され、
その上にワード線を構成するメモリゲート電極１３が形
成され、その両側の半導体領域上にゲート酸化膜１４，
１５を介してスイッチゲート電極１６，１７が形成さ
れ、夫々のスイッチゲート電極１６，１７下近傍の前記
半導体領域にソース又はドレイン電極とされる信号電極
１８，１９が形成される。このメモリセルはスイッチゲ
ート電極１６，１７が追加されているので図４７の
（Ｂ）のようにその分だけセルサイズが大きくなってい
る。このメモリセルに対する消去は図４８の（Ａ）に例
示されるようにワード線（メモリゲート電極）と基板間
に電界をかけて電子を基板に引き抜いて行う。書込みは
ソースサイドホットエレクトロン注入方式で行う。すな
わち、図４８の（Ｂ）に例示されるように書込み選択メ
モリセルのワード線２０を高電位とし、そのメモリセル
にオン状態のスイッチゲート電極１６を介してチャネル
電流が流れるようにし、メモリゲート電極１３と基板及
びソース電極１８との間に電界を形成する。これによ
り、ソース電極とされる信号電極１８からの電子がスイ
ッチゲート電極１６により絞られたチャネルを通過する
ときに加速されてエネルギーが高められ、これが更にメ
モリゲート電極・基板間の高電界で加速され、ソース電
極とされる信号電極１８側のゲート窒化膜１２に捕獲さ
れる。電子のソースサイド注入によって書込みを行うか
ら、読み出し時のソース・ドレインは書込み時と同じで
よく、図４８の（Ｃ）のように、信号電極１９をドレイ
ンとし、信号線２１をビット線とすればよい。図ＣのＷ
は書き込み時における電子の注入方向、Ｒは読み出し動
作時の電子の移動方向、Ｅは消去時の電子の移動方向を
意味する。尚、図示はしないが信号電極１９側のゲート
窒化膜１２に電子を注入する場合、そしてそれによる記
憶情報を読み出す場合には、ソース・ドレインを入換え
るように電圧条件を変えればよい。
【０００７】図４７のメモリセル構造によればスイッチ
ゲート電極１６，１７を設けてあるからソース線・ビッ
ト線を共有する隣のメモリセルとの分離が可能になり、
書込みや読み出し時に隣のメモリセルのソース線をフロ
ーティングにしなくてもよい。また、前記ソースサイド
ホットエレクトロン注入で書き込みを行うから、書き込
み電流も低減できる。
ゲート電極１６，１７を設けてあるからソース線・ビッ
ト線を共有する隣のメモリセルとの分離が可能になり、
書込みや読み出し時に隣のメモリセルのソース線をフロ
ーティングにしなくてもよい。また、前記ソースサイド
ホットエレクトロン注入で書き込みを行うから、書き込
み電流も低減できる。
【０００８】しかしながら、本発明者がそのメモリセル
構造を更に検討したところ、以下の点を見出すことがで
きた。第１に、バイト書替えのような複数ビット単位に
よる書替えは実現できない。すなわち、図４８の（Ｂ）
に例示されるように書込み動作ではビット線６に３Ｖ、
ワード線７に６Ｖを与えてソースサイドエレクトロン注
入を行うが、例えばバイト書込みを行おうとすれば、書
込み阻止ビットに対してはビット線に書き込み阻止電圧
６Ｖを印加し、それを受けるスイッチゲート電極を６Ｖ
よりも高い電圧に制御しなければならない。そうする
と、０Ｖで書き込み非選択にされるワード線との間で大
きな電界を生じ、書き込み非選択のメモリセルに対して
電子の不所望な注入や放出が行なわれてしまう。第２
に、ソースサイドエレクトロン注入方式では、スイッチ
ゲート電極とゲート窒化膜との間の酸化シリコンのよう
な絶縁膜にソースサイドからのエレクトロンが注入され
て消去・書き込み特性が劣化する。第３に、ソースサイ
ドエレクトロン注入方式であっても、トンネル書き込み
に比べれば消費電流が多く、非接触形式で電力供給を受
けるＩＣカードなどへの応用には更なる低消費電力の必
要性が明らかにされた。第４に、スイッチゲート電極を
採用する構成故に前記チャネルホットエレクトロン注入
方式のメモリセルに比べて面積が大きくなり、メモリセ
ルのレイアウト及びウェル構造等の点でチップ占有面積
を全体として低減させる新たな手段の必要性が本発明者
によって明らかにされた。
構造を更に検討したところ、以下の点を見出すことがで
きた。第１に、バイト書替えのような複数ビット単位に
よる書替えは実現できない。すなわち、図４８の（Ｂ）
に例示されるように書込み動作ではビット線６に３Ｖ、
ワード線７に６Ｖを与えてソースサイドエレクトロン注
入を行うが、例えばバイト書込みを行おうとすれば、書
込み阻止ビットに対してはビット線に書き込み阻止電圧
６Ｖを印加し、それを受けるスイッチゲート電極を６Ｖ
よりも高い電圧に制御しなければならない。そうする
と、０Ｖで書き込み非選択にされるワード線との間で大
きな電界を生じ、書き込み非選択のメモリセルに対して
電子の不所望な注入や放出が行なわれてしまう。第２
に、ソースサイドエレクトロン注入方式では、スイッチ
ゲート電極とゲート窒化膜との間の酸化シリコンのよう
な絶縁膜にソースサイドからのエレクトロンが注入され
て消去・書き込み特性が劣化する。第３に、ソースサイ
ドエレクトロン注入方式であっても、トンネル書き込み
に比べれば消費電流が多く、非接触形式で電力供給を受
けるＩＣカードなどへの応用には更なる低消費電力の必
要性が明らかにされた。第４に、スイッチゲート電極を
採用する構成故に前記チャネルホットエレクトロン注入
方式のメモリセルに比べて面積が大きくなり、メモリセ
ルのレイアウト及びウェル構造等の点でチップ占有面積
を全体として低減させる新たな手段の必要性が本発明者
によって明らかにされた。
【０００９】本発明の目的は、マルチストレージ形態の
メモリセルを用いたメモリに対してバイト書替えのよう
な複数ビット単位による書替えを実現することにある。
メモリセルを用いたメモリに対してバイト書替えのよう
な複数ビット単位による書替えを実現することにある。
【００１０】本発明の別の目的は、スイッチゲート電極
とゲート窒化膜との間の絶縁膜にソースサイドから電子
が注入されることを防止して、書替え耐性を向上させる
ことにある。
とゲート窒化膜との間の絶縁膜にソースサイドから電子
が注入されることを防止して、書替え耐性を向上させる
ことにある。
【００１１】本発明の更に別の目的は、マルチストレー
ジ形態のメモリセルにおけるソースサイドからの書き込
み電流を低減させることにある。
ジ形態のメモリセルにおけるソースサイドからの書き込
み電流を低減させることにある。
【００１２】本発明のその他の目的は、オンチップのマ
ルチストレージ形態のメモリセルによる電力消費という
点で非接触ＩＣカードへの搭載に最適なマイクロコンピ
ュータ若しくはデータプロセッサのような半導体装置を
提供することにある。
ルチストレージ形態のメモリセルによる電力消費という
点で非接触ＩＣカードへの搭載に最適なマイクロコンピ
ュータ若しくはデータプロセッサのような半導体装置を
提供することにある。
【００１３】更に、本発明は、上記バイト書替えが可能
であって書替え耐性の優れるマルチストレージ形態のメ
モリセルを比較的容易に製造することができる方法を提
供することを目的とするものである。
であって書替え耐性の優れるマルチストレージ形態のメ
モリセルを比較的容易に製造することができる方法を提
供することを目的とするものである。
【００１４】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１６】〔１〕《メモリセル構造と複数ビット書き
込み》半導体装置に搭載されるマルチストレージ形態の
不揮発性メモリセルは、第１半導体領域（３０）上に第
１及び第２ゲート絶縁膜（３１，３２）を介してメモリ
ゲート電極（３３）が形成され、その両側の第１半導体
領域上に第３ゲート絶縁膜（３４，３５）を介して第１
及び第２スイッチゲート電極（３６，３７）が形成さ
れ、前記夫々のスイッチゲート電極下近傍の前記第１半
導体領域にソース又はドレイン電極とされる第１及び第
２信号電極（３８，３９）が形成され、前記メモリゲー
ト電極とスイッチゲート電極が夫々第１方向に延在され
た構成を有する。
込み》半導体装置に搭載されるマルチストレージ形態の
不揮発性メモリセルは、第１半導体領域（３０）上に第
１及び第２ゲート絶縁膜（３１，３２）を介してメモリ
ゲート電極（３３）が形成され、その両側の第１半導体
領域上に第３ゲート絶縁膜（３４，３５）を介して第１
及び第２スイッチゲート電極（３６，３７）が形成さ
れ、前記夫々のスイッチゲート電極下近傍の前記第１半
導体領域にソース又はドレイン電極とされる第１及び第
２信号電極（３８，３９）が形成され、前記メモリゲー
ト電極とスイッチゲート電極が夫々第１方向に延在され
た構成を有する。
【００１７】この不揮発性メモリセルは第２ゲート絶縁
膜が捕獲しているキャリア例えば電子の量に応じてメモ
リゲート電極から見た閾値電圧が相違されることで情報
記憶が行なわれ、電子の注入が前記ソースサイド注入方
式で可能にされる。例えば消去は、メモリゲート電極と
第１半導体領域の間に電界をかけて第２ゲート絶縁膜か
ら第１半導体領域に電子を引き抜いて行う。例えば書込
みは、ソースサイド注入方式で行い、メモリゲート電極
を高電位とし、そのメモリセルにオン状態のスイッチゲ
ート電極を介してチャネル電流が流れるようにし、メモ
リゲート電極と第１半導体領域及びソースとされる信号
電極との間に電界を形成する。これにより、ソース電極
とされる信号電極からの電子がスイッチゲート電極によ
って絞られたチャネルを通過するときに加速されてエネ
ルギーが高められ、これが更にメモリゲート電極と第１
半導体領域との間の高電界で加速され、ソース電極とさ
れる信号電極側の第２ゲート絶縁膜に捕獲される。
膜が捕獲しているキャリア例えば電子の量に応じてメモ
リゲート電極から見た閾値電圧が相違されることで情報
記憶が行なわれ、電子の注入が前記ソースサイド注入方
式で可能にされる。例えば消去は、メモリゲート電極と
第１半導体領域の間に電界をかけて第２ゲート絶縁膜か
ら第１半導体領域に電子を引き抜いて行う。例えば書込
みは、ソースサイド注入方式で行い、メモリゲート電極
を高電位とし、そのメモリセルにオン状態のスイッチゲ
ート電極を介してチャネル電流が流れるようにし、メモ
リゲート電極と第１半導体領域及びソースとされる信号
電極との間に電界を形成する。これにより、ソース電極
とされる信号電極からの電子がスイッチゲート電極によ
って絞られたチャネルを通過するときに加速されてエネ
ルギーが高められ、これが更にメモリゲート電極と第１
半導体領域との間の高電界で加速され、ソース電極とさ
れる信号電極側の第２ゲート絶縁膜に捕獲される。
【００１８】上記メモリセル構造によれば、前記ソース
サイド注入で書き込みを行うから、書き込み電流も低減
できる。
サイド注入で書き込みを行うから、書き込み電流も低減
できる。
【００１９】特に、メモリゲート電極とスイッチゲート
電極が同一方向に並列されたメモリセル構造を採用する
から、メモリゲート電極とスイッチゲート電極が共通化
された複数個のメモリセルには共通のメモリゲート電極
に書き込み電圧を印加しても夫々のメモリセルにはそれ
固有の第１及び第２信号電極を介して書き込み及び書き
込み阻止の電圧状態を与えることができる。このとき、
書き込み対象メモリセルとは異なるメモリゲート電極及
びスイッチゲート電極を有する書き込み非選択のメモリ
セルに対してそれらスイッチゲート電極をカットオフ状
態にすれば、書き込み非選択メモリセルの第２ゲート絶
縁膜に不所望な高電界が作用される事態を阻止すること
ができる。したがって、バイト単位のように複数個のメ
モリセル単位で書き込みを行うことができる。
電極が同一方向に並列されたメモリセル構造を採用する
から、メモリゲート電極とスイッチゲート電極が共通化
された複数個のメモリセルには共通のメモリゲート電極
に書き込み電圧を印加しても夫々のメモリセルにはそれ
固有の第１及び第２信号電極を介して書き込み及び書き
込み阻止の電圧状態を与えることができる。このとき、
書き込み対象メモリセルとは異なるメモリゲート電極及
びスイッチゲート電極を有する書き込み非選択のメモリ
セルに対してそれらスイッチゲート電極をカットオフ状
態にすれば、書き込み非選択メモリセルの第２ゲート絶
縁膜に不所望な高電界が作用される事態を阻止すること
ができる。したがって、バイト単位のように複数個のメ
モリセル単位で書き込みを行うことができる。
【００２０】上記不揮発性メモリセルによる情報記憶の
類型を説明する。前記１個の不揮発性メモリセルは、前
記第２ゲート絶縁膜の第１スイッチゲート電極側にキャ
リア例えば電子が捕獲された第１状態（第１書き込み状
態）、前記第１状態の捕獲電子が減少された第２状態
（第１消去状態）、前記第２ゲート絶縁膜の第２スイッ
チゲート電極側に電子が捕獲された第３状態（第２書き
込み状態）、又は前記第３状態の捕獲電子が減少された
第４状態（第２消去状態）に応じて、２ビットの情報を
記憶する。
類型を説明する。前記１個の不揮発性メモリセルは、前
記第２ゲート絶縁膜の第１スイッチゲート電極側にキャ
リア例えば電子が捕獲された第１状態（第１書き込み状
態）、前記第１状態の捕獲電子が減少された第２状態
（第１消去状態）、前記第２ゲート絶縁膜の第２スイッ
チゲート電極側に電子が捕獲された第３状態（第２書き
込み状態）、又は前記第３状態の捕獲電子が減少された
第４状態（第２消去状態）に応じて、２ビットの情報を
記憶する。
【００２１】ＭＯＳ型トランジスタの閾値電圧はソース
側に注入されている電荷の影響を主として受けるので、
上記マルチストレージ形態のメモリセルに対してはソー
ス・ドレインを入換えてリード動作を行うことにより、
１個の不揮発性メモリセルから２ビットの記憶情報を前
後して得ることができる。具体的には次のように行うこ
とが可能である。前記第２スイッチゲート電極で選択さ
れる第２信号電極の電位が前記第１スイッチゲート電極
で選択される第１信号電極の電位よりも高くされること
により前記第１状態又は第２状態の１ビットの記憶情報
の読み出しを行うことができる。また、前記第１スイッ
チゲート電極で選択される第１信号電極の電位が前記第
２スイッチゲート電極で選択される第２信号電極の電位
よりも高くされることにより前記第３状態又は第４状態
の１ビットの記憶情報の読み出しを行うことができる。
側に注入されている電荷の影響を主として受けるので、
上記マルチストレージ形態のメモリセルに対してはソー
ス・ドレインを入換えてリード動作を行うことにより、
１個の不揮発性メモリセルから２ビットの記憶情報を前
後して得ることができる。具体的には次のように行うこ
とが可能である。前記第２スイッチゲート電極で選択さ
れる第２信号電極の電位が前記第１スイッチゲート電極
で選択される第１信号電極の電位よりも高くされること
により前記第１状態又は第２状態の１ビットの記憶情報
の読み出しを行うことができる。また、前記第１スイッ
チゲート電極で選択される第１信号電極の電位が前記第
２スイッチゲート電極で選択される第２信号電極の電位
よりも高くされることにより前記第３状態又は第４状態
の１ビットの記憶情報の読み出しを行うことができる。
【００２２】〔２〕《メモリセルアレイ》複数個の前記
不揮発性メモリセル（ＭＣ）をマトリクス配置したメモ
リセルアレイに着目する。メモリセルアレイは、前記第
１及び第２信号電極が結合され前記第１方向とほぼ直角
な第２方向に延在される第１及び第２信号配線を有し、
前記第１及び第２信号配線は第２方向に並列する複数個
の不揮発性メモリセルに共有され、前記メモリゲート電
極及びスイッチゲート電極は第１方向に並列する複数個
の不揮発性メモリセルに共通化される。
不揮発性メモリセル（ＭＣ）をマトリクス配置したメモ
リセルアレイに着目する。メモリセルアレイは、前記第
１及び第２信号電極が結合され前記第１方向とほぼ直角
な第２方向に延在される第１及び第２信号配線を有し、
前記第１及び第２信号配線は第２方向に並列する複数個
の不揮発性メモリセルに共有され、前記メモリゲート電
極及びスイッチゲート電極は第１方向に並列する複数個
の不揮発性メモリセルに共通化される。
【００２３】第１方向に隣接してメモリゲート電極が共
通の１対の前記不揮発性メモリセルに対しては、前記第
１又は第２信号電極の何れか一方を共通化し、他方を個
別化して、対応する第１及び第２信号配線に接続する構
成を採用してよい。これにより、信号配線の数を減らす
ことができ、メモリセルアレイによるチップ占有面積の
低減に寄与する。
通の１対の前記不揮発性メモリセルに対しては、前記第
１又は第２信号電極の何れか一方を共通化し、他方を個
別化して、対応する第１及び第２信号配線に接続する構
成を採用してよい。これにより、信号配線の数を減らす
ことができ、メモリセルアレイによるチップ占有面積の
低減に寄与する。
【００２４】〔３〕《消去》前記第１半導体領域をウェ
ル領域とすると、前記メモリゲート電極と第１及び第２
スイッチゲート電極を共有する複数個の前記不揮発性メ
モリセルを、電気的に分離された複数個のウェル領域
（３０ｍ，３０ｎ）に分割配置し、前記ウェル領域と前
記メモリゲート電極との間の電位差に応じて前記第２ゲ
ート絶縁膜からウェル領域に電子を放出させる。これに
より、ウェル領域単位でメモリセルの消去のような電子
放出を行うことができる。ウェル単位の消去が可能であ
れば例えば、バイト毎のウェル分離によりバイト毎の消
去動作が可能となるが、ウェル領域の分割数が多くなる
と、ウェル分離領域が相対的に増大することによりメモ
リセルアレイのチップ占有面積が大きくなる。
ル領域とすると、前記メモリゲート電極と第１及び第２
スイッチゲート電極を共有する複数個の前記不揮発性メ
モリセルを、電気的に分離された複数個のウェル領域
（３０ｍ，３０ｎ）に分割配置し、前記ウェル領域と前
記メモリゲート電極との間の電位差に応じて前記第２ゲ
ート絶縁膜からウェル領域に電子を放出させる。これに
より、ウェル領域単位でメモリセルの消去のような電子
放出を行うことができる。ウェル単位の消去が可能であ
れば例えば、バイト毎のウェル分離によりバイト毎の消
去動作が可能となるが、ウェル領域の分割数が多くなる
と、ウェル分離領域が相対的に増大することによりメモ
リセルアレイのチップ占有面積が大きくなる。
【００２５】ウェル領域の分割数を減らしても少数のビ
ット単位で消去可能にするには、前記第１又は第２スイ
ッチゲート電極で選択される前記第１又は第２信号電極
と前記第１半導体領域との間の電位差に応じて前記第２
ゲート絶縁膜から第１半導体領域に電子を放出させるよ
うにすればよい。これにより、前記第１又は第２信号電
極という最小単位で消去動作可能になる。
ット単位で消去可能にするには、前記第１又は第２スイ
ッチゲート電極で選択される前記第１又は第２信号電極
と前記第１半導体領域との間の電位差に応じて前記第２
ゲート絶縁膜から第１半導体領域に電子を放出させるよ
うにすればよい。これにより、前記第１又は第２信号電
極という最小単位で消去動作可能になる。
【００２６】メモリゲート電極を最小単位として消去可
能にするには、前記第１又は第２スイッチゲート電極で
選択される信号電極とメモリゲート電極との電位差に応
じて前記第２絶縁膜からメモリゲート電極に電子を放出
させるようにすればよい。
能にするには、前記第１又は第２スイッチゲート電極で
選択される信号電極とメモリゲート電極との電位差に応
じて前記第２絶縁膜からメモリゲート電極に電子を放出
させるようにすればよい。
【００２７】〔４〕《低消費電力と書き換え耐性の向
上》前記第１及び第２ゲート絶縁膜下の第１半導体領域
に当該絶縁膜の幅寸法以下の幅をもって高濃度不純物領
域（６０，８０）を形成する。前記第２ゲート絶縁膜の
第１スイッチゲート電極側又は第２スイッチゲート電極
側に電子を捕獲させるとき、前記第１半導体領域に逆方
向基板バイアス電圧（ｐ型の第１半導体領域の場合には
負の基板バイアス電位）を与える。これにより、高濃度
不純物領域のところで第１及び第２ゲート絶縁膜の縦方
向（積層方向）に強電界を生ずると共に、高濃度不純物
領域直下でホールが第１半導体領域に引き込まれ、結果
として２次電子が発生し、ソースから供給される電子と
共にその２次電子も第２ゲート絶縁膜に注入される。こ
れにより、メモリゲート電極とソース電極間の電界が小
さくても、短時間でホットエレクトロンを生成して第２
ゲート絶縁膜に注入することができる。したがって、ビ
ット線から供給すべき書き込み電流を減らすことができ
るので低消費電力を促進でき、書き込み時間の短縮も可
能になり、その上、メモリゲート電極とソース電極間の
電界が小さいのでスイッチゲート電極とゲート窒化膜と
の間の絶縁膜にソースサイドから電子が注入される確率
も下がり、書き換え耐性も向上する。特に高濃度不純物
領域は第２ゲート絶縁膜下の第１半導体領域に局部的に
設けられているだけであるから、ソースやドレインの接
合耐圧を劣化させずに基板バイアス電圧を印加すること
ができる。
上》前記第１及び第２ゲート絶縁膜下の第１半導体領域
に当該絶縁膜の幅寸法以下の幅をもって高濃度不純物領
域（６０，８０）を形成する。前記第２ゲート絶縁膜の
第１スイッチゲート電極側又は第２スイッチゲート電極
側に電子を捕獲させるとき、前記第１半導体領域に逆方
向基板バイアス電圧（ｐ型の第１半導体領域の場合には
負の基板バイアス電位）を与える。これにより、高濃度
不純物領域のところで第１及び第２ゲート絶縁膜の縦方
向（積層方向）に強電界を生ずると共に、高濃度不純物
領域直下でホールが第１半導体領域に引き込まれ、結果
として２次電子が発生し、ソースから供給される電子と
共にその２次電子も第２ゲート絶縁膜に注入される。こ
れにより、メモリゲート電極とソース電極間の電界が小
さくても、短時間でホットエレクトロンを生成して第２
ゲート絶縁膜に注入することができる。したがって、ビ
ット線から供給すべき書き込み電流を減らすことができ
るので低消費電力を促進でき、書き込み時間の短縮も可
能になり、その上、メモリゲート電極とソース電極間の
電界が小さいのでスイッチゲート電極とゲート窒化膜と
の間の絶縁膜にソースサイドから電子が注入される確率
も下がり、書き換え耐性も向上する。特に高濃度不純物
領域は第２ゲート絶縁膜下の第１半導体領域に局部的に
設けられているだけであるから、ソースやドレインの接
合耐圧を劣化させずに基板バイアス電圧を印加すること
ができる。
【００２８】〔５〕《センスアンプ数の削減》前述のよ
うに、ＭＯＳ型トランジスタの閾値電圧はソース側に注
入されている電荷の影響を主として受けるので、ソース
・ドレインを入換えてリード動作を行うことにより、１
個の不揮発性メモリセルから２ビットの記憶情報を前後
して得ることができる。ソース・ドレインを入換えて読
み出し動作を行う性質上、読み出し情報を検出するため
のセンスアンプをメモリセルの第１及び第２信号電極の
夫々に対応させて別々に設けてもよい。チップ占有面積
の低減という観点よりすると、メモリセルの第１及び第
２信号電極の双方にセンスアンプを共用させる構成を採
用するとよい。例えば、読み出し動作時にソースとされ
る信号電極にセンスアンプを選択的に切替え接続する。
或は、前記不揮発性メモリセルの第１信号電極に第１信
号配線を接続し、前記不揮発性メモリセルの第２信号電
極に第２信号配線を接続し、前記第１信号配線及び前記
第２信号配線をプリチャージ可能なプリチャージ回路
（５３）、前記第１信号配線のレベル変化を検出するセ
ンスアンプ（５０）、及び制御回路（５４，１０４）を
設け、前記制御回路には、リードアドレスに応じて第１
又は第２信号電極の何れか一方を高電位に他方を低電位
とするように前記プリチャージ回路にプリチャージ動作
させ、プリチャージ完了後、センスアンプに第１信号配
線におけるレベル変化の有無を検出させるようにしても
よい。
うに、ＭＯＳ型トランジスタの閾値電圧はソース側に注
入されている電荷の影響を主として受けるので、ソース
・ドレインを入換えてリード動作を行うことにより、１
個の不揮発性メモリセルから２ビットの記憶情報を前後
して得ることができる。ソース・ドレインを入換えて読
み出し動作を行う性質上、読み出し情報を検出するため
のセンスアンプをメモリセルの第１及び第２信号電極の
夫々に対応させて別々に設けてもよい。チップ占有面積
の低減という観点よりすると、メモリセルの第１及び第
２信号電極の双方にセンスアンプを共用させる構成を採
用するとよい。例えば、読み出し動作時にソースとされ
る信号電極にセンスアンプを選択的に切替え接続する。
或は、前記不揮発性メモリセルの第１信号電極に第１信
号配線を接続し、前記不揮発性メモリセルの第２信号電
極に第２信号配線を接続し、前記第１信号配線及び前記
第２信号配線をプリチャージ可能なプリチャージ回路
（５３）、前記第１信号配線のレベル変化を検出するセ
ンスアンプ（５０）、及び制御回路（５４，１０４）を
設け、前記制御回路には、リードアドレスに応じて第１
又は第２信号電極の何れか一方を高電位に他方を低電位
とするように前記プリチャージ回路にプリチャージ動作
させ、プリチャージ完了後、センスアンプに第１信号配
線におけるレベル変化の有無を検出させるようにしても
よい。
【００２９】〔６〕《ＩＣカード》前記マルチストレー
ジ形態の不揮発性メモリセルを搭載した半導体装置は、
マイクロコンピュータやデータプロセッサ等のデータ処
理ＬＳＩ、特定用途向けにシステムオンチップを実現す
るシステムＬＳＩ、或は不揮発性メモリＬＳＩとして実
現可能である。例えばマイクロコンピュータ若しくはデ
ータプロセッサ等のデータ処理ＬＳＩを想定すると、そ
の半導体装置は、前記不揮発性メモリセルを記憶素子と
して有するメモリ回路（ＭＥＭ）と、前記メモリ回路を
アクセス可能なＣＰＵ（１１０）と、前記ＣＰＵに接続
される外部インタフェース回路（１１３）とを１個の半
導体チップに有して構成するこができる。
ジ形態の不揮発性メモリセルを搭載した半導体装置は、
マイクロコンピュータやデータプロセッサ等のデータ処
理ＬＳＩ、特定用途向けにシステムオンチップを実現す
るシステムＬＳＩ、或は不揮発性メモリＬＳＩとして実
現可能である。例えばマイクロコンピュータ若しくはデ
ータプロセッサ等のデータ処理ＬＳＩを想定すると、そ
の半導体装置は、前記不揮発性メモリセルを記憶素子と
して有するメモリ回路（ＭＥＭ）と、前記メモリ回路を
アクセス可能なＣＰＵ（１１０）と、前記ＣＰＵに接続
される外部インタフェース回路（１１３）とを１個の半
導体チップに有して構成するこができる。
【００３０】このような半導体装置をＩＣカード用マイ
クロコンピュータとすれば、ＩＣカードは、カード基板
に、前記半導体装置と、前記半導体装置の前記外部イン
タフェース回路に接続するカードインタフェース端子を
設けて構成することが可能である。非接触ＩＣカードの
場合にはカード基板にアンテナを有し、例えば交流磁界
によって電力伝送を、電磁誘導による通信を、非接触で
行うことができる。或は電力伝送と情報通信の双方を電
磁誘導で行ってもよい。また、電力伝送だけを非接触で
行ってもよい。
クロコンピュータとすれば、ＩＣカードは、カード基板
に、前記半導体装置と、前記半導体装置の前記外部イン
タフェース回路に接続するカードインタフェース端子を
設けて構成することが可能である。非接触ＩＣカードの
場合にはカード基板にアンテナを有し、例えば交流磁界
によって電力伝送を、電磁誘導による通信を、非接触で
行うことができる。或は電力伝送と情報通信の双方を電
磁誘導で行ってもよい。また、電力伝送だけを非接触で
行ってもよい。
【００３１】〔７〕《半導体装置の製造方法》前記マル
チストレージ形態の不揮発性メモリセルの内、第２ゲー
ト絶縁膜直下の第１半導体領域に高濃度不純物領域を持
つメモリデバイス構造を製造する方法の観点による発明
は、メモリゲート電極をマスクとして高濃度不純物を第
１半導体領域に導入する第１製造方法と、スイッチゲー
ト電極をマスクとして高濃度不純物を第１半導体領域に
導入する第２製造方法に大別される。
チストレージ形態の不揮発性メモリセルの内、第２ゲー
ト絶縁膜直下の第１半導体領域に高濃度不純物領域を持
つメモリデバイス構造を製造する方法の観点による発明
は、メモリゲート電極をマスクとして高濃度不純物を第
１半導体領域に導入する第１製造方法と、スイッチゲー
ト電極をマスクとして高濃度不純物を第１半導体領域に
導入する第２製造方法に大別される。
【００３２】第１製造方法は、（ａ）半導体基板の主面
に第１導電型（ｐ型）の第１半導体領域（３０）を形成
する工程と、（ｂ）前記第１半導体領域上の前記半導体
基板の主面に、順に第１絶縁膜、第２絶縁膜を形成する
工程と、（ｃ）前記第２絶縁膜上に、前記半導体基板の
主面の第１方向において第１の幅を有し、前記第１方向
に対してほぼ垂直な第２方向において第２の幅を有する
第１導体片（メモリゲート電極）を形成する工程と、
（ｄ）前記第１方向において、前記第１導体片の下部の
前記第１半導体領域内に、選択的に第２半導体領域（高
濃度不純物領域６０）を形成する為に、前記第１導電型
の第１不純物（ｐ型：Ｂ）を導入する工程と、（ｅ）前
記第１方向において、前記第１導体片の側壁に第３絶縁
膜を形成する工程と、（ｆ）前記第１方向における前記
第１導体片の両端に前記第３絶縁膜を介して、前記第１
方向において第３の幅を有し、前記第２方向において第
４の幅を有する第２及び第３導体片（スイッチゲート電
極）を形成する工程と、（ｇ）前記第１方向において、
前記第２及び第３導体片の前記第１導体片と反対側の前
記第１半導体領域内に第３半導体領域（ソース／ドレイ
ン）を形成する為に、前記第１導電型と反対の第２導電
型（ｎ型）の第２不純物を導入する工程とを、含む。
に第１導電型（ｐ型）の第１半導体領域（３０）を形成
する工程と、（ｂ）前記第１半導体領域上の前記半導体
基板の主面に、順に第１絶縁膜、第２絶縁膜を形成する
工程と、（ｃ）前記第２絶縁膜上に、前記半導体基板の
主面の第１方向において第１の幅を有し、前記第１方向
に対してほぼ垂直な第２方向において第２の幅を有する
第１導体片（メモリゲート電極）を形成する工程と、
（ｄ）前記第１方向において、前記第１導体片の下部の
前記第１半導体領域内に、選択的に第２半導体領域（高
濃度不純物領域６０）を形成する為に、前記第１導電型
の第１不純物（ｐ型：Ｂ）を導入する工程と、（ｅ）前
記第１方向において、前記第１導体片の側壁に第３絶縁
膜を形成する工程と、（ｆ）前記第１方向における前記
第１導体片の両端に前記第３絶縁膜を介して、前記第１
方向において第３の幅を有し、前記第２方向において第
４の幅を有する第２及び第３導体片（スイッチゲート電
極）を形成する工程と、（ｇ）前記第１方向において、
前記第２及び第３導体片の前記第１導体片と反対側の前
記第１半導体領域内に第３半導体領域（ソース／ドレイ
ン）を形成する為に、前記第１導電型と反対の第２導電
型（ｎ型）の第２不純物を導入する工程とを、含む。
【００３３】前記第２半導体領域の形成工程は、更に、
前記第１導体片の両端の前記第１半導体領域に、前記第
２導電型の第３不純物（ｎ型：Ａｓ）を導入する工程を
含み、前記第３不純物は前記半導体基板の主面に対し第
１の角度を持ってイオン打ち込みされ、前記第１不純物
は前記半導体基板の主面に対し第２の角度を持ってイオ
ン打ち込みされ、前記第１の角度は、前記第２の角度よ
りも大きくされてよい。これにより、第１不純物による
高濃度不純物領域としての第２半導体領域が第１導体片
の第１方向両端から外側にはみ出してもその部分の不純
物濃度を後から修正できるから、第２半導体領域を高精
度に作ることができる。
前記第１導体片の両端の前記第１半導体領域に、前記第
２導電型の第３不純物（ｎ型：Ａｓ）を導入する工程を
含み、前記第３不純物は前記半導体基板の主面に対し第
１の角度を持ってイオン打ち込みされ、前記第１不純物
は前記半導体基板の主面に対し第２の角度を持ってイオ
ン打ち込みされ、前記第１の角度は、前記第２の角度よ
りも大きくされてよい。これにより、第１不純物による
高濃度不純物領域としての第２半導体領域が第１導体片
の第１方向両端から外側にはみ出してもその部分の不純
物濃度を後から修正できるから、第２半導体領域を高精
度に作ることができる。
【００３４】前記第１導体片の第２の幅を前記第１の幅
よりも大きくし、前記第２導体片の第４の幅を前記第３
の幅よりも大きくして、第１及び第２導体片を第２方向
に延在させるようにしてよい。これによって製造される
メモリセルは前述の通りバイト単位のような複数ビット
単位で書替え可能になる。
よりも大きくし、前記第２導体片の第４の幅を前記第３
の幅よりも大きくして、第１及び第２導体片を第２方向
に延在させるようにしてよい。これによって製造される
メモリセルは前述の通りバイト単位のような複数ビット
単位で書替え可能になる。
【００３５】前記第１絶縁膜は酸化珪素から構成し、前
記第２絶縁膜は窒化珪素から構成してよい。
記第２絶縁膜は窒化珪素から構成してよい。
【００３６】前記第２製造方法は、（ａ）半導体基板の
主面に第１導電型（ｐ型）の第１半導体領域（３０）を
形成する工程と、（ｂ）前記第１半導体領域上に所定の
間隔で、前記半導体基板の主面の第１方向において第１
の幅を有し、前記第１方向に対してほぼ垂直な第２方向
において第２の幅を有する２つの第１導体片（スイッチ
ゲート電極）を形成する工程と、（ｃ）前記第１導体片
の間の領域において、前記第１導体片の側壁に第１絶縁
膜を形成する工程と、（ｄ）前記第１導体片の間の領域
であって、前記第１導体片の側壁に形成された第１絶縁
膜に挟まれた領域の前記第１半導体領域内に、第２半導
体領域（高濃度不純物領域８０）を形成する為に前記第
１導電型の第１不純物（ｐ型：Ｂ）を導入する工程と、
（ｅ）前記第１導体片の間の領域において、前記半導体
基板の表面に第２絶縁膜及び第３絶縁膜を形成する工程
と、（ｆ）前記第３絶縁膜上に前記第１方向において第
３の幅を有し、前記第２方向において第４の幅を有する
第２導体片（メモリゲート電極）を形成する工程と、
（ｇ）前記第１方向において、前記１導体片の前記第２
導体片と反対側の前記第１半導体領域内に第３半導体領
域（ソース／ドレイン）を形成する為に、前記第１導電
型と反対の第２導電型の第２不純物（ｎ型）を導入する
工程と、を含む。
主面に第１導電型（ｐ型）の第１半導体領域（３０）を
形成する工程と、（ｂ）前記第１半導体領域上に所定の
間隔で、前記半導体基板の主面の第１方向において第１
の幅を有し、前記第１方向に対してほぼ垂直な第２方向
において第２の幅を有する２つの第１導体片（スイッチ
ゲート電極）を形成する工程と、（ｃ）前記第１導体片
の間の領域において、前記第１導体片の側壁に第１絶縁
膜を形成する工程と、（ｄ）前記第１導体片の間の領域
であって、前記第１導体片の側壁に形成された第１絶縁
膜に挟まれた領域の前記第１半導体領域内に、第２半導
体領域（高濃度不純物領域８０）を形成する為に前記第
１導電型の第１不純物（ｐ型：Ｂ）を導入する工程と、
（ｅ）前記第１導体片の間の領域において、前記半導体
基板の表面に第２絶縁膜及び第３絶縁膜を形成する工程
と、（ｆ）前記第３絶縁膜上に前記第１方向において第
３の幅を有し、前記第２方向において第４の幅を有する
第２導体片（メモリゲート電極）を形成する工程と、
（ｇ）前記第１方向において、前記１導体片の前記第２
導体片と反対側の前記第１半導体領域内に第３半導体領
域（ソース／ドレイン）を形成する為に、前記第１導電
型と反対の第２導電型の第２不純物（ｎ型）を導入する
工程と、を含む。
【００３７】第２製造方法において、前記第１絶縁膜形
成工程は、半導体基板上に絶縁膜を堆積する工程と、前
記絶縁膜に異方性エッチングを施し、前記第１導体片の
側壁に選択的に前記絶縁膜を残す工程と、を含んでよ
い。
成工程は、半導体基板上に絶縁膜を堆積する工程と、前
記絶縁膜に異方性エッチングを施し、前記第１導体片の
側壁に選択的に前記絶縁膜を残す工程と、を含んでよ
い。
【００３８】前記第２導体片は、前記第１導体片の側壁
上に前記第３絶縁膜を介して形成されてよい。前記第２
絶縁膜は酸化珪素から構成し、前記第３絶縁膜は窒化珪
素から構成してよい。
上に前記第３絶縁膜を介して形成されてよい。前記第２
絶縁膜は酸化珪素から構成し、前記第３絶縁膜は窒化珪
素から構成してよい。
【００３９】前記第１導体片の第２の幅を前記第１の幅
よりも大きく、前記第２導体片の第４の幅を前記第３の
幅よりも大きくして、第１及び第２導体片を第２方向に
延在させてよい。これによって製造されるメモリセルは
前述の通りバイト単位のような複数ビットまとめた書き
込みなどが可能になる。
よりも大きく、前記第２導体片の第４の幅を前記第３の
幅よりも大きくして、第１及び第２導体片を第２方向に
延在させてよい。これによって製造されるメモリセルは
前述の通りバイト単位のような複数ビットまとめた書き
込みなどが可能になる。
【００４０】
【発明の実施の形態】《ＭＯＮＯＳメモリセル構造》図
１には本発明に係る不揮発性メモリセルの縦断面図が例
示され、図２にはその不揮発性メモリセルの平面レイア
ウトが例示される。図１は図２のＡ−Ａ’断面図になっ
ており、ソースサイド注入方式による電子注入位置の異
なる２種類の状態を（Ａ），（Ｂ）で示している。同図
に示される不揮発性メモリセルはソースサイドからの電
子の注入位置に応じて１個で２ビットの情報を記憶する
ことができる。
１には本発明に係る不揮発性メモリセルの縦断面図が例
示され、図２にはその不揮発性メモリセルの平面レイア
ウトが例示される。図１は図２のＡ−Ａ’断面図になっ
ており、ソースサイド注入方式による電子注入位置の異
なる２種類の状態を（Ａ），（Ｂ）で示している。同図
に示される不揮発性メモリセルはソースサイドからの電
子の注入位置に応じて１個で２ビットの情報を記憶する
ことができる。
【００４１】図１に例示される不揮発性メモリセルは、
半導体領域例えばｐ型のウェル領域上３０にゲート酸化
膜３１とゲート窒化膜３２が積層され、その上にワード
線を構成するメモリゲート電極（メモリゲート）３３が
形成され、その両側の半導体領域上にゲート酸化膜３
４，３５を介してスイッチ制御線を構成するスイッチゲ
ート電極（サイドゲート）３６，３７が形成され、夫々
のスイッチゲート電極３６，３７下近傍の前記半導体領
域にソース又はドレイン電極とされる信号電極３８，３
９が形成される。前記ゲート窒化膜３２及びメモリゲー
ト電極３３とスイッチゲート電極３６，３７との間には
層間絶縁膜４０が介在されている。
半導体領域例えばｐ型のウェル領域上３０にゲート酸化
膜３１とゲート窒化膜３２が積層され、その上にワード
線を構成するメモリゲート電極（メモリゲート）３３が
形成され、その両側の半導体領域上にゲート酸化膜３
４，３５を介してスイッチ制御線を構成するスイッチゲ
ート電極（サイドゲート）３６，３７が形成され、夫々
のスイッチゲート電極３６，３７下近傍の前記半導体領
域にソース又はドレイン電極とされる信号電極３８，３
９が形成される。前記ゲート窒化膜３２及びメモリゲー
ト電極３３とスイッチゲート電極３６，３７との間には
層間絶縁膜４０が介在されている。
【００４２】この不揮発性メモリセルに対する消去は例
えばメモリゲート電極３３とウェル領域３０との間に電
界をかけて電子をウェル領域３０に引き抜いて行う。書
込みはソースサイドホットエレクトロン注入方式で行
う。例えば図１の（Ａ）において、メモリゲート電極３
３を高電位とし、そのメモリセルにオン状態のスイッチ
ゲート電極３６を介してチャネル電流が流れるように
し、メモリゲート電極３３とウェル領域３０及びソース
電極３８との間に電界を形成する。これにより、ソース
電極とされる信号電極３８からの電子がスイッチゲート
電極３６により絞られたチャネルを通過するときに加速
されてエネルギーが高められ、これが更にメモリゲート
電極３３とウェル領域３０間の高電界で加速され、ソー
ス電極とされる信号電３８極側からゲート窒化膜３２に
捕獲される。電子のソースサイド注入によって書込みを
行うから、読み出し時のソース・ドレインは書込み時と
同じでよく、信号電極３９をドレインとし、信号電極３
８をソースとすればよい。図１の（Ａ）はシリコン窒化
膜の左側に電子を注入する場合を想定し、（Ｂ）はシリ
コン窒化膜の右側に電子を注入する場合を想定してい
る。図においてＷは書き込み時における電子の注入方
向、Ｒは読み出し動作時の電子の移動方向を意味する。
えばメモリゲート電極３３とウェル領域３０との間に電
界をかけて電子をウェル領域３０に引き抜いて行う。書
込みはソースサイドホットエレクトロン注入方式で行
う。例えば図１の（Ａ）において、メモリゲート電極３
３を高電位とし、そのメモリセルにオン状態のスイッチ
ゲート電極３６を介してチャネル電流が流れるように
し、メモリゲート電極３３とウェル領域３０及びソース
電極３８との間に電界を形成する。これにより、ソース
電極とされる信号電極３８からの電子がスイッチゲート
電極３６により絞られたチャネルを通過するときに加速
されてエネルギーが高められ、これが更にメモリゲート
電極３３とウェル領域３０間の高電界で加速され、ソー
ス電極とされる信号電３８極側からゲート窒化膜３２に
捕獲される。電子のソースサイド注入によって書込みを
行うから、読み出し時のソース・ドレインは書込み時と
同じでよく、信号電極３９をドレインとし、信号電極３
８をソースとすればよい。図１の（Ａ）はシリコン窒化
膜の左側に電子を注入する場合を想定し、（Ｂ）はシリ
コン窒化膜の右側に電子を注入する場合を想定してい
る。図においてＷは書き込み時における電子の注入方
向、Ｒは読み出し動作時の電子の移動方向を意味する。
【００４３】図１の不揮発性メモリセルを製造する場合
には、先ず、シリコン基板上にフィールド酸化膜４１を
形成した後メモリセル領域にゲート酸化膜３１を形成
し、その上にシリコンナイトライドによるゲート窒化膜
３２を構成する。その上に、第１層目ポリシリコンを加
工してメモリゲート電極（ワード線）３３を形成し、露
出した部分のゲート酸化膜３１とゲート窒化膜３２を除
去した後スイッチゲート電極のためのゲート酸化膜３
４、３５及び層間絶縁膜４０を形成する。その後、第２
層目ポリシリコンを堆積し、メモリゲート電極（ワード
線）３３と平行にスイッチゲート電極３６，３７を形成
する。メモリゲート電極３３とスイッチゲート電極３
６，３７をマスクとしてイオン注入を行い、ソース又は
ドレイン電極とされる信号電極３８，３９が形成され
る。その後、表面全体に層間絶縁膜を堆積し、コンタク
ト孔４２を開孔し、アルミニウム等のメタルを堆積し
て、信号配線としてのデータ線４３、４４、４５を形成
する。
には、先ず、シリコン基板上にフィールド酸化膜４１を
形成した後メモリセル領域にゲート酸化膜３１を形成
し、その上にシリコンナイトライドによるゲート窒化膜
３２を構成する。その上に、第１層目ポリシリコンを加
工してメモリゲート電極（ワード線）３３を形成し、露
出した部分のゲート酸化膜３１とゲート窒化膜３２を除
去した後スイッチゲート電極のためのゲート酸化膜３
４、３５及び層間絶縁膜４０を形成する。その後、第２
層目ポリシリコンを堆積し、メモリゲート電極（ワード
線）３３と平行にスイッチゲート電極３６，３７を形成
する。メモリゲート電極３３とスイッチゲート電極３
６，３７をマスクとしてイオン注入を行い、ソース又は
ドレイン電極とされる信号電極３８，３９が形成され
る。その後、表面全体に層間絶縁膜を堆積し、コンタク
ト孔４２を開孔し、アルミニウム等のメタルを堆積し
て、信号配線としてのデータ線４３、４４、４５を形成
する。
【００４４】図２の平面レイアウトは左右２個の不揮発
性メモリセルＭＣを最小単位として示しており、一方の
信号電極３８は双方のメモリセルＭＣに共通化されてデ
ータ線４４に接続されている。他方の信号電極３９は左
右２個のメモリセルＭＣに個別化されて夫々別々のデー
タ線４３，４５に接続されている。図２より明かなよう
に、メモリゲート電極３３とスイッチゲート電極３６，
３７はデータ線とほぼ直角な向きに延在されている。
性メモリセルＭＣを最小単位として示しており、一方の
信号電極３８は双方のメモリセルＭＣに共通化されてデ
ータ線４４に接続されている。他方の信号電極３９は左
右２個のメモリセルＭＣに個別化されて夫々別々のデー
タ線４３，４５に接続されている。図２より明かなよう
に、メモリゲート電極３３とスイッチゲート電極３６，
３７はデータ線とほぼ直角な向きに延在されている。
【００４５】図３には図２の最小単位のメモリセルレイ
アウトを複数倍した構成が例示される。図２の最小単位
のメモリセルレイアウトは、４ビット１ワードの構成に
相当されるから、図３は８ビットラ４ワード分の回路ブ
ロックが２組配置された構成になる。メモリゲート電極
３３は横方向に隣接するもの同士が接続されてワード線
を構成し、スイッチゲート電極３６，３７は横方向に隣
接するもの同士が接続されてスイッチ制御線を構成して
いる。
アウトを複数倍した構成が例示される。図２の最小単位
のメモリセルレイアウトは、４ビット１ワードの構成に
相当されるから、図３は８ビットラ４ワード分の回路ブ
ロックが２組配置された構成になる。メモリゲート電極
３３は横方向に隣接するもの同士が接続されてワード線
を構成し、スイッチゲート電極３６，３７は横方向に隣
接するもの同士が接続されてスイッチ制御線を構成して
いる。
【００４６】図２及び図３に示されるように、メモリゲ
ート電極３３が共通で隣接する１対の前記不揮発性メモ
リセルＭＣに対して、一方の信号電極３８を共通化し、
他方の信号電極３９を個別化して、それらを対応するデ
ータ線４３，４４，４５に接続する構成を採用すること
により、データ線の数を減らすことができ、メモリセル
アレイのチップ占有面積を低減させることが可能にな
る。
ート電極３３が共通で隣接する１対の前記不揮発性メモ
リセルＭＣに対して、一方の信号電極３８を共通化し、
他方の信号電極３９を個別化して、それらを対応するデ
ータ線４３，４４，４５に接続する構成を採用すること
により、データ線の数を減らすことができ、メモリセル
アレイのチップ占有面積を低減させることが可能にな
る。
【００４７】図４は図３のＡ−Ａ’断面を示し、図５は
図３のＢ−Ｂ’断面を示す。図４及び図５の構成は１ワ
ード当たり８ビット毎にｐ型ウェル領域（Ｐｗｅｌｌ）
３０に形成され、その間はｎ型ウェル領域（Ｎｗｅｌ
ｌ）４８で分離されている。
図３のＢ−Ｂ’断面を示す。図４及び図５の構成は１ワ
ード当たり８ビット毎にｐ型ウェル領域（Ｐｗｅｌｌ）
３０に形成され、その間はｎ型ウェル領域（Ｎｗｅｌ
ｌ）４８で分離されている。
【００４８】《消去・書き込み・読み出し》図６は図３
のレイアウトパターンに応ずる回路構成を示し、特に消
去動作のための電圧印可状態が例示される。便宜上ここ
では、延在された前記メモリゲート電極３３にｈ，ｉ，
ｊ，ｋのサフィックスを付してワード線３３ｈ〜３３ｋ
と表し、延在されたスイッチゲート電極３６，３７をス
イッチ制御線３６ｈ，３７ｈ〜３６ｋ，３７ｋとし、延
在された前記データ線４３，４４，４５をデータ線４３
ｈ，４４ｈ，４５ｈ〜４３ｋ，４４ｋ，４５ｋと表す。
同様にｐ型ウェル領域３０にｍ，ｎのサフィックスを付
してｐ型ウェル領域３０ｍ，３０ｎと表す。
のレイアウトパターンに応ずる回路構成を示し、特に消
去動作のための電圧印可状態が例示される。便宜上ここ
では、延在された前記メモリゲート電極３３にｈ，ｉ，
ｊ，ｋのサフィックスを付してワード線３３ｈ〜３３ｋ
と表し、延在されたスイッチゲート電極３６，３７をス
イッチ制御線３６ｈ，３７ｈ〜３６ｋ，３７ｋとし、延
在された前記データ線４３，４４，４５をデータ線４３
ｈ，４４ｈ，４５ｈ〜４３ｋ，４４ｋ，４５ｋと表す。
同様にｐ型ウェル領域３０にｍ，ｎのサフィックスを付
してｐ型ウェル領域３０ｍ，３０ｎと表す。
【００４９】消去動作はウェル領域毎３０ｍ、３０ｎに
ワード線３３ｈ〜３３ｋ単位で可能にされる。図６では
不揮発性メモリセルの楕円の印が付されたソースサイド
領域を消去対象とし、例えば、全てのデータ線４３ｈ，
４４ｈ，４５ｈ〜４３ｋ，４４ｋ，４５ｋ、非消去行の
ワード線３３ｈ，３３ｊ，３３ｋ、及び消去対象ウェル
領域３０ｍに正の高電圧Ｖｐｐ（６Ｖ）を印加し、消去
対象行のワード線３３ｉと非消去ウェル領域３０ｎには
負電圧−Ｖｐｗ（−３Ｖ）を印加する。そして、消去行
のスイッチ制御線（サイドゲート）３６ｉ，３７ｉを０
Ｖに、非消去行の両サイドゲート３６ｈ，３７ｈ、３６
ｊ，３７ｊ、３６ｋ，３７ｋにはＶｐｐ’>Ｖｐｐ＋Ｖ
ｔｈ（７．５Ｖ）を印加する。ここでＶｔｈはスイッチ
ゲート電極３６，３７によって構成されるサイドゲート
トランジスタの閾値電圧を意味する。
ワード線３３ｈ〜３３ｋ単位で可能にされる。図６では
不揮発性メモリセルの楕円の印が付されたソースサイド
領域を消去対象とし、例えば、全てのデータ線４３ｈ，
４４ｈ，４５ｈ〜４３ｋ，４４ｋ，４５ｋ、非消去行の
ワード線３３ｈ，３３ｊ，３３ｋ、及び消去対象ウェル
領域３０ｍに正の高電圧Ｖｐｐ（６Ｖ）を印加し、消去
対象行のワード線３３ｉと非消去ウェル領域３０ｎには
負電圧−Ｖｐｗ（−３Ｖ）を印加する。そして、消去行
のスイッチ制御線（サイドゲート）３６ｉ，３７ｉを０
Ｖに、非消去行の両サイドゲート３６ｈ，３７ｈ、３６
ｊ，３７ｊ、３６ｋ，３７ｋにはＶｐｐ’>Ｖｐｐ＋Ｖ
ｔｈ（７．５Ｖ）を印加する。ここでＶｔｈはスイッチ
ゲート電極３６，３７によって構成されるサイドゲート
トランジスタの閾値電圧を意味する。
【００５０】これにより、ウェル領域３０ｍにおいてワ
ード線３３ｉに接続された消去対象バイトのメモリセル
は、そのメモリゲート電極３３と基板（ウェル領域）と
の間にＶｐｐ＋Ｖｐｗの電位差（９Ｖ）が加わり、シリ
コンナイトライド膜３２中から電子がシリコン基板（ウ
ェル領域３０ｍ）へ引き抜かれると同時に正孔がシリコ
ンナイトライド膜３２中に注入されて消去状態とされ
る。この消去状態においてメモリゲート電極から見た閾
値電圧は低くされ、特に制限されないが、ここではディ
プレッションタイプになるようにされる。ディプリート
させるには、消去時間を長くすればよいが、ウェーハプ
ロセス段階でウェル領域に対する不純物濃度を予め制御
しておけば好都合である。一方、それ以外の非選択メモ
リセルにはスイッチゲート電極３６，３７を介してデー
タ線４３，４４，４５からチャネルに６Ｖが供給され、
消去が抑止される。
ード線３３ｉに接続された消去対象バイトのメモリセル
は、そのメモリゲート電極３３と基板（ウェル領域）と
の間にＶｐｐ＋Ｖｐｗの電位差（９Ｖ）が加わり、シリ
コンナイトライド膜３２中から電子がシリコン基板（ウ
ェル領域３０ｍ）へ引き抜かれると同時に正孔がシリコ
ンナイトライド膜３２中に注入されて消去状態とされ
る。この消去状態においてメモリゲート電極から見た閾
値電圧は低くされ、特に制限されないが、ここではディ
プレッションタイプになるようにされる。ディプリート
させるには、消去時間を長くすればよいが、ウェーハプ
ロセス段階でウェル領域に対する不純物濃度を予め制御
しておけば好都合である。一方、それ以外の非選択メモ
リセルにはスイッチゲート電極３６，３７を介してデー
タ線４３，４４，４５からチャネルに６Ｖが供給され、
消去が抑止される。
【００５１】図７、図８には図６の回路構成において書
き込み動作に必要な電圧印可状態が例示され、図７はス
イッチゲート３６側のソースサイドに書き込みを行う場
合を示し、図８はスイッチゲート３７側のソースサイド
に書き込みを行う場合を示す。
き込み動作に必要な電圧印可状態が例示され、図７はス
イッチゲート３６側のソースサイドに書き込みを行う場
合を示し、図８はスイッチゲート３７側のソースサイド
に書き込みを行う場合を示す。
【００５２】図７の場合、ウェル領域３０ｍ，３０ｎ及
び非選択行のワード線３３ｈ，３３ｊ，３３ｋを−Ｖｐ
ｗ（−３Ｖ）に、非選択行のスイッチ制御線３６ｈ，３
７ｈ、３６ｊ，３７ｊ、３６ｋ，３７ｋを０Ｖに保ち、
非選択列のデータ線４３ｈ，４４ｈ，４５ｈ、４３ｊ，
４４ｊ，４５ｊ、４３ｋ，４４ｋ，４５ｋにＶｐｐ（６
Ｖ）を印加する。そして、選択行のワード線３３ｉをＶ
ｐｐ、選択列のデータ線４４ｉ，４５ｉを０Ｖ、選択列
のデータ線４３を６Ｖ、選択メモリセルのソース側に接
続されたスイッチ制御線３６ｉをＶｐｓ（１．８Ｖ）、
選択メモリセルのドレイン側に接続されたスイッチ制御
線３７ｉをＶｐｐ’（７．５Ｖ)とする。
び非選択行のワード線３３ｈ，３３ｊ，３３ｋを−Ｖｐ
ｗ（−３Ｖ）に、非選択行のスイッチ制御線３６ｈ，３
７ｈ、３６ｊ，３７ｊ、３６ｋ，３７ｋを０Ｖに保ち、
非選択列のデータ線４３ｈ，４４ｈ，４５ｈ、４３ｊ，
４４ｊ，４５ｊ、４３ｋ，４４ｋ，４５ｋにＶｐｐ（６
Ｖ）を印加する。そして、選択行のワード線３３ｉをＶ
ｐｐ、選択列のデータ線４４ｉ，４５ｉを０Ｖ、選択列
のデータ線４３を６Ｖ、選択メモリセルのソース側に接
続されたスイッチ制御線３６ｉをＶｐｓ（１．８Ｖ）、
選択メモリセルのドレイン側に接続されたスイッチ制御
線３７ｉをＶｐｐ’（７．５Ｖ)とする。
【００５３】上記電圧条件における書き込み対象はメモ
リセルＭＣｘのゲート窒化膜の楕円丸印が付されたソー
スサイドとされ、このソースサイドにはスイッチ制御線
３６ｉで絞られたチャネルにデータ線４４ｉから電子が
流れ込み、これがメモリゲート電極３３ｉの高電位によ
り加速されて注入される。Ｖｐｓはスイッチゲート電極
３６から成るサイドゲートトランジスタの閾値電圧より
僅かに高く設定することで低電流書込みが実現される。
リセルＭＣｘのゲート窒化膜の楕円丸印が付されたソー
スサイドとされ、このソースサイドにはスイッチ制御線
３６ｉで絞られたチャネルにデータ線４４ｉから電子が
流れ込み、これがメモリゲート電極３３ｉの高電位によ
り加速されて注入される。Ｖｐｓはスイッチゲート電極
３６から成るサイドゲートトランジスタの閾値電圧より
僅かに高く設定することで低電流書込みが実現される。
【００５４】図７において書き込み対象メモリセルＭＣ
ｘとワード線３３ｉ及びデータ線４４ｉを共有する隣の
メモリセルＭＣｗはデータ線４５ｉが０Ｖにされてチャ
ネル電流の供給が断たれることにより書き込み阻止され
てる。メモリセルＭＣｗに対しても前記メモリセルＭＣ
ｘと同じソースサイドに書き込みを行いたければ、デー
タ線４５ｉを６Ｖに制御すればよい。一方、前記書き込
み対象メモリセルＭＣｘとデータ線４３ｉ，４４ｉを共
有していてもワード線及びスイッチ制御線の異なるメモ
リセルＭＣｙ，ＭＣｚ，…は夫々のスイッチ制御線を介
してチャネルとデータ線が非導通状態になるように０Ｖ
に制御されているから、データ線４３ｉ，４４ｉにどの
ような電圧が印加されてもその非導通状態が維持され
る。したがって、ワード線を及びスイッチ制御線を共有
する複数個のメモリセルに対しては、同一ソースサイド
に対してまとめて書き込み及び書き込み阻止を行うこと
ができる。要するに、バイトのような複数ビット単位の
書き込みが可能である。
ｘとワード線３３ｉ及びデータ線４４ｉを共有する隣の
メモリセルＭＣｗはデータ線４５ｉが０Ｖにされてチャ
ネル電流の供給が断たれることにより書き込み阻止され
てる。メモリセルＭＣｗに対しても前記メモリセルＭＣ
ｘと同じソースサイドに書き込みを行いたければ、デー
タ線４５ｉを６Ｖに制御すればよい。一方、前記書き込
み対象メモリセルＭＣｘとデータ線４３ｉ，４４ｉを共
有していてもワード線及びスイッチ制御線の異なるメモ
リセルＭＣｙ，ＭＣｚ，…は夫々のスイッチ制御線を介
してチャネルとデータ線が非導通状態になるように０Ｖ
に制御されているから、データ線４３ｉ，４４ｉにどの
ような電圧が印加されてもその非導通状態が維持され
る。したがって、ワード線を及びスイッチ制御線を共有
する複数個のメモリセルに対しては、同一ソースサイド
に対してまとめて書き込み及び書き込み阻止を行うこと
ができる。要するに、バイトのような複数ビット単位の
書き込みが可能である。
【００５５】メモリセルＭＣｘの下側のソースサイドか
ら電子を注入する図８の場合は、ソース・ドレインを入
換えるためにスイッチ制御線３６ｉ，３７ｉの電位を図
７とは逆にすると共に、データ線４３ｉ，４４ｉの電位
を図７とは逆にする。図８ではデータ線４４ｉを共有す
る隣のメモリセルＭＣｗに対しては書き込み阻止してい
るので、データ線４５ｉはデータ線４４ｉと同電位の６
Ｖにされる。
ら電子を注入する図８の場合は、ソース・ドレインを入
換えるためにスイッチ制御線３６ｉ，３７ｉの電位を図
７とは逆にすると共に、データ線４３ｉ，４４ｉの電位
を図７とは逆にする。図８ではデータ線４４ｉを共有す
る隣のメモリセルＭＣｗに対しては書き込み阻止してい
るので、データ線４５ｉはデータ線４４ｉと同電位の６
Ｖにされる。
【００５６】図９、図１０には図６の回路構成において
読み出し動作に必要な電圧印可状態が例示され、図９は
スイッチゲート３６側のソースサイドの記憶情報を読み
出す場合を示し、図１０はスイッチゲート３７側のソー
スサイドの記憶情報を読み出す場合を示す。
読み出し動作に必要な電圧印可状態が例示され、図９は
スイッチゲート３６側のソースサイドの記憶情報を読み
出す場合を示し、図１０はスイッチゲート３７側のソー
スサイドの記憶情報を読み出す場合を示す。
【００５７】図９及び図１０において、ウェル領域３０
ｍ、３０ｎと全てのワード線３３ｈ〜３３ｋ、非選択行
のスイッチ制御線３６ｈ，３７ｈ、３６ｊ，３７ｊ、３
６ｋ，３７ｋ、そして非選択列のデータ線４３ｊ，４４
ｊ，４５ｊ、４３ｋ，４４ｋ，４５ｋを、夫々０Ｖにす
る。スイッチゲート３６側のソースサイドの記憶情報を
読み出す図９の場合には、データ線４３ｈ，４５ｈ、４
３ｉ，４５ｉにＶＲ（１．８Ｖ）、データ線４４ｈ，４
４ｉに０Ｖを印し、スイッチ制御線３６ｉをＶＲＳ（３
Ｖ），３７ｉをＶＲＤ（４．５Ｖ）とすることにより、
４個のメモリセルの楕円丸印の位置がソース、反対側が
ドレインとなる電圧状態が形成される。このとき、図９
の楕円丸印のソースサイドに電子が注入（書き込み）さ
れていればドレインからソースに電流が流れず、電子が
放出（消去）されていればドレインからソースに電流が
流れる。この相違が後で説明するセンスアンプで検出さ
れて、読み出しデータの論理値が判定される。スイッチ
ゲート３７側のソースサイドの記憶情報を読み出す図１
０の場合にはソース・ドレインが入れ替るようにデータ
線４３ｈ，４４ｈ，４５ｈ、４３ｉ，４４ｉ，４５ｉ及
びスイッチ制御線３６ｉ，３７ｉの電圧を切替えればよ
い。
ｍ、３０ｎと全てのワード線３３ｈ〜３３ｋ、非選択行
のスイッチ制御線３６ｈ，３７ｈ、３６ｊ，３７ｊ、３
６ｋ，３７ｋ、そして非選択列のデータ線４３ｊ，４４
ｊ，４５ｊ、４３ｋ，４４ｋ，４５ｋを、夫々０Ｖにす
る。スイッチゲート３６側のソースサイドの記憶情報を
読み出す図９の場合には、データ線４３ｈ，４５ｈ、４
３ｉ，４５ｉにＶＲ（１．８Ｖ）、データ線４４ｈ，４
４ｉに０Ｖを印し、スイッチ制御線３６ｉをＶＲＳ（３
Ｖ），３７ｉをＶＲＤ（４．５Ｖ）とすることにより、
４個のメモリセルの楕円丸印の位置がソース、反対側が
ドレインとなる電圧状態が形成される。このとき、図９
の楕円丸印のソースサイドに電子が注入（書き込み）さ
れていればドレインからソースに電流が流れず、電子が
放出（消去）されていればドレインからソースに電流が
流れる。この相違が後で説明するセンスアンプで検出さ
れて、読み出しデータの論理値が判定される。スイッチ
ゲート３７側のソースサイドの記憶情報を読み出す図１
０の場合にはソース・ドレインが入れ替るようにデータ
線４３ｈ，４４ｈ，４５ｈ、４３ｉ，４４ｉ，４５ｉ及
びスイッチ制御線３６ｉ，３７ｉの電圧を切替えればよ
い。
【００５８】読み出し動作において、ドレイン側スイッ
チゲート制御線電圧ＶＲＤを高くするとドレイン側のチ
ャネル電位がＶＲＤとドレイン電圧により定まってゲー
ト窒化膜３２中の蓄積電荷の影響をあまり受けなくなる
のでソース側の電荷注入／放出状態による読出し余裕を
大きくすることができる。
チゲート制御線電圧ＶＲＤを高くするとドレイン側のチ
ャネル電位がＶＲＤとドレイン電圧により定まってゲー
ト窒化膜３２中の蓄積電荷の影響をあまり受けなくなる
のでソース側の電荷注入／放出状態による読出し余裕を
大きくすることができる。
【００５９】《書き込み・読み出し系回路》図１１及び
図１２にはバイト単位の書き込み、読み出しの最小単位
回路が例示される。図１１は図７及び図９のソースサイ
ドに対する書き込み及び読み出し動作（サイクル１）を
想定した時のセンスアンプ及びライトアンプの接続態様
を例示し、図１２は図８及び図１０のソースサイドに対
する書き込み及び読み出し動作（サイクル２）を想定し
た時のセンスアンプ及びライトアンプの接続態様を例示
する。
図１２にはバイト単位の書き込み、読み出しの最小単位
回路が例示される。図１１は図７及び図９のソースサイ
ドに対する書き込み及び読み出し動作（サイクル１）を
想定した時のセンスアンプ及びライトアンプの接続態様
を例示し、図１２は図８及び図１０のソースサイドに対
する書き込み及び読み出し動作（サイクル２）を想定し
た時のセンスアンプ及びライトアンプの接続態様を例示
する。
【００６０】データ線４３ｈ，４５ｈ，４３ｉ，４５ｉ
のカラムスイッチＴ１及びデータ線４４ｈ，４４ｉのカ
ラムスイッチＴ４はバイト単位のカラム選択信号ＹＳｉ
でスイッチ制御される。図示はしないが他のデータ線に
対してもバイト単位のカラムスイッチが設けられ、それ
らカラムスイッチはバイト単位でコモンデータ線ＣＤ１
〜ＣＤ６に接続される。カラム選択信号ＹＳｉはカラム
デコーダ５２で生成される。３３ｉに代表されるワード
線や３６ｉ，３７ｉで代表されるスイッチゲート制御線
の駆動信号はロウデコーダ５５で生成される。
のカラムスイッチＴ１及びデータ線４４ｈ，４４ｉのカ
ラムスイッチＴ４はバイト単位のカラム選択信号ＹＳｉ
でスイッチ制御される。図示はしないが他のデータ線に
対してもバイト単位のカラムスイッチが設けられ、それ
らカラムスイッチはバイト単位でコモンデータ線ＣＤ１
〜ＣＤ６に接続される。カラム選択信号ＹＳｉはカラム
デコーダ５２で生成される。３３ｉに代表されるワード
線や３６ｉ，３７ｉで代表されるスイッチゲート制御線
の駆動信号はロウデコーダ５５で生成される。
【００６１】センスアンプ５０及びライトアンプ５１は
一部のコモンデータ線ＣＤ１，ＣＤ３，ＣＤ４，ＣＤ６
に対応して配置され、コモンデータ線ＣＤ２，ＣＤ５に
は選択的な電圧Ｖｐ０がプリチャージ可能にされる。例
えばコモンデータ線ＣＤ１に関する構成を代表として説
明する。コモンデータ線ＣＤ１はセレクタＳ１を介して
選択的な電圧Ｖｐ１でプリチャージ可能にされ、或はセ
レクタＳ１を介してセンスアンプ５０の入力端子に接続
される。センスアンプ５０は活性化信号ＳＥでその動作
が指示されると参照レベルＶｒｅｆに対する入力信号の
差電圧に応じた信号を差動増幅で出力する。その差動増
幅の反転出力Ｄｏ＿又は非反転出力ＤｏがセレクタＳ２
で選択され、出力ゲートＴ３を介し、信号Ｄ１として出
力される。非反転信号Ｄ１又は反転信号Ｄ１＿は入力セ
レクタＳ３で選択されライトアンプ５１に供給される。
ライトアンプ５１は制御信号ＷＥで活性化されることに
より入力データに従ってコモンデータ線ＣＤ１を駆動す
る。φ１はセレクタＳ１の選択信号、φ2はセレクタＳ
２，Ｓ３の選択信号である。５３は動作に応じて電圧Ｖ
ｐ０，Ｖｐ１を形成するプリチャージ回路、５４は制御
信号φ1，φ２，ＳＥ，ＷＥ，ＷＥ＿等を生成するタイ
ミングジェネレータである。
一部のコモンデータ線ＣＤ１，ＣＤ３，ＣＤ４，ＣＤ６
に対応して配置され、コモンデータ線ＣＤ２，ＣＤ５に
は選択的な電圧Ｖｐ０がプリチャージ可能にされる。例
えばコモンデータ線ＣＤ１に関する構成を代表として説
明する。コモンデータ線ＣＤ１はセレクタＳ１を介して
選択的な電圧Ｖｐ１でプリチャージ可能にされ、或はセ
レクタＳ１を介してセンスアンプ５０の入力端子に接続
される。センスアンプ５０は活性化信号ＳＥでその動作
が指示されると参照レベルＶｒｅｆに対する入力信号の
差電圧に応じた信号を差動増幅で出力する。その差動増
幅の反転出力Ｄｏ＿又は非反転出力ＤｏがセレクタＳ２
で選択され、出力ゲートＴ３を介し、信号Ｄ１として出
力される。非反転信号Ｄ１又は反転信号Ｄ１＿は入力セ
レクタＳ３で選択されライトアンプ５１に供給される。
ライトアンプ５１は制御信号ＷＥで活性化されることに
より入力データに従ってコモンデータ線ＣＤ１を駆動す
る。φ１はセレクタＳ１の選択信号、φ2はセレクタＳ
２，Ｓ３の選択信号である。５３は動作に応じて電圧Ｖ
ｐ０，Ｖｐ１を形成するプリチャージ回路、５４は制御
信号φ1，φ２，ＳＥ，ＷＥ，ＷＥ＿等を生成するタイ
ミングジェネレータである。
【００６２】図１３には図１１及び図１２の回路構成に
よる消去、書き込み、及び読み出し動作のタイミングチ
ャートが示される。書き込み及び読み出し対象はウェル
領域３０ｍのワード線３３ｉを共有する４個のメモリセ
ルに格納されるべきバイトデータとされる。
よる消去、書き込み、及び読み出し動作のタイミングチ
ャートが示される。書き込み及び読み出し対象はウェル
領域３０ｍのワード線３３ｉを共有する４個のメモリセ
ルに格納されるべきバイトデータとされる。
【００６３】消去動作では電圧Ｖｐ０，Ｖｐ１及びウェ
ル電位ＷＬがＶｐｐ（６Ｖ）にされる。
ル電位ＷＬがＶｐｐ（６Ｖ）にされる。
【００６４】書き込みのサイクル１ではデータ線４４
ｈ，４４ｉ側をソースサイドとしてホットエレクトロン
注入を行うから、Ｖｐ０を０Ｖとし、書込みデータＤ１
〜Ｄ４に応じてＣＤ１，ＣＤ３，ＣＤ４，ＣＤ６を６Ｖ
（書き込み実行）又は０Ｖ（書き込み阻止）にする。書
き込みのサイクル２ではデータ線４３ｈ，４５ｈ，４３
ｉ，４５ｉ側をソースサイドとしてホットエレクトロン
注入を行うから、Ｖｐ０を６Ｖとし、書込みデータＤ１
＿〜Ｄ４＿に応じてＣＤ１，ＣＤ３，ＣＤ４，ＣＤ６を
６Ｖ（書き込み阻止）又は０Ｖ（書き込み実行）にす
る。
ｈ，４４ｉ側をソースサイドとしてホットエレクトロン
注入を行うから、Ｖｐ０を０Ｖとし、書込みデータＤ１
〜Ｄ４に応じてＣＤ１，ＣＤ３，ＣＤ４，ＣＤ６を６Ｖ
（書き込み実行）又は０Ｖ（書き込み阻止）にする。書
き込みのサイクル２ではデータ線４３ｈ，４５ｈ，４３
ｉ，４５ｉ側をソースサイドとしてホットエレクトロン
注入を行うから、Ｖｐ０を６Ｖとし、書込みデータＤ１
＿〜Ｄ４＿に応じてＣＤ１，ＣＤ３，ＣＤ４，ＣＤ６を
６Ｖ（書き込み阻止）又は０Ｖ（書き込み実行）にす
る。
【００６５】読み出しのサイクル１ではデータ線４４
ｈ，４４ｉ側のソースサイドの記憶情報を読み出すか
ら、電圧Ｖｐ０を０Ｖ、電圧Ｖｐ１をＶＲ（１．８Ｖ）
としてデータ線４３ｈ，４４ｈ，４５ｈ，４３ｉ，４４
ｉ，４５ｉのプリチャージを行う。この時のセレクタＳ
１，Ｓ２、Ｓ３のスイッチ状態は図１１の通りである。
その後、スイッチＳ１の選択状態をセンスアンプ５０側
に切替え、スイッチ制御線３６ｉ（ＳＷ１），３７ｉ
（ＳＷ２）を選択レベルＶＲＳ，ＶＲＤに切替え、メモ
リセルのドレインからソースに電流が流れるか（データ
線４３ｈ，４５ｈ，４３ｉ，４５ｉからチャージが引き
抜かれるか）をセンスアンプ５０で検出する。読み出し
のサイクル２ではデータ線４３ｈ，４５ｈ，４３ｉ，４
５ｉ側のソースサイドの記憶情報を読み出すから、今度
は逆に、電圧Ｖｐ０をＶＲ（１．８Ｖ）、電圧Ｖｐ１を
０Ｖとしてデータ線４３ｈ，４４ｈ，４５ｈ，４３ｉ，
４４ｉ，４５ｉのプリチャージを行う。この時のセレク
タＳ１，Ｓ２、Ｓ３のスイッチ状態は図１２の通りであ
る。その後、スイッチＳ１の選択状態をセンスアンプ５
０側に切替え、スイッチ制御線３６ｉ（ＳＷ１），３７
ｉ（ＳＷ２）を選択レベルＶＲＳ，ＶＲＤに切替え、メ
モリセルのドレインからソースに電流が流れるか（デー
タ線４４ｈ，４４ｉからチャージが引き抜かれるか）を
センスアンプ５０で検出する。
ｈ，４４ｉ側のソースサイドの記憶情報を読み出すか
ら、電圧Ｖｐ０を０Ｖ、電圧Ｖｐ１をＶＲ（１．８Ｖ）
としてデータ線４３ｈ，４４ｈ，４５ｈ，４３ｉ，４４
ｉ，４５ｉのプリチャージを行う。この時のセレクタＳ
１，Ｓ２、Ｓ３のスイッチ状態は図１１の通りである。
その後、スイッチＳ１の選択状態をセンスアンプ５０側
に切替え、スイッチ制御線３６ｉ（ＳＷ１），３７ｉ
（ＳＷ２）を選択レベルＶＲＳ，ＶＲＤに切替え、メモ
リセルのドレインからソースに電流が流れるか（データ
線４３ｈ，４５ｈ，４３ｉ，４５ｉからチャージが引き
抜かれるか）をセンスアンプ５０で検出する。読み出し
のサイクル２ではデータ線４３ｈ，４５ｈ，４３ｉ，４
５ｉ側のソースサイドの記憶情報を読み出すから、今度
は逆に、電圧Ｖｐ０をＶＲ（１．８Ｖ）、電圧Ｖｐ１を
０Ｖとしてデータ線４３ｈ，４４ｈ，４５ｈ，４３ｉ，
４４ｉ，４５ｉのプリチャージを行う。この時のセレク
タＳ１，Ｓ２、Ｓ３のスイッチ状態は図１２の通りであ
る。その後、スイッチＳ１の選択状態をセンスアンプ５
０側に切替え、スイッチ制御線３６ｉ（ＳＷ１），３７
ｉ（ＳＷ２）を選択レベルＶＲＳ，ＶＲＤに切替え、メ
モリセルのドレインからソースに電流が流れるか（デー
タ線４４ｈ，４４ｉからチャージが引き抜かれるか）を
センスアンプ５０で検出する。
【００６６】図１１、図１２の構成によれば、４３ｈと
４４ｈのようにメモリセルの両側に夫々接続するデータ
線ペアに１個のセンスアンプを共用させるから、センス
アンプの数を減らせることによるチップ占有面積の低減
に寄与する。
４４ｈのようにメモリセルの両側に夫々接続するデータ
線ペアに１個のセンスアンプを共用させるから、センス
アンプの数を減らせることによるチップ占有面積の低減
に寄与する。
【００６７】《別のＭＯＮＯＳメモリセル構造》図１４
にはソースサイド注入方式によるマルチストレージ形態
の別の不揮発性メモリセルの断面構造が例示される。図
１５は図１４の断面構造を持つ２個の不揮発性メモリセ
ルを最小単位として構成される平面レイアウトを示す。
同図に示されるメモリセルの基本的な構造は図１と同じ
であるが、ｐ型ウェル領域３０を形成した後、最初に第
１層目ポリシリコンでスイッチゲート電極３６，３７を
形成した後に、ゲート窒化膜３２を有するＭＯＮＯＳ構
造を形成する、という点で相違する。図１５の構造の場
合、スイッチゲート電極３６，３７の間隔を最小加工寸
法にしても、その上にゲート窒化膜３２及びメモリゲー
ト電極３３を形成するのに多少のマスクずれを生じても
支障ない。これに比べて、図１の構造では、メモリゲー
ト電極３３上でのスイッチゲート電極３６と３７との間
隔を最小加工寸法とするにはメモリゲート電極３３の幅
を最小加工寸法Ｆ以上にしておかなければならず、しか
もマスク合わせのずれが層間絶縁膜４０の厚さに影響す
るため、マスク合わせ余裕が必要になる。結果として、
図１５のデバイス構造によれば、ポリシリコン第１層目
と第２層目のマスク合せ余裕も必要ないため、メモリセ
ルサイズを図１の構造よりも縮小することが可能にな
る。しかも、マスク合せずれに伴うメモリセル両サイド
の構造に非対称性がなくなり、１個のメモリセルにおけ
る双方のビットの動作特性ばらつきを減少させることが
できる。
にはソースサイド注入方式によるマルチストレージ形態
の別の不揮発性メモリセルの断面構造が例示される。図
１５は図１４の断面構造を持つ２個の不揮発性メモリセ
ルを最小単位として構成される平面レイアウトを示す。
同図に示されるメモリセルの基本的な構造は図１と同じ
であるが、ｐ型ウェル領域３０を形成した後、最初に第
１層目ポリシリコンでスイッチゲート電極３６，３７を
形成した後に、ゲート窒化膜３２を有するＭＯＮＯＳ構
造を形成する、という点で相違する。図１５の構造の場
合、スイッチゲート電極３６，３７の間隔を最小加工寸
法にしても、その上にゲート窒化膜３２及びメモリゲー
ト電極３３を形成するのに多少のマスクずれを生じても
支障ない。これに比べて、図１の構造では、メモリゲー
ト電極３３上でのスイッチゲート電極３６と３７との間
隔を最小加工寸法とするにはメモリゲート電極３３の幅
を最小加工寸法Ｆ以上にしておかなければならず、しか
もマスク合わせのずれが層間絶縁膜４０の厚さに影響す
るため、マスク合わせ余裕が必要になる。結果として、
図１５のデバイス構造によれば、ポリシリコン第１層目
と第２層目のマスク合せ余裕も必要ないため、メモリセ
ルサイズを図１の構造よりも縮小することが可能にな
る。しかも、マスク合せずれに伴うメモリセル両サイド
の構造に非対称性がなくなり、１個のメモリセルにおけ
る双方のビットの動作特性ばらつきを減少させることが
できる。
【００６８】《高濃度不純物領域付加型第１ＭＯＮＯＳ
メモリセル構造》図１６にはソースサイド注入方式によ
るマルチストレージ形態の更に別の不揮発性メモリセル
の断面構造が例示される。同図に示される不揮発性メモ
リセルは、図１のメモリセル構造に対し、ゲート窒化膜
３２の両端直下に位置するウェル領域３０にｐ型高濃度
不純物領域６０を設けた点が相違される。このような高
濃度不純物慮域６０を形成しておくと、書込み時に、ウ
ェル領域３０に負電圧(―Ｖｐｗ）を印加、すなわちウ
ェル領域３０に逆方向の基板バイアス電圧を与えれば、
高濃度不純物領域６０のところでゲート絶縁膜及びゲー
ト窒化膜の界面に垂直な向きに強電界が形成される。す
なわち図１７のエネルギーバンド図を参照すると、高濃
度不純物領域６０の無いｂ−ｂ’方向及びｃ−ｃ’方向
に比べて、高濃度不純物領域６０の有るａ−ａ’方向で
は変化が急峻になっており、これは縦方向の電界強度が
増していることを意味する。これにより、高濃度不純物
領域６０直下でホールがウェル領域３０に引き込まれ、
結果として２次電子が発生し、メモリセルのソースから
供給される電子と共にその２次電子もゲート窒化膜３２
に注入される。これにより、メモリゲート電極３３とソ
ース側の信号電極３８との間の電界が小さくても、短時
間でホットエレクトロンを生成してゲート窒化膜３２に
注入することができる。したがって、メモリセルに供給
すべき書き込み電流を減らすことができるので低消費電
力を促進でき、書き込み時間の短縮も可能になる。その
上、メモリゲート電極３３とソース側信号電極３８との
間の電界も小さくできるので、スイッチゲート電極３６
（３７）とゲート窒化膜３２との間の絶縁膜４０にソー
スサイドから電子が注入される確率も下がり、メモリセ
ルの書き換え耐性も向上する。特に高濃度不純物領域６
０はゲート窒化膜３２の下でウェル領域３０に局部的に
設けられているだけであるから、ソースやドレインの接
合耐圧を劣化させずに逆方向基板バイアス電圧を印加す
ることができる。
メモリセル構造》図１６にはソースサイド注入方式によ
るマルチストレージ形態の更に別の不揮発性メモリセル
の断面構造が例示される。同図に示される不揮発性メモ
リセルは、図１のメモリセル構造に対し、ゲート窒化膜
３２の両端直下に位置するウェル領域３０にｐ型高濃度
不純物領域６０を設けた点が相違される。このような高
濃度不純物慮域６０を形成しておくと、書込み時に、ウ
ェル領域３０に負電圧(―Ｖｐｗ）を印加、すなわちウ
ェル領域３０に逆方向の基板バイアス電圧を与えれば、
高濃度不純物領域６０のところでゲート絶縁膜及びゲー
ト窒化膜の界面に垂直な向きに強電界が形成される。す
なわち図１７のエネルギーバンド図を参照すると、高濃
度不純物領域６０の無いｂ−ｂ’方向及びｃ−ｃ’方向
に比べて、高濃度不純物領域６０の有るａ−ａ’方向で
は変化が急峻になっており、これは縦方向の電界強度が
増していることを意味する。これにより、高濃度不純物
領域６０直下でホールがウェル領域３０に引き込まれ、
結果として２次電子が発生し、メモリセルのソースから
供給される電子と共にその２次電子もゲート窒化膜３２
に注入される。これにより、メモリゲート電極３３とソ
ース側の信号電極３８との間の電界が小さくても、短時
間でホットエレクトロンを生成してゲート窒化膜３２に
注入することができる。したがって、メモリセルに供給
すべき書き込み電流を減らすことができるので低消費電
力を促進でき、書き込み時間の短縮も可能になる。その
上、メモリゲート電極３３とソース側信号電極３８との
間の電界も小さくできるので、スイッチゲート電極３６
（３７）とゲート窒化膜３２との間の絶縁膜４０にソー
スサイドから電子が注入される確率も下がり、メモリセ
ルの書き換え耐性も向上する。特に高濃度不純物領域６
０はゲート窒化膜３２の下でウェル領域３０に局部的に
設けられているだけであるから、ソースやドレインの接
合耐圧を劣化させずに逆方向基板バイアス電圧を印加す
ることができる。
【００６９】《第１ＭＯＮＯＳメモリセル構造の製法》
図１６に例示されるメモリセルを有する半導体装置の製
造方法を図１８乃至図２４を参照しながら説明する。
図１６に例示されるメモリセルを有する半導体装置の製
造方法を図１８乃至図２４を参照しながら説明する。
【００７０】先ず、図１８に例示されるように、単結晶
シリコン基板上にフィールド酸化膜６１と酸化膜６２を
形成しｐ型のウェル領域（第１半導体領域）３０を構成
する。
シリコン基板上にフィールド酸化膜６１と酸化膜６２を
形成しｐ型のウェル領域（第１半導体領域）３０を構成
する。
【００７１】次に、図１９に示されるように、メモリ形
成領域の酸化膜６２を開口し熱酸化によりトンネル酸化
膜（第１絶縁膜）６３、シリコン窒化膜（第２絶縁膜）
６４、酸化膜６５、及びポリシリコン６６を順に堆積し
てＭＯＮＯＳ構造を形成する。
成領域の酸化膜６２を開口し熱酸化によりトンネル酸化
膜（第１絶縁膜）６３、シリコン窒化膜（第２絶縁膜）
６４、酸化膜６５、及びポリシリコン６６を順に堆積し
てＭＯＮＯＳ構造を形成する。
【００７２】次に、図２０に示されるように、前記ポリ
シリコン６６を加工してメモリゲート電極（第１導体
片）３３を形成する。その後、メモリゲート電極３３を
マスクにして、メモリゲート電極３３の内側に向けて斜
めにボロン（Ｂ）をイオン注入し、続いてヒ素（Ａｓ）
を垂直に注入する。これにより、前記ＭＯＮＯＳ構造を
成すメモリゲート電極３３両端部直下のウェル領域にｐ
型の高濃度不純物領域（第２半導体領域）６０を形成す
る。上述の通り、斜めにボロン（Ｂ）をイオン注入し、
続いてヒ素（Ａｓ）を垂直に注入するから、ボロンのイ
オン注入によるｐ型の高濃度不純物領域がメモリゲート
電極３３の外側にはみ出しも、そのはみ出した部分のｐ
型不純物濃度をヒ素注入によって後から修正でき、これ
によって、高濃度不純物領域６０を高精度に作ることが
できる。
シリコン６６を加工してメモリゲート電極（第１導体
片）３３を形成する。その後、メモリゲート電極３３を
マスクにして、メモリゲート電極３３の内側に向けて斜
めにボロン（Ｂ）をイオン注入し、続いてヒ素（Ａｓ）
を垂直に注入する。これにより、前記ＭＯＮＯＳ構造を
成すメモリゲート電極３３両端部直下のウェル領域にｐ
型の高濃度不純物領域（第２半導体領域）６０を形成す
る。上述の通り、斜めにボロン（Ｂ）をイオン注入し、
続いてヒ素（Ａｓ）を垂直に注入するから、ボロンのイ
オン注入によるｐ型の高濃度不純物領域がメモリゲート
電極３３の外側にはみ出しも、そのはみ出した部分のｐ
型不純物濃度をヒ素注入によって後から修正でき、これ
によって、高濃度不純物領域６０を高精度に作ることが
できる。
【００７３】その後、図２１に示されるように、窒化膜
６４、酸化膜６５を除去し、熱酸化膜（第３絶縁膜）６
７（４０）を形成した後、周辺トランジスタ領域に薄い
ゲート熱酸化膜６８を形成し、その上から、ポリシリコ
ン６９を全体的に堆積する。
６４、酸化膜６５を除去し、熱酸化膜（第３絶縁膜）６
７（４０）を形成した後、周辺トランジスタ領域に薄い
ゲート熱酸化膜６８を形成し、その上から、ポリシリコ
ン６９を全体的に堆積する。
【００７４】そして、図２２に例示されるように、前記
ポリシリコン６９を加工することによりスイッチゲート
電極（第２及び第３導体片）３６，３７及び周辺ＭＯＳ
トランジスタのゲート電極7０を形成する。
ポリシリコン６９を加工することによりスイッチゲート
電極（第２及び第３導体片）３６，３７及び周辺ＭＯＳ
トランジスタのゲート電極7０を形成する。
【００７５】図２３に例示されるように、前記スイッチ
ゲート電極３６，３７及びゲート電極７０に側壁スペー
サを形成後、ソース電極及びドレイン電極とされるｎ型
不純物領域例えばｎ型拡散領域が形成され、不揮発性メ
モリの前記信号電極３８，３９及び周辺ＭＯＳトランジ
スタの信号電極７１，７２が形成される。
ゲート電極３６，３７及びゲート電極７０に側壁スペー
サを形成後、ソース電極及びドレイン電極とされるｎ型
不純物領域例えばｎ型拡散領域が形成され、不揮発性メ
モリの前記信号電極３８，３９及び周辺ＭＯＳトランジ
スタの信号電極７１，７２が形成される。
【００７６】その後、図２４に例示されるように、全体
に層間絶縁膜７３を堆積し、その表面を平坦化した後、
層間絶縁膜にコンタクト孔を開口し、メタル配線７４を
形成する。
に層間絶縁膜７３を堆積し、その表面を平坦化した後、
層間絶縁膜にコンタクト孔を開口し、メタル配線７４を
形成する。
【００７７】《高濃度不純物領域付加型第２ＭＯＮＯＳ
メモリセル構造》図２５にはソースサイド注入方式によ
るマルチストレージ形態の更に別の不揮発性メモリセル
の断面構造が例示される。同図に示される不揮発性メモ
リセルは、図１４のメモリセル構造に対し、ゲート窒化
膜３２の両端直下に位置するウェル領域３０にｐ型高濃
度不純物領域８０を設けた点が相違される。このような
高濃度不純物領域８０を形成しておくと、図１６と同様
に、書込み時に、ウェル領域３０に逆方向の基板バイア
ス電圧を与えれば、高濃度不純物領域８０のところでゲ
ート絶縁膜及びゲート窒化膜の界面に垂直な向きに強電
界が形成され、メモリゲート電極３３とソース側の信号
電極３８との間の電界が小さくても、短時間でホットエ
レクトロンを生成してゲート窒化膜３２に注入すること
ができる。したがって、メモリセルに供給すべき書き込
み電流を減らすことができるので低消費電力を促進で
き、書き込み時間の短縮も可能になる。その上、メモリ
ゲート電極３３とソース側信号電極３８との間の電界も
小さくできるので、スイッチゲート電極３６（３７）と
メモリゲート電極３３との間の領域にソースサイドから
電子が注入される確率も下がり、メモリセルの書き換え
耐性も向上する。特に高濃度不純物領域８０はゲート窒
化膜３２の下でウェル領域３０に局部的に設けられてい
るだけであるから、ソースやドレインの接合耐圧を劣化
させずに逆方向基板バイアス電圧を印加することができ
る。
メモリセル構造》図２５にはソースサイド注入方式によ
るマルチストレージ形態の更に別の不揮発性メモリセル
の断面構造が例示される。同図に示される不揮発性メモ
リセルは、図１４のメモリセル構造に対し、ゲート窒化
膜３２の両端直下に位置するウェル領域３０にｐ型高濃
度不純物領域８０を設けた点が相違される。このような
高濃度不純物領域８０を形成しておくと、図１６と同様
に、書込み時に、ウェル領域３０に逆方向の基板バイア
ス電圧を与えれば、高濃度不純物領域８０のところでゲ
ート絶縁膜及びゲート窒化膜の界面に垂直な向きに強電
界が形成され、メモリゲート電極３３とソース側の信号
電極３８との間の電界が小さくても、短時間でホットエ
レクトロンを生成してゲート窒化膜３２に注入すること
ができる。したがって、メモリセルに供給すべき書き込
み電流を減らすことができるので低消費電力を促進で
き、書き込み時間の短縮も可能になる。その上、メモリ
ゲート電極３３とソース側信号電極３８との間の電界も
小さくできるので、スイッチゲート電極３６（３７）と
メモリゲート電極３３との間の領域にソースサイドから
電子が注入される確率も下がり、メモリセルの書き換え
耐性も向上する。特に高濃度不純物領域８０はゲート窒
化膜３２の下でウェル領域３０に局部的に設けられてい
るだけであるから、ソースやドレインの接合耐圧を劣化
させずに逆方向基板バイアス電圧を印加することができ
る。
【００７８】《第２ＭＯＮＯＳメモリセル構造の製法》
図２５に例示されるメモリセルを有する半導体装置の製
造方法を図２６乃至図３２を参照しながら説明する。
図２５に例示されるメモリセルを有する半導体装置の製
造方法を図２６乃至図３２を参照しながら説明する。
【００７９】先ず、図２６に例示されるように、単結晶
シリコン基板上にフィールド酸化膜６１と酸化膜６２を
形成しｐ型のウェル領域（第１半導体領域）３０を構成
する。
シリコン基板上にフィールド酸化膜６１と酸化膜６２を
形成しｐ型のウェル領域（第１半導体領域）３０を構成
する。
【００８０】酸化膜６２を除去し、図２７のように、ス
イッチゲート絶縁膜８４及び周辺ＭＯＳトランジスタゲ
ート酸化膜８１を形成した後、ポリシリコンを堆積、加
工してスイッチゲート電極（第１導体片）３６，３７及
び周辺ＭＯＳトランジスタのゲート電極８２を形成す
る。
イッチゲート絶縁膜８４及び周辺ＭＯＳトランジスタゲ
ート酸化膜８１を形成した後、ポリシリコンを堆積、加
工してスイッチゲート電極（第１導体片）３６，３７及
び周辺ＭＯＳトランジスタのゲート電極８２を形成す
る。
【００８１】次に、図２８に例示されるようにゲート電
極３６，３７，８２に側壁スペーサ８３，８３Ａを形成
後、側壁スペーサ８３Ａ（第１絶縁膜）の間に挟まれた
領域にボロン（Ｂ）を垂直にイオン注入し、スイッチゲ
ート電極３６，３７の間にｐ型の高濃度不純物領域８０
を形成する。前記側壁スペーサ８３，８３Ａの形成は、
表面全体に絶縁膜を堆積し、前記絶縁膜に異方性エッチ
ングを施し、前記ゲート電極３６，３７，８２の側壁に
選択的に前記スペーサを残せばよい。
極３６，３７，８２に側壁スペーサ８３，８３Ａを形成
後、側壁スペーサ８３Ａ（第１絶縁膜）の間に挟まれた
領域にボロン（Ｂ）を垂直にイオン注入し、スイッチゲ
ート電極３６，３７の間にｐ型の高濃度不純物領域８０
を形成する。前記側壁スペーサ８３，８３Ａの形成は、
表面全体に絶縁膜を堆積し、前記絶縁膜に異方性エッチ
ングを施し、前記ゲート電極３６，３７，８２の側壁に
選択的に前記スペーサを残せばよい。
【００８２】図２９のように、側壁スペーサ８３、８３
Ａを除去した後、トンネル酸化膜８６、シリコン窒化膜
８７、酸化膜８８を形成し、その上から全体にポリシリ
コン膜８９を堆積する。
Ａを除去した後、トンネル酸化膜８６、シリコン窒化膜
８７、酸化膜８８を形成し、その上から全体にポリシリ
コン膜８９を堆積する。
【００８３】次に、図３０のように、ポリシリコン膜８
９を加工し、残ったポリシリコン膜８９をマスクとし
て、酸化膜８８及びシリコン窒化膜８７を部分的に除去
し、残った部分でシリコン窒化膜３２及びメモリゲート
電極（第２導体片）３３が構成される。前記シリコン窒
化膜３２及びメモリゲート電極３３はスイッチゲート電
極３６，３７に重なっていてその外方に飛び出さなけれ
ば何ら支障はない。要するに、第１層目ポリシリコン膜
で成るスイッチゲート電極３６，３７の間隔寸法に関し
ては高い加工精度を要するが、第１層目ポリシリコン膜
に対する第２層目ポリシリコン膜のマスク合わせには高
精度を要しない。
９を加工し、残ったポリシリコン膜８９をマスクとし
て、酸化膜８８及びシリコン窒化膜８７を部分的に除去
し、残った部分でシリコン窒化膜３２及びメモリゲート
電極（第２導体片）３３が構成される。前記シリコン窒
化膜３２及びメモリゲート電極３３はスイッチゲート電
極３６，３７に重なっていてその外方に飛び出さなけれ
ば何ら支障はない。要するに、第１層目ポリシリコン膜
で成るスイッチゲート電極３６，３７の間隔寸法に関し
ては高い加工精度を要するが、第１層目ポリシリコン膜
に対する第２層目ポリシリコン膜のマスク合わせには高
精度を要しない。
【００８４】その後、図３１に示されるように、側壁ス
ペーサを形成後、ソース電極及びドレイン電極とされる
ｎ型不純物領域例えばｎ型拡散領域が形成され、不揮発
性メモリの前記信号電極３８，３９及び周辺ＭＯＳトラ
ンジスタの信号電極９１，９２が形成される。
ペーサを形成後、ソース電極及びドレイン電極とされる
ｎ型不純物領域例えばｎ型拡散領域が形成され、不揮発
性メモリの前記信号電極３８，３９及び周辺ＭＯＳトラ
ンジスタの信号電極９１，９２が形成される。
【００８５】更に、図３２に例示されるように、全体に
層間絶縁膜９３を堆積し、その表面を平坦化した後、層
間絶縁膜にコンタクト孔を開口し、メタル配線９４を形
成する。
層間絶縁膜９３を堆積し、その表面を平坦化した後、層
間絶縁膜にコンタクト孔を開口し、メタル配線９４を形
成する。
【００８６】《消去の別の例》図３３には消去の別に例
が示される。同図に示される例は、ウェル領域の電位を
０Vとしたまま、消去側ビットのサイドゲートにＶｐ
ｐ’、データ線にＶｐｐを印加して消去を行う。ウェル
領域を細かく分離しなくても最小２ビット単位の消去が
可能となり、チップ占有面積の縮小に寄与する。
が示される。同図に示される例は、ウェル領域の電位を
０Vとしたまま、消去側ビットのサイドゲートにＶｐ
ｐ’、データ線にＶｐｐを印加して消去を行う。ウェル
領域を細かく分離しなくても最小２ビット単位の消去が
可能となり、チップ占有面積の縮小に寄与する。
【００８７】図３４には消去の更に別の例が示される。
トンネル酸化膜を３ｎｍ以上にすることによりシリコン
基板からのトンネル注入を抑止して、ポリシリコンゲー
トへ電子を引き抜くことで消去を行うようにする。即
ち、ウェル領域を０Vにしたまま、消去メモリセルのワ
ード線にＶｐｐ、サイドゲートにＶｐｐ’を印加する。
消去選択行中の非消去セルにはデータ線にＶｐｐを印加
し、消去を抑止する。ウェル分離をすることなくして４
ｂｉｔ単位の消去が可能となり、チップ占有面積の縮小
に寄与する。図３４の消去方式は図３３の場合よりも消
去ディスターブが少ない。
トンネル酸化膜を３ｎｍ以上にすることによりシリコン
基板からのトンネル注入を抑止して、ポリシリコンゲー
トへ電子を引き抜くことで消去を行うようにする。即
ち、ウェル領域を０Vにしたまま、消去メモリセルのワ
ード線にＶｐｐ、サイドゲートにＶｐｐ’を印加する。
消去選択行中の非消去セルにはデータ線にＶｐｐを印加
し、消去を抑止する。ウェル分離をすることなくして４
ｂｉｔ単位の消去が可能となり、チップ占有面積の縮小
に寄与する。図３４の消去方式は図３３の場合よりも消
去ディスターブが少ない。
【００８８】図３３及び図３４の消去を行う場合には、
図３５及び図３６に例示されるように、８ビット単位で
ウェル領域を分離する必要がないから図４及び図５のよ
うな前記ｎ型ウェル領域４８が不要である。
図３５及び図３６に例示されるように、８ビット単位で
ウェル領域を分離する必要がないから図４及び図５のよ
うな前記ｎ型ウェル領域４８が不要である。
【００８９】《平面レイアウトの別の例》図３７には図
２の最小単位に対する平面レイアウトの別の例が示され
る。同図に示されるレイアウトは、図２の単位パターン
を図の縦方と共に横方法においても隣同士上下反転させ
て並列されている。要するに、横方向の信号電極３６，
３７が隣同士交互に接続されて延在される。このレイア
ウト構成により、コンタクト孔４２が図３に比べて均一
に分布される。したがって、コンタクト孔４２の加工余
裕を増大させることができる。
２の最小単位に対する平面レイアウトの別の例が示され
る。同図に示されるレイアウトは、図２の単位パターン
を図の縦方と共に横方法においても隣同士上下反転させ
て並列されている。要するに、横方向の信号電極３６，
３７が隣同士交互に接続されて延在される。このレイア
ウト構成により、コンタクト孔４２が図３に比べて均一
に分布される。したがって、コンタクト孔４２の加工余
裕を増大させることができる。
【００９０】図３８は図３７の平面レイアウトに対応さ
れる読み出しの最小単位回路が例示される。図３７の構
成は図３に対して横方向の信号電極３６，３７が隣同士
交互に接続されて延在される関係を有するから、図３８
の回路構成は図１１の回路構成に対して左右の線データ
線のソースとドレインの割り当てが相違される。すなわ
ち、データ線４４ｈがメモリセルのソースに、データ線
４３ｈ、４５ｈがメモリセルのドレインに接続されると
き、隣のデータ線４４ｉがメモリセルのドレインに、デ
ータ線４３ｉ、４５ｉがメモリセルのソースに接続され
ることになる。そのために、プリチャージ回路５３は電
圧Ｖｐ０，Ｖｐ１，Ｖｐ２，Ｖｐ３を生成し、データ線
４４ｈには電圧Ｖｐ０を、データ線４３ｈ，４５ｈには
電圧Ｖｐ１を印加可能とし、、データ線４４ｉには電圧
Ｖｐ２を、データ線４３ｉ，４５ｉには電圧Ｖｐ３を印
加可能とする。
れる読み出しの最小単位回路が例示される。図３７の構
成は図３に対して横方向の信号電極３６，３７が隣同士
交互に接続されて延在される関係を有するから、図３８
の回路構成は図１１の回路構成に対して左右の線データ
線のソースとドレインの割り当てが相違される。すなわ
ち、データ線４４ｈがメモリセルのソースに、データ線
４３ｈ、４５ｈがメモリセルのドレインに接続されると
き、隣のデータ線４４ｉがメモリセルのドレインに、デ
ータ線４３ｉ、４５ｉがメモリセルのソースに接続され
ることになる。そのために、プリチャージ回路５３は電
圧Ｖｐ０，Ｖｐ１，Ｖｐ２，Ｖｐ３を生成し、データ線
４４ｈには電圧Ｖｐ０を、データ線４３ｈ，４５ｈには
電圧Ｖｐ１を印加可能とし、、データ線４４ｉには電圧
Ｖｐ２を、データ線４３ｉ，４５ｉには電圧Ｖｐ３を印
加可能とする。
【００９１】図３９には図３８の回路構成による消去、
書き込み及び読み出し動作タイミングが例示される。図
３８の回路構成は前述のようにメモリセルのソース・ド
レインへのデータ線の接続割り当てが切替えられるか
ら、書き込み動作では電圧Ｖｐ０と電圧Ｖｐ２はサイク
ル１とサイクル２で逆相で変化される。同様に、読み出
し動作では電圧Ｖｐ０，Ｖｐ１とＶＰ２、Ｖｐ３とが逆
相で変化される。
書き込み及び読み出し動作タイミングが例示される。図
３８の回路構成は前述のようにメモリセルのソース・ド
レインへのデータ線の接続割り当てが切替えられるか
ら、書き込み動作では電圧Ｖｐ０と電圧Ｖｐ２はサイク
ル１とサイクル２で逆相で変化される。同様に、読み出
し動作では電圧Ｖｐ０，Ｖｐ１とＶＰ２、Ｖｐ３とが逆
相で変化される。
【００９２】《ＩＣカードへの応用》図４０には前記不
揮発性メモリセルＭＣを適用した不揮発性メモリＭＥＭ
が例示される。同図に示される不揮発性メモリＭＥＭ
は、特に制限されないが、図１１の回路構成に対応され
る。図４０において１００で示されるものは前記メモリ
セルＭＣがマトリクス配置されたメモリセルアレイであ
る。メモリセルのワード線はワード線デコーダ５５Ａで
選択駆動され、スイッチゲート制御線はスイッチデコー
ダ５５Ｂで選択駆動される。夫々のデコーダ５５Ａ，５
５Ｂは図１１の回路５５に対応され、外部からアドレス
バッファ１０５に供給されるアドレス信号をデコード
し、デコード結果にしたがってワード線、スイッチゲー
ト制御線を選択する。１０１で示される回路ブロックは
前記スイッチＴ１，Ｔ４のアレイから成るカラム選択回
路である。１０２で示される回路ブロックは前記スイッ
チＳ１，Ｓ２、Ｓ３、センスアンプ５０、及び書き込み
アンプ５１のアレイである。１０３で示される回路ブロ
ックはデータ入出力バッファであり、前記センスアンプ
５０及び書き込みアンプ５１に接続可能にされる。不揮
発性メモリＭＥＭの全体的なタイミング制御及び電源制
御は、前記タイミング制御回路５４による機能以外をモ
ード制御回路１０４が行う。前記タイミング制御回路５
４及びモード制御回路１０４が不揮発性メモリＭＥＭの
制御回路を構成する。
揮発性メモリセルＭＣを適用した不揮発性メモリＭＥＭ
が例示される。同図に示される不揮発性メモリＭＥＭ
は、特に制限されないが、図１１の回路構成に対応され
る。図４０において１００で示されるものは前記メモリ
セルＭＣがマトリクス配置されたメモリセルアレイであ
る。メモリセルのワード線はワード線デコーダ５５Ａで
選択駆動され、スイッチゲート制御線はスイッチデコー
ダ５５Ｂで選択駆動される。夫々のデコーダ５５Ａ，５
５Ｂは図１１の回路５５に対応され、外部からアドレス
バッファ１０５に供給されるアドレス信号をデコード
し、デコード結果にしたがってワード線、スイッチゲー
ト制御線を選択する。１０１で示される回路ブロックは
前記スイッチＴ１，Ｔ４のアレイから成るカラム選択回
路である。１０２で示される回路ブロックは前記スイッ
チＳ１，Ｓ２、Ｓ３、センスアンプ５０、及び書き込み
アンプ５１のアレイである。１０３で示される回路ブロ
ックはデータ入出力バッファであり、前記センスアンプ
５０及び書き込みアンプ５１に接続可能にされる。不揮
発性メモリＭＥＭの全体的なタイミング制御及び電源制
御は、前記タイミング制御回路５４による機能以外をモ
ード制御回路１０４が行う。前記タイミング制御回路５
４及びモード制御回路１０４が不揮発性メモリＭＥＭの
制御回路を構成する。
【００９３】図４１には図４０に代表されるような不揮
発性メモリＭＥＭを内蔵するマイクロコンピュータが示
される。同図に示されるマイクロコンピュータＭＣＵ
は、ＣＰＵ１１０、外部インタフェース回路（ＩＯＰ）
１１３、ＲＡＭ１１１、及び前記不揮発性メモリＭＥＭ
を有する。ＣＰＵは命令をフェッチして解読し、解読結
果に従って演算処理を行う。例えば、ＩＣカード用のマ
イクロコンピュータを想定すると、セキュリティー制御
のための積和演算ロジックなどを有している。ＲＡＭ１
１１はＣＰＵ１１０のワーク領域若しくはデータ一次記
憶領域として利用される。不揮発性メモリＭＥＭは前記
ＣＰＵの動作プログラムを格納すると共に、データ情報
の記憶領域として利用される。不揮発性メモリＭＥＭに
対するアクセス制御はＣＰＵ１１０が行う。外部インタ
フェース回路１１３は外部からのコマンド入力やデータ
入出力に利用される。
発性メモリＭＥＭを内蔵するマイクロコンピュータが示
される。同図に示されるマイクロコンピュータＭＣＵ
は、ＣＰＵ１１０、外部インタフェース回路（ＩＯＰ）
１１３、ＲＡＭ１１１、及び前記不揮発性メモリＭＥＭ
を有する。ＣＰＵは命令をフェッチして解読し、解読結
果に従って演算処理を行う。例えば、ＩＣカード用のマ
イクロコンピュータを想定すると、セキュリティー制御
のための積和演算ロジックなどを有している。ＲＡＭ１
１１はＣＰＵ１１０のワーク領域若しくはデータ一次記
憶領域として利用される。不揮発性メモリＭＥＭは前記
ＣＰＵの動作プログラムを格納すると共に、データ情報
の記憶領域として利用される。不揮発性メモリＭＥＭに
対するアクセス制御はＣＰＵ１１０が行う。外部インタ
フェース回路１１３は外部からのコマンド入力やデータ
入出力に利用される。
【００９４】内蔵不揮発性メモリを前記不揮発性メモリ
ＭＥＭのように全て電気的に書き換え可能にすることに
より、一部の不揮発性メモリをマスクＲＯＭにする場合
に比べて、記憶情報の書き換えが可能になるから、ＴＡ
Ｔ（ターン・アラウンド・タイム）若しくは設計期間の
大幅縮小に寄与する。
ＭＥＭのように全て電気的に書き換え可能にすることに
より、一部の不揮発性メモリをマスクＲＯＭにする場合
に比べて、記憶情報の書き換えが可能になるから、ＴＡ
Ｔ（ターン・アラウンド・タイム）若しくは設計期間の
大幅縮小に寄与する。
【００９５】また、図４２に例示されるように、内蔵不
揮発性メモリの一部を前記メモリＭＥＭとし、残りを図
４７及び図４８で説明したチップ占有面積の小さなメモ
リセルを備えた不揮発性メモリ１１４としてもよい。図
４７及び図４８で説明したメモリセルの構造は図１４、
図１５及び図２５と製造工程に互換性がある。図４２の
構成により、内蔵不揮発性メモリの大容記憶量化を図る
ことが可能になる。
揮発性メモリの一部を前記メモリＭＥＭとし、残りを図
４７及び図４８で説明したチップ占有面積の小さなメモ
リセルを備えた不揮発性メモリ１１４としてもよい。図
４７及び図４８で説明したメモリセルの構造は図１４、
図１５及び図２５と製造工程に互換性がある。図４２の
構成により、内蔵不揮発性メモリの大容記憶量化を図る
ことが可能になる。
【００９６】図４３には図４１又は図４２に例示される
マイクロコンピュータを適用したＩＣカード１３０が示
される。同図に示されるＩＣカード１３０は接触型のＩ
Ｃカードであり、プラスチック製などのカード基板１２
０に前記マイクロコンピュータＭＣＵが埋め込まれ、マ
イクロコンピュータＭＣＵのインタフェース回路１１３
に図示を省略するカード基板内配線で接続されたカード
インタフェース端子１２１が表面に露出して設けられ
る。カードインタフェース端子１２１はカードリーダや
カードライタなどを有する図示を省略するカード端末装
置内部のリード端子と接触して情報伝達に利用される。
マイクロコンピュータを適用したＩＣカード１３０が示
される。同図に示されるＩＣカード１３０は接触型のＩ
Ｃカードであり、プラスチック製などのカード基板１２
０に前記マイクロコンピュータＭＣＵが埋め込まれ、マ
イクロコンピュータＭＣＵのインタフェース回路１１３
に図示を省略するカード基板内配線で接続されたカード
インタフェース端子１２１が表面に露出して設けられ
る。カードインタフェース端子１２１はカードリーダや
カードライタなどを有する図示を省略するカード端末装
置内部のリード端子と接触して情報伝達に利用される。
【００９７】図４４には図４１又は図４２に例示される
マイクロコンピュータを適用した別のＩＣカード１３１
が示される。同図に示されるＩＣカード１３１は非接触
型のＩＣカードであり、プラスチック製などのカード基
板１２０に、前記マイクロコンピュータＭＣＵの他に、
前記マイクロコンピュータＭＣＵの前記外部インタフェ
ース回路１１３に接続する高周波インタフェース回路１
２２、及び前記高周波インタフェース回路１２２に接続
されるアンテナ１２３が設けられて構成される。図４４
ではカード基板１２０の表面保護蓋を取り外した状態を
示している。非接触ＩＣカードの場合には、例えば交流
磁界による電力伝送、電磁誘導による情報通信を、非接
触で行うことができる。非接触で電力供給が行なわれる
性質上、前述の通り書き込み電流を小さく出来得る前記
メモリセルＭＣを搭載した不揮発性メモリＭＥＭを用い
ているから、非接触ＩＣカードに最適である。
マイクロコンピュータを適用した別のＩＣカード１３１
が示される。同図に示されるＩＣカード１３１は非接触
型のＩＣカードであり、プラスチック製などのカード基
板１２０に、前記マイクロコンピュータＭＣＵの他に、
前記マイクロコンピュータＭＣＵの前記外部インタフェ
ース回路１１３に接続する高周波インタフェース回路１
２２、及び前記高周波インタフェース回路１２２に接続
されるアンテナ１２３が設けられて構成される。図４４
ではカード基板１２０の表面保護蓋を取り外した状態を
示している。非接触ＩＣカードの場合には、例えば交流
磁界による電力伝送、電磁誘導による情報通信を、非接
触で行うことができる。非接触で電力供給が行なわれる
性質上、前述の通り書き込み電流を小さく出来得る前記
メモリセルＭＣを搭載した不揮発性メモリＭＥＭを用い
ているから、非接触ＩＣカードに最適である。
【００９８】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００９９】例えば、不揮発性メモリセルはｎチャネル
型に限定されず、ｐチャネル型であってもよい。また、
不揮発性メモリセルに対する消去、書き込み、及び読み
出しのための電圧印加態様は上記に限定されず、デバイ
スプロセス、サイズ或は耐圧などとの関係で適宜変更可
能である。また、メモリセルはＭＯＮＯＳ構造に限定さ
れず、ＭＮＯＳ構造であってもよい。但しその場合には
ＭＯＮＯＳ構造の場合よりもゲート窒化膜を相対的に厚
く形成することが必要になる。また、メモリセルアレイ
の構成は図１１等のように隣接メモリセルの信号電極３
８に同一データ線を共有させ、センスアンプの数を低減
する構成に限定されない。信号電極３８，３９の夫々に
別々のセンスアンプを割当ててデータ読み出しを行うよ
うにしてもよい。また、非接触ＩＣカードへの適用を想
定した時、電力伝送と情報通信の双方を電磁誘導で行っ
てもよい。また、電力伝送だけを非接触で行ってもよ
い。
型に限定されず、ｐチャネル型であってもよい。また、
不揮発性メモリセルに対する消去、書き込み、及び読み
出しのための電圧印加態様は上記に限定されず、デバイ
スプロセス、サイズ或は耐圧などとの関係で適宜変更可
能である。また、メモリセルはＭＯＮＯＳ構造に限定さ
れず、ＭＮＯＳ構造であってもよい。但しその場合には
ＭＯＮＯＳ構造の場合よりもゲート窒化膜を相対的に厚
く形成することが必要になる。また、メモリセルアレイ
の構成は図１１等のように隣接メモリセルの信号電極３
８に同一データ線を共有させ、センスアンプの数を低減
する構成に限定されない。信号電極３８，３９の夫々に
別々のセンスアンプを割当ててデータ読み出しを行うよ
うにしてもよい。また、非接触ＩＣカードへの適用を想
定した時、電力伝送と情報通信の双方を電磁誘導で行っ
てもよい。また、電力伝送だけを非接触で行ってもよ
い。
【０１００】本発明はＩＣカード用のマイクロコンピュ
ータに適用する場合に限定されず、低消費電力、チップ
占有面積低減などを必要とする種々のマイクロコンピュ
ータ、その他のデータ処理ＬＳＩ、更にはメモリＬＳＩ
などにも広く適用することができる。
ータに適用する場合に限定されず、低消費電力、チップ
占有面積低減などを必要とする種々のマイクロコンピュ
ータ、その他のデータ処理ＬＳＩ、更にはメモリＬＳＩ
などにも広く適用することができる。
【０１０１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０１０２】すなわち、ワード線とソース・ドレインと
される信号電極を同じ方向に延在させて不揮発メモリセ
ルを構成するから、マルチストレージ形態のメモリセル
を用いたメモリに対してバイト書替えのような複数ビッ
ト単位による書替えを実現することができる。
される信号電極を同じ方向に延在させて不揮発メモリセ
ルを構成するから、マルチストレージ形態のメモリセル
を用いたメモリに対してバイト書替えのような複数ビッ
ト単位による書替えを実現することができる。
【０１０３】ソースサイド注入方式で書き込みを行うか
ら、マルチストレージ形態のメモリセルにおけるソース
サイドからの書き込み電流を低減させることができる。
ら、マルチストレージ形態のメモリセルにおけるソース
サイドからの書き込み電流を低減させることができる。
【０１０４】チャネル部分に高濃度不純物領域を形成し
ておくから、書き込み時にチャネル部分を逆方向に基板
バイアスすることにより、更に書き込み電流を少なくで
き、その上、スイッチゲート電極とゲート窒化膜との間
の絶縁膜にソースサイドから電子が注入されることを防
止でき書き換え耐性を向上させることができる。
ておくから、書き込み時にチャネル部分を逆方向に基板
バイアスすることにより、更に書き込み電流を少なくで
き、その上、スイッチゲート電極とゲート窒化膜との間
の絶縁膜にソースサイドから電子が注入されることを防
止でき書き換え耐性を向上させることができる。
【０１０５】オンチップのマルチストレージ形態のメモ
リセルによる電力消費という点で非接触ＩＣカードへの
搭載に最適なマイクロコンピュータ若しくはデータプロ
セッサのような半導体装置を実現することができる。
リセルによる電力消費という点で非接触ＩＣカードへの
搭載に最適なマイクロコンピュータ若しくはデータプロ
セッサのような半導体装置を実現することができる。
【０１０６】上記バイト書替えが可能であって書替え耐
性の優れるマルチストレージ形態のメモリセルを比較的
容易に製造することができる。
性の優れるマルチストレージ形態のメモリセルを比較的
容易に製造することができる。
【図１】本発明に係る不揮発性メモリセルを例示する縦
断面図である。
断面図である。
【図２】図１の不揮発性メモリセルの平面レイアウト図
である。
である。
【図３】図２の最小単位のメモリセルレイアウトを複数
倍展開したメモリセルアレイの平面レイアウト図であ
る。
倍展開したメモリセルアレイの平面レイアウト図であ
る。
【図４】図３のＡ−Ａ’断面図である。
【図５】図３のＢ−Ｂ’断面図である。
【図６】図３のレイアウトパターンに応ずる回路構成を
消去動作のための電圧印可状態と共に例示する回路図で
ある。
消去動作のための電圧印可状態と共に例示する回路図で
ある。
【図７】図６の回路構成において書き込み動作に必要な
電圧印可状態としてスイッチゲート３６側のソースサイ
ドに書き込みを行う場合を例示する回路図である。
電圧印可状態としてスイッチゲート３６側のソースサイ
ドに書き込みを行う場合を例示する回路図である。
【図８】図６の回路構成において書き込み動作に必要な
電圧印可状態としてスイッチゲート３７側のソースサイ
ドに書き込みを行う場合を例示する回路図である。
電圧印可状態としてスイッチゲート３７側のソースサイ
ドに書き込みを行う場合を例示する回路図である。
【図９】図６の回路構成において読み出し動作に必要な
電圧印可状態として、スイッチゲート３６側のソースサ
イドの記憶情報を読み出す場合を例示する回路図であ
る。
電圧印可状態として、スイッチゲート３６側のソースサ
イドの記憶情報を読み出す場合を例示する回路図であ
る。
【図１０】図６の回路構成において読み出し動作に必要
な電圧印可状態として、スイッチゲート３７側のソース
サイドの記憶情報を読み出す場合を例示する回路図であ
る。
な電圧印可状態として、スイッチゲート３７側のソース
サイドの記憶情報を読み出す場合を例示する回路図であ
る。
【図１１】バイト単位の書き込み、読み出しの最小単位
回路を例示すると共に、図７及び図９のソースサイドに
対する書き込み及び読み出し動作（サイクル１）を想定
した時のセンスアンプ及びライトアンプの接続態様を例
示する回路図である。
回路を例示すると共に、図７及び図９のソースサイドに
対する書き込み及び読み出し動作（サイクル１）を想定
した時のセンスアンプ及びライトアンプの接続態様を例
示する回路図である。
【図１２】バイト単位の書き込み、読む出しの最小単位
回路を例示すると共に、図８及び図１０のソースサイド
に対する書き込み及び読み出し動作（サイクル２）を想
定した時のセンスアンプ及びライトアンプの接続態様を
例示する回路図である。
回路を例示すると共に、図８及び図１０のソースサイド
に対する書き込み及び読み出し動作（サイクル２）を想
定した時のセンスアンプ及びライトアンプの接続態様を
例示する回路図である。
【図１３】図１１及び図１２の回路構成による消去、書
き込み、及び読み出し動作のタイミングチャートであ
る。
き込み、及び読み出し動作のタイミングチャートであ
る。
【図１４】ソースサイド注入方式によるマルチストレー
ジ形態の別の不揮発性メモリセルの構造を例示する断面
図である。
ジ形態の別の不揮発性メモリセルの構造を例示する断面
図である。
【図１５】図１４の断面構造を持つ２個の不揮発性メモ
リセルを最小単位として構成される平面レイアウトの構
成図である。
リセルを最小単位として構成される平面レイアウトの構
成図である。
【図１６】ソースサイド注入方式によるマルチストレー
ジ形態の更に別の不揮発性メモリセルとしてチャネル部
分に高濃度不純物領域を有するメモリセル構造を例示す
る断面図である。
ジ形態の更に別の不揮発性メモリセルとしてチャネル部
分に高濃度不純物領域を有するメモリセル構造を例示す
る断面図である。
【図１７】図１６のａ−ａ’、ｂ−ｂ’、ｃ−ｃ’断面
部分のエネルギーバンド図である。
部分のエネルギーバンド図である。
【図１８】図１６に例示されるメモリセルを有する半導
体装置の製造方法の一つの過程を例示する縦断面図であ
る。
体装置の製造方法の一つの過程を例示する縦断面図であ
る。
【図１９】図１６に例示されるメモリセルを有する半導
体装置の製造方法の次の過程を例示する縦断面図であ
る。
体装置の製造方法の次の過程を例示する縦断面図であ
る。
【図２０】図１６に例示されるメモリセルを有する半導
体装置の製造方法の次の過程を例示する縦断面図であ
る。
体装置の製造方法の次の過程を例示する縦断面図であ
る。
【図２１】図１６に例示されるメモリセルを有する半導
体装置の製造方法の次の過程を例示する縦断面図であ
る。
体装置の製造方法の次の過程を例示する縦断面図であ
る。
【図２２】図１６に例示されるメモリセルを有する半導
体装置の製造方法の次の過程を例示する縦断面図であ
る。
体装置の製造方法の次の過程を例示する縦断面図であ
る。
【図２３】図１６に例示されるメモリセルを有する半導
体装置の製造方法の次の過程を例示する縦断面図であ
る。
体装置の製造方法の次の過程を例示する縦断面図であ
る。
【図２４】図１６に例示されるメモリセルを有する半導
体装置の製造方法の次の過程を例示する縦断面図であ
る。
体装置の製造方法の次の過程を例示する縦断面図であ
る。
【図２５】ソースサイド注入方式によるマルチストレー
ジ形態の更に別の不揮発性メモリセルとしてチャネル部
分に高濃度不純物領域を有するメモリセル構造を例示す
る断面図である。
ジ形態の更に別の不揮発性メモリセルとしてチャネル部
分に高濃度不純物領域を有するメモリセル構造を例示す
る断面図である。
【図２６】図２５に例示されるメモリセルを有する半導
体装置の製造方法の一つの過程を例示する縦断面図であ
る。
体装置の製造方法の一つの過程を例示する縦断面図であ
る。
【図２７】図２５に例示されるメモリセルを有する半導
体装置の製造方法の次の過程を例示する縦断面図であ
る。
体装置の製造方法の次の過程を例示する縦断面図であ
る。
【図２８】図２５に例示されるメモリセルを有する半導
体装置の製造方法の次の過程を例示する縦断面図であ
る。
体装置の製造方法の次の過程を例示する縦断面図であ
る。
【図２９】図２５に例示されるメモリセルを有する半導
体装置の製造方法の次の過程を例示する縦断面図であ
る。
体装置の製造方法の次の過程を例示する縦断面図であ
る。
【図３０】図２５に例示されるメモリセルを有する半導
体装置の製造方法の次の過程を例示する縦断面図であ
る。
体装置の製造方法の次の過程を例示する縦断面図であ
る。
【図３１】図２５に例示されるメモリセルを有する半導
体装置の製造方法の次の過程を例示する縦断面図であ
る。
体装置の製造方法の次の過程を例示する縦断面図であ
る。
【図３２】図２５に例示されるメモリセルを有する半導
体装置の製造方法の次の過程を例示する縦断面図であ
る。
体装置の製造方法の次の過程を例示する縦断面図であ
る。
【図３３】消去の別の例を示す回路図である。
【図３４】消去の更に別の例を示す回路図である。
【図３５】図３３及び図３４の消去を行う場合のメモリ
セルアレイにおける一方の信号電極を縦断する構造の断
面図である。
セルアレイにおける一方の信号電極を縦断する構造の断
面図である。
【図３６】図３３及び図３４の消去を行う場合のメモリ
セルアレイにおける他方の信号電極を縦断する構造の断
面図である。
セルアレイにおける他方の信号電極を縦断する構造の断
面図である。
【図３７】図２の最小単位に対する平面レイアウトの別
の例を示す平面図である。
の例を示す平面図である。
【図３８】図３７の平面レイアウトに対応される読み出
しの最小単位回路を例示する回路図である。
しの最小単位回路を例示する回路図である。
【図３９】図３８の回路構成による消去、書き込み及び
読み出し動作を例示するタイミングチャートである。
読み出し動作を例示するタイミングチャートである。
【図４０】マルチストレージ形態の不揮発性メモリセル
を適用した不揮発性メモリの概略ブロック図である。
を適用した不揮発性メモリの概略ブロック図である。
【図４１】図４０に代表される不揮発性メモリを内蔵す
るマイクロコンピュータの一例を示す概略ブロック図で
ある。
るマイクロコンピュータの一例を示す概略ブロック図で
ある。
【図４２】図４０に代表される不揮発性メモリを内蔵す
るマイクロコンピュータの別の例を示す概略ブロック図
である。
るマイクロコンピュータの別の例を示す概略ブロック図
である。
【図４３】図４１又は図４２に例示されるマイクロコン
ピュータを適用した接触型のＩＣカードを例示する概略
平面図である。
ピュータを適用した接触型のＩＣカードを例示する概略
平面図である。
【図４４】図４１又は図４２に例示されるマイクロコン
ピュータを適用した非接触型のＩＣカードを例示する概
略平面図である。
ピュータを適用した非接触型のＩＣカードを例示する概
略平面図である。
【図４５】従来のＭＯＮＯＳ構造のマルチストレージ形
態の不揮発性メモリセルの構造説明図である。
態の不揮発性メモリセルの構造説明図である。
【図４６】図４５のメモリセルに対する消去、ライト、
リード動作時の電圧印加状態を例示する回路図である。
リード動作時の電圧印加状態を例示する回路図である。
【図４７】本出願人による先の出願に係る本発明者が検
討したソースサイド注入形態のマルチストレージ型不揮
発性メモリセルの概略的を示す構造説明図である。
討したソースサイド注入形態のマルチストレージ型不揮
発性メモリセルの概略的を示す構造説明図である。
【図４８】図４７のメモリセルに対する消去、ライト、
リード動作時の電圧印加状態を例示する回路図である。
リード動作時の電圧印加状態を例示する回路図である。
３０，３０ｍ，３０ｎ ウェル領域 ３１ ゲート酸化膜 ３２ ゲート窒化膜 ３３ メモリゲート電極 ３６，３７ スイッチゲート電極 ３８，３９ 信号電極 ４０ 層間絶縁膜 ＭＣ，ＭＣｘ，ＭＣｙ，ＭＣｚ，ＭＣｗ 不揮発性メモ
リセル ３３ｈ，３３ｉ，３３ｊ，３３ｋ ワード線 ３６ｈ，３６ｉ，３６ｊ，３６ｋ スイッチ制御線 ３７ｈ，３７ｉ，３７ｊ，３７ｋ スイッチ制御線 ４３ｈ，４４ｈ，４５ｈ データ線 ４３ｉ，４４ｉ，４５ｉ データ線 ４３ｊ，４４ｊ，４５ｊ データ線 ４３ｋ，４４ｋ，４５ｋ データ線 ５０ センスアンプ ５１ ライトアンプ Ｖｐ０，Ｖｐ１，Ｖｐ２，Ｖｐ３ プリチャージ電圧 ５３ プリチャージ回路 ５４ タイミング制御回路 ６０，８０ 高濃度不純物領域 ＭＥＭ 不揮発性メモリ ＭＣＵ マイクロコンピュータ １１０ ＣＰＵ １１３ 外部入出力ポート １２０ カード基板 １２１ カードインタフェース端子 １２２ 高周波インタフェース回路 １２３ アンテナ １３０ 接触型ＩＣカード １３１ 非接触型ＩＣカード
リセル ３３ｈ，３３ｉ，３３ｊ，３３ｋ ワード線 ３６ｈ，３６ｉ，３６ｊ，３６ｋ スイッチ制御線 ３７ｈ，３７ｉ，３７ｊ，３７ｋ スイッチ制御線 ４３ｈ，４４ｈ，４５ｈ データ線 ４３ｉ，４４ｉ，４５ｉ データ線 ４３ｊ，４４ｊ，４５ｊ データ線 ４３ｋ，４４ｋ，４５ｋ データ線 ５０ センスアンプ ５１ ライトアンプ Ｖｐ０，Ｖｐ１，Ｖｐ２，Ｖｐ３ プリチャージ電圧 ５３ プリチャージ回路 ５４ タイミング制御回路 ６０，８０ 高濃度不純物領域 ＭＥＭ 不揮発性メモリ ＭＣＵ マイクロコンピュータ １１０ ＣＰＵ １１３ 外部入出力ポート １２０ カード基板 １２１ カードインタフェース端子 １２２ 高周波インタフェース回路 １２３ アンテナ １３０ 接触型ＩＣカード １３１ 非接触型ＩＣカード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 16/04 Ｇ１１Ｃ 17/00 ６２２Ｚ ５Ｆ１０１ 16/06 ６３４Ｂ 16/02 ６４１ Ｈ０１Ｌ 27/10 ４６１ Ｈ０１Ｌ 29/78 ３７１ 29/788 29/792 (72)発明者 南 眞一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 2C005 MA22 NA03 NA08 NB01 TA21 TA22 5B025 AA04 AB03 AC01 AD04 AD11 AE06 AE08 5B035 BA03 BB09 CA01 CA13 CA23 5F001 AA13 AB03 AC06 AD05 AD23 AD60 AD61 AE08 AF20 AG12 AG40 5F083 EP18 EP24 EP64 EP69 EP75 ER02 ER19 NA01 PR28 PR37 PR43 PR44 PR45 PR53 PR54 PR55 ZA13 ZA14 ZA21 5F101 BA45 BB04 BC11 BD15 BD31 BD35 BD36 BE07 BF05 BH09 BH21
Claims (25)
- 【請求項１】 第１半導体領域上に第１及び第２ゲート
絶縁膜を介してメモリゲート電極が形成され、その両側
の第１半導体領域上に第３ゲート絶縁膜を介して第１及
び第２スイッチゲート電極が形成され、前記夫々のスイ
ッチゲート電極下近傍の前記第１半導体領域にソース又
はドレイン電極とされる第１及び第２信号電極が形成さ
れ、前記メモリゲート電極とスイッチゲート電極が夫々
第１方向に延在された、不揮発性メモリセルを複数個有
して成るものであることを特徴とする半導体装置。 - 【請求項２】 前記第１及び第２信号電極が結合され前
記第１方向とほぼ直角な第２方向に延在される第１及び
第２信号配線を有し、前記第１及び第２信号配線は第２
方向に並列する複数個の不揮発性メモリセルに共有さ
れ、前記メモリゲート電極及びスイッチゲート電極は第
１方向に並列する複数個の不揮発性メモリセルに共通化
されて成るものであることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 第１方向に隣接してメモリゲート電極が
共通とされる１対の前記不揮発性メモリセルは、前記第
１又は第２信号電極の何れか一方が共通化され、他方が
個別化されて、対応する第１及び第２信号配線に接続さ
れて成るものであることを特徴とする請求項２記載の半
導体装置。 - 【請求項４】 前記１個の不揮発性メモリセルは、前記
第２ゲート絶縁膜の第１スイッチゲート電極側にキャリ
アが捕獲された第１状態、前記第１状態の捕獲キャリア
が減少された第２状態、前記第２ゲート絶縁膜の第２ス
イッチゲート電極側にキャリアが捕獲された第３状態、
又は前記第３状態の捕獲キャリアが減少された第４状態
に応じて、２ビットの情報を記憶可能であることを特徴
とする請求項１乃至３の何れか１項記載の半導体装置。 - 【請求項５】 前記第１半導体領域はウェル領域であ
り、前記メモリゲート電極と第１及び第２スイッチゲー
ト電極を共有する複数個の前記不揮発性メモリセルは、
電気的に分離された複数個のウェル領域に分割配置さ
れ、前記不揮発性メモリセルは前記ウェル領域と前記メ
モリゲート電極との間の電位差に応じて前記第２ゲート
絶縁膜からウェル領域にキャリアを放出するものである
ことを特徴とする請求項１乃至３の何れか１項記載の半
導体装置。 - 【請求項６】 前記不揮発性メモリセルは、前記第１又
は第２スイッチゲート電極で選択される前記第１又は第
２信号電極と前記第１半導体領域との間の電位差に応じ
て前記第２ゲート絶縁膜から第１半導体領域にキャリア
を放出するものであることを特徴とする請求項１乃至３
の何れか１項記載の半導体装置。 - 【請求項７】 前記不揮発性メモリセルは、前記第１又
は第２スイッチゲート電極で選択される信号電極とメモ
リゲート電極との電位差に応じて前記第２絶縁膜からメ
モリゲート電極にキャリアを放出するものであることを
特徴とする請求項１乃至３の何れか１項記載の半導体装
置。 - 【請求項８】 前記第１及び第２ゲート絶縁膜下の第１
半導体領域に当該絶縁膜の幅寸法以下の幅をもって高濃
度不純物領域が形成されて成るものであることを特徴と
する請求項１乃至３の何れか１項記載の装置。 - 【請求項９】 前記第２ゲート絶縁膜の第１スイッチゲ
ート電極側又は第２スイッチゲート電極側にキャリアを
捕獲させるとき、前記第１半導体領域は、逆方向基板バ
イアス電位が与えられるものであることを特徴とする請
求項８記載の半導体装置。 - 【請求項１０】前記不揮発性メモリセルは、前記第２ス
イッチゲート電極で選択される第２信号電極の電位が前
記第１スイッチゲート電極で選択される第１信号電極の
電位よりも高くされることにより前記第１状態又は第２
状態の１ビットの記憶情報の読み出しが行なわれ、前記
第１スイッチゲート電極で選択される第１信号電極の電
位が前記第２スイッチゲート電極で選択される第２信号
電極の電位よりも高くされることにより前記第３状態又
は第４状態の１ビットの記憶情報の読み出しが行なわれ
るものであることを特徴とする請求項４記載の半導体装
置。 - 【請求項１１】 前記不揮発性メモリセルの第１信号電
極に第１信号配線が接続され、前記不揮発性メモリセル
の第２信号電極に第２信号配線が接続され、 前記第１信号配線及び前記第２信号配線をプリチャージ
可能なプリチャージ回路、前記第１信号配線のレベル変
化を検出するセンスアンプ、及び制御回路を有し、 前記制御回路は、リードアドレスに応じて第１又は第２
信号電極の何れか一方を高電位に他方を低電位とするよ
うに前記プリチャージ回路にプリチャージ動作させ、プ
リチャージ完了後、センスアンプに第１信号配線におけ
るレベル変化の有無を検出させるものであることを特徴
とする請求項１記載の半導体装置。 - 【請求項１２】 半導体基板に形成された第１半導体領
域に複数個の不揮発性メモリセルを有し、 前記不揮発性メモリセルは、前記第１半導体領域上に積
層された第１及び第２ゲート絶縁膜、前記第１及び第２
ゲート絶縁膜の上に形成されたメモリゲート電極、前記
メモリゲート電極の両側の第１半導体領域上に第３ゲー
ト絶縁膜を介して形成された第１及び第２スイッチゲー
ト電極、並びに前記夫々のスイッチゲート電極下近傍の
前記第１半導体領域にソース又はドレイン電極として形
成された第１及び第２信号電極を有し、 前記第２絶縁膜は窒化珪素から成り、 前記メモリゲート電極は第１層目多結晶珪素から成り、 前記第１及び第２スイッチゲート電極は第２層目多結晶
珪素から成り、 前記メモリゲート電極と第１及び第２スイッチゲート電
極は第１方向に延在され、 前記第１及び第２信号電極が結合される第１及び第２信
号配線は前記第１方向とほぼ直角な第２方向に延在され
て成るものであることを特徴とする半導体装置。 - 【請求項１３】 半導体基板に形成された第１半導体領
域に複数個の不揮発性メモリセルを有し、 前記不揮発性メモリセルは、前記第１半導体領域上に積
層された第１及び第２ゲート絶縁膜、前記第１及び第２
ゲート絶縁膜の上に形成されたメモリゲート電極、前記
メモリゲート電極の両側の第１半導体領域上に第３ゲー
ト絶縁膜を介して形成された第１及び第２スイッチゲー
ト電極、並びに前記夫々のスイッチゲート電極下近傍の
前記第１半導体領域にソース又はドレイン電極として形
成された第１及び第２信号電極を有し、 前記第２絶縁膜は窒化珪素から成り、 前記スイッチゲート電極は第１層目多結晶珪素から成
り、 前記メモリゲート電極は第２層目多結晶珪素から成り、 前記メモリゲート電極と第１及び第２スイッチゲート電
極は第１方向に延在され、 前記第１及び第２信号電極が結合される第１及び第２信
号配線は前記第１方向とほぼ直角な第２方向に延在され
て成るものであることを特徴とする半導体装置。 - 【請求項１４】 前記不揮発性メモリセルを記憶素子と
して備えるメモリ回路と、前記メモリ回路をアクセス可
能なＣＰＵと、前記ＣＰＵに接続される外部インタフェ
ース回路とを１個の半導体チップに有して成るものであ
ることを特徴とする請求項１乃至１３の何れか１項記載
の半導体装置。 - 【請求項１５】 カード基板に、請求項１４記載の半導
体装置、及び前記半導体装置の前記外部インタフェース
回路に接続するカードインタフェース端子が設けられて
成るものであることを特徴とするＩＣカード。 - 【請求項１６】 カード基板に、請求項１４記載の半導
体装置、前記半導体装置の前記外部インタフェース回路
に接続する高周波インタフェース回路、及び前記高周波
インタフェース回路に接続されるアンテナが設けられて
成るものであることを特徴とするＩＣカード。 - 【請求項１７】 半導体基板の主面に第１導電型の第１
半導体領域を形成する工程と、 前記第１半導体領域上の前記半導体基板の主面に、順に
第１絶縁膜、第２絶縁膜を形成する工程と、 前記第２絶縁膜上に、前記半導体基板の主面の第１方向
において第１の幅を有し、前記第１方向に対してほぼ垂
直な第２方向において第２の幅を有する第１導体片を形
成する工程と、 前記第１方向において、前記第１導体片の下部の前記第
１半導体領域内に、選択的に第２半導体領域を形成する
為に、前記第１導電型の第１不純物を導入する工程と、 前記第１方向において、前記第１導体片の側壁に第３絶
縁膜を形成する工程と、 前記第１方向における前記第１導体片の両端に前記第３
絶縁膜を介して、前記第１方向において第３の幅を有
し、前記第２方向において第４の幅を有する第２及び第
３導体片を形成する工程と、 前記第１方向において、前記第２及び第３導体片の前記
第１導体片と反対側の前記第１半導体領域内に第３半導
体領域を形成する為に、前記第１導電型と反対の第２導
電型の第２不純物を導入する工程とを、含むことを特徴
とする半導体装置の製造方法。 - 【請求項１８】 前記第２半導体領域の形成工程は、更
に、前記第１導体片の両端の前記第１半導体領域に、前
記第２導電型の第３不純物を導入する工程を含み、前記
第３不純物は前記半導体基板の主面に対し第１の角度を
持ってイオン打ち込みされ、前記第１不純物は前記半導
体基板の主面に対し第２の角度を持ってイオン打ち込み
され、前記第１の角度は、前記第２の角度よりも大であ
ることを特徴とする請求項１７記載の半導体装置の製造
方法。 - 【請求項１９】 前記第１導体片の第２の幅は前記第１
の幅よりも大であり、前記第２導体片の第４の幅は前記
第３の幅よりも大であり、第１及び第２導体片が第２方
向に延在されていることを特徴とする請求項１７記載の
半導体装置の製造方法。 - 【請求項２０】 前記第１絶縁膜は酸化珪素からなり、
前記第２絶縁膜は窒化珪素からなることを特徴とする請
求項１７記載の半導体装置の製造方法。 - 【請求項２１】 半導体基板の主面に第１導電型の第１
半導体領域を形成する工程と、 前記第１半導体領域上に所定の間隔で、前記半導体基板
の主面の第１方向において第１の幅を有し、前記第１方
向に対してほぼ垂直な第２方向において第２の幅を有す
る２つの第１導体片を形成する工程と、 前記第１導体片の間の領域において、前記第１導体片の
側壁に第１絶縁膜を形成する工程と、 前記第１導体片の間の領域であって、前記第１導体片の
側壁に形成された第１絶縁膜に挟まれた領域の前記第１
半導体領域内に、第２半導体領域を形成する為に前記第
１導電型の第１不純物を導入する工程と、 前記第１導体片の間の領域において、前記半導体基板の
表面に第２絶縁膜及び第３絶縁膜を形成する工程と、 前記第３絶縁膜上に前記第１方向において第３の幅を有
し、前記第２方向において第４の幅を有する第２導体片
を形成する工程と、 前記第１方向において、前記１導体片の前記第２導体片
と反対側の前記第１半導体領域内に第３半導体領域を形
成する為に、前記第１導電型と反対の第２導電型の第２
不純物を導入する工程と、を含むことを特徴とする半導
体装置の製造方法。 - 【請求項２２】 前記第１絶縁膜形成工程は、半導体基
板上に絶縁膜を堆積する工程と、前記絶縁膜に異方性エ
ッチングを施し、前記第１導体片の側壁に選択的に前記
絶縁膜を残す工程と、を含むことを特徴とする請求項２
１記載の半導体装置の製造方法。 - 【請求項２３】 前記第２導体片は、前記第１導体片の
側壁上に前記第３絶縁膜を介して形成されることを特徴
とする請求項２１記載の半導体装置の製造方法。 - 【請求項２４】 前記第２絶縁膜は酸化珪素からなり、
前記第３絶縁膜は窒化珪素からなることを特徴とする請
求項２３記載の半導体装置の製造方法。 - 【請求項２５】 前記第１導体片の第２の幅は前記第１
の幅よりも大であり、前記第２導体片の第４の幅は前記
第３の幅よりも大であり、第１及び第２導体片が第２方
向に延在されていることを特徴とする請求項２１記載の
半導体装置の製造方法。
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