JP2017038023A - 半導体集積回路装置の製造方法、および半導体集積回路装置 - Google Patents
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Abstract
【解決手段】製造過程において、独立して制御可能な第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bを形成する際、従来のメモリ回路領域だけを加工する専用フォトマスク工程に加えて、これとは別にさらに第1選択ゲート電極G2a,G2bと第2選択ゲート電極G3a,G3bとを電気的に分離させるための専用フォトマスク工程を余分に追加する必要がなく、その分、製造コストを低減できる。
【選択図】図2
Description
<1.本発明による製造方法により製造された半導体集積回路装置の構成>
1−1.半導体集積回路装置の平面レイアウト
1−2.半導体集積回路装置の各部位における断面構成
1−3.データの書き込み手法
<2.半導体集積回路装置の製造方法>
<3.作用および効果>
<4.第3フォトマスク加工工程を省略した他の実施の形態による製造方法>
<5.他の実施の形態>
(1−1)半導体集積回路装置の平面レイアウト
図1は、本発明による製造方法により製造された完成時の半導体集積回路装置1の平面レイアウトを示す概略図であり、メモリ回路領域ER1に形成されたメモリゲート構造体4a,4b、第1選択ゲート構造体5a,5b、および第2選択ゲート構造体6a,6bの平面レイアウトと、周辺回路領域ER2に形成されたロジックゲート構造体7a,7bの平面レイアウトとを中心に図示している。なお、図1では、後述するメモリゲート構造体4a,4bの側壁に形成されている側壁スペーサや、第1選択ゲート構造体5a,5bおよび第2選択ゲート構造体6a,6bに形成されているサイドウォール、メモリウエルW1およびロジックウエルW2,W3に形成されている素子分離層等については省略している。
図2は、図1のA-A´部分の側断面構成であり、メモリセル領域ER11に設けられたメモリセル3a,3bと、周辺回路領域ER2に設けられた周辺回路18,19の側断面構成を示す断面図である。この場合、半導体集積回路装置1には、半導体基板Sが設けられており、メモリ回路領域ER1の半導体基板S上にメモリウエルW1が形成され、周辺回路領域ER2の半導体基板S上にロジックウエルW2,W3が形成されている。
このような構成を有するメモリセル3aは、(i)データの書き込み動作を実行するのに先立って、メモリゲート電極G1aと対向するメモリウエルW1において、チャネル層を形成するキャリアが存在している領域(以下、チャネル層形成キャリア領域と呼ぶ)から当該キャリアを排除し(以下、この動作をキャリア排除動作と呼ぶ)、その後、データの書き込み動作を実行する第1の書き込み手法と、これとは別に、(ii)キャリア排除動作を行わずにデータの書き込み動作を実行する第2の書き込み手法とのいずれかにより、データの書き込み動作が行われる。
ここで、例えば第1の書き込み手法では、キャリア排除動作を実行する際、図2に示した第2選択ゲート構造体6aに、例えば、第2選択ゲート線から第2選択ゲート電極G3aに1.5[V]の第2選択ゲート電圧が印加され、ビット線からドレイン領域D2に0[V]のビット電圧が印加され得る。これにより第2選択ゲート構造体6aは、第2選択ゲート電極G3aと対向したメモリウエルW1表面で導通状態となり、ビット線が接続されたドレイン領域D2と、メモリゲート構造体4aと対向したメモリウエルW1のチャネル層形成キャリア領域とが電気的に接続し得る。
第2の書き込み手法では、メモリセル3aにデータを書き込む際、キャリア排除動作を行わない以外は上述した「(1−3−1)第1の書き込み手法」と同じであるため、データを書き込む際の説明は省略する。一方、高電圧の電荷蓄積ゲート電圧がメモリゲート電極G1aに印加されたときに、メモリセル3aの電荷蓄積層ECへの電荷注入を阻止する場合には、メモリゲート線からメモリゲート電極G1aに12[V]の電荷蓄積ゲート電圧が印加されることから、電荷蓄積ゲート電圧がメモリウエルW1まで伝わる。これによりメモリセル3aには、メモリゲート電極G1aと対向するメモリウエルW1の表面に沿ってチャネル層(図示せず)が形成され得る。
以上のような構成を有する半導体集積回路装置1は、下記の製造工程を得ることにより、従来のメモリ回路領域ER1だけを加工する専用フォトマスク工程に加えて、さらに第1選択ゲート電極と第2選択ゲート電極とを電気的に分離させるための専用フォトマスク工程を余分に追加することなく製造できる。図5は、図1のA−A´部分での側断面構成を示している。この場合、先ず始めに、図5Aに示すように、半導体基板Sを用意した後、STI(Shallow Trench Isolation)法等により絶縁部材からなる素子分離層20を、メモリ回路領域ER1および周辺回路領域ER2の境界等その他所定箇所に形成する。
以上のような半導体集積回路装置1の製造方法では、パターニングされたレジストRr1a,Rr1bを用いて周辺回路領域ER2の導電層37をパターニングしてゲート絶縁膜29a,29b上にロジックゲート電極G5,G6を形成する際、このレジストRr1a,Rr1bをそのまま利用して、メモリ回路領域ER1における選択ゲート電極切断予定領域13a,14b,15a,16aの導電層37の一部も除去する(図9〜図10)。
上述した実施の形態においては、メモリ回路領域ER1の加工専用に用いる専用のフォトマスクでレジストをパターニングする専用フォトマスク工程に着目すると、第1フォトマスク加工工程、第2フォトマスク加工工程、第3フォトマスク加工工程およびコンタクト形成導電層用の第4フォトマスク加工工程の合計4工程を行っているが、本発明はこれに限らず、第3フォトマスク加工工程での不純物注入を行わずに第1フォトマスク加工工程、第2フォトマスク加工工程、およびコンタクト形成導電層用のフォトマスク加工工程(上記第4フォトマスク加工工程に相当)の合計3工程としてもよい。
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば、メモリセル3a,3b,3c,3d,3e,3fの数や、周辺回路18,19の数、コンタクト形成導電層10a,11a,10b,11bの数、選択ゲート電極切断部13,14,15,16の数等は種々の数としてもよく、また、メモリウエルW1やロジックウエルW2,W3の導電型もN型またはP型のいずれであってもよい。
3a,3b,3c,3d,3e,3f メモリセル
4a,4b メモリゲート構造体
5a,5b 第1選択ゲート構造体
6a,6b 第2選択ゲート構造体
7a,7b ロジックゲート構造体
G1a,G1b メモリゲート電極
G2a,G2b 第1選択ゲート電極
G3a,G3b 第2選択ゲート電極
EC 電荷蓄積層
23a 下部ゲート絶縁膜
23b 上部ゲート絶縁膜
Rr1a,Rr1b,Rm1,Rm2,Rm3,Rm4a,Rm4b レジスト
Claims (5)
- 第1選択ゲート電極を有した第1選択ゲート構造体と、第2選択ゲート電極を有した第2選択ゲート構造体との間に側壁スペーサを介してメモリゲート構造体が配置されたメモリセルが形成されるメモリ回路領域と、
周辺回路のロジックゲート構造体が形成される周辺回路領域と
を備えた半導体集積回路装置の製造方法であって、
下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極の順で積層された前記メモリゲート構造体を、前記メモリ回路領域に形成した後、前記メモリゲート構造体を覆うように前記側壁スペーサを形成する側壁スペーサ形成工程と、
前記メモリゲート構造体が形成された前記メモリ回路領域と、前記周辺回路領域とに、ゲート絶縁膜および導電層を順に積層する導電層形成工程と、
フォトマスクによりパターニングされたレジストを用いて前記周辺回路領域の前記導電層をパターニングすることにより、前記ゲート絶縁膜上に前記ロジックゲート構造体のロジックゲート電極を形成するとともに、前記レジストをそのまま利用して、前記メモリ回路領域の前記側壁スペーサ周辺にある複数の選択ゲート電極切断予定領域の前記導電層も一部除去するロジックゲート構造体形成工程と、
フォトマスクによりパターニングされたレジストを用いて、前記周辺回路領域を覆いつつ、前記メモリ回路領域の前記導電層をエッチバックすることにより、前記選択ゲート電極切断予定領域に残存した前記導電層を除去しつつ、前記側壁スペーサに沿って前記導電層を残存させ、サイドウォール状の前記第1選択ゲート電極と、前記選択ゲート電極切断予定領域で前記第1選択ゲート電極から電気的に分離されたサイドウォール状の前記第2選択ゲート電極とを形成する導電層パターニング工程と
を備えることを特徴とする半導体集積回路装置の製造方法。 - 前記導電層パターニング工程の前記エッチバックは、異方性エッチングと、当該異方性エッチングの後に追加される等方性エッチングとを含む
ことを特徴とする請求項1記載の半導体集積回路装置の製造方法。 - 前記側壁スペーサ形成工程の前には、
前記メモリ回路領域の加工専用の第1フォトマスクを用いてパターニングされたレジストにより、前記メモリ回路領域の前記メモリゲート構造体の形成予定領域に不純物を注入し、チャネル形成層を形成する第1フォトマスク加工工程と、
前記上部ゲート絶縁膜上にメモリゲート電極用導電層を形成した後、前記メモリ回路領域の加工専用の第2フォトマスクを用いてパターニングしたレジストにより前記メモリゲート電極用導電層をパターニングすることにより、前記メモリゲート電極を形成する第2フォトマスク加工工程とを備え、
前記導電層パターニング工程は、
前記メモリ回路領域の加工専用であるコンタクト形成導電層用のフォトマスクを用いてパターニングされたレジストにより、前記メモリ回路領域に、コンタクト形成導電層を有する前記第1選択ゲート電極と、コンタクト形成導電層を有する前記第2選択ゲート電極とを形成するフォトマスク加工工程を備えており、
前記メモリ回路領域の前記メモリセルを形成するために専用のフォトマスクを用いた専用フォトマスク工程が、前記第1フォトマスク加工工程、前記第2フォトマスク加工工程、および前記フォトマスク加工工程の合計3工程である
ことを特徴とする請求項1または2記載の半導体集積回路装置の製造方法。 - 前記側壁スペーサ形成工程の後には、
前記メモリ回路領域の加工専用の第3フォトマスクを用いてパターニングされたレジストにより、前記メモリ回路領域の前記第1選択ゲート電極および前記第2選択ゲート電極の各形成予定領域に不純物を注入し、前記第1選択ゲート電極および前記第2選択ゲート電極と対向する基板表面に、チャネル形成層を形成する第3フォトマスク加工工程を備えており、
前記メモリ回路領域の前記メモリセルを形成するために専用のフォトマスクを用いた専用フォトマスク工程が、前記第1フォトマスク加工工程、前記第2フォトマスク加工工程、前記第3フォトマスク加工工程、および前記フォトマスク加工工程の合計4工程である
ことを特徴とする請求項3記載の半導体集積回路装置の製造方法。 - 第1選択ゲート電極を有した第1選択ゲート構造体と、第2選択ゲート電極を有した第2選択ゲート構造体との間に側壁スペーサを介してメモリゲート構造体が配置されたメモリセルが形成されているメモリ回路領域と、
周辺回路のロジックゲート構造体が形成されている周辺回路領域とを備えており、
前記ロジックゲート構造体は、前記第1選択ゲート電極および前記第2選択ゲート電極と同じ導電層から形成されたロジックゲート電極がゲート絶縁膜上に形成された構成を有し、
前記メモリゲート構造体は、下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極の順で積層された構成を有し、
前記第1選択ゲート電極および前記第2選択ゲート電極は、前記メモリゲート電極の側壁の前記側壁スペーサに沿ってサイドウォール状に形成され、前記第1選択ゲート電極および前記第2選択ゲート電極が非形成の複数の選択ゲート電極切断部によって電気的に分離されている
ことを特徴とする半導体集積回路装置。
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