CN107912068A - 半导体集成电路装置的制造方法及半导体集成电路装置 - Google Patents

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Abstract

本发明提供半导体集成电路装置的制造方法及半导体集成电路装置，在制造过程中，在形成可独立控制的第一选择栅极(G2a、G2b)和第二选择栅极(G3a、G3b)时，无需在专用于只加工现有的存储器电路区域的专用光掩膜工序外，额外增加用于电性分离第一选择栅极(G2a、G2b)和第二选择栅极(G3a、G3b)的专用光掩膜工序，相应地能够降低制造成本。

Description

半导体集成电路装置的制造方法及半导体集成电路装置
技术领域
本发明涉及一种半导体集成电路装置的制造方法及半导体集成电路装置。
背景技术
以往，被考虑的是，在存储器栅极的一侧壁夹着由绝缘部件构成的侧壁隔片而形成侧墙状的选择栅极的存储器单元(例如，参照专利文献1)。另外，近年来，还被考虑的是，在第一选择栅极与第二选择栅极之间夹着侧壁隔片配置有存储器栅极、且可以独立地控制第一选择栅极和第二选择栅极的存储器单元。这种存储器单元被构成为，在设置有存储器栅极的存储器栅极构造体还设置有电荷存储层，通过向该电荷存储层注入电荷来写入数据，或者通过抽出电荷存储层的电荷来擦除数据。
实际上，后者的存储器单元中，当向电荷存储层注入电荷时，包括第二选择栅极的第二选择栅极构造体中阻断源电压的同时通过包括第一选择栅极的第一选择栅极构造体向存储器栅极构造体的沟道层施加低电压的位电压。此时，存储器栅极构造体中，高电压的存储器栅电压施加到存储器栅极，通过因位电压与存储器栅电压的电压差而产生的量子隧道效应，可向电荷存储层注入电荷。
具有这种结构的存储器单元以矩阵形状配置的半导体集成电路装置中，被施加高电压的存储器栅电压的存储器栅极线由多个存储器单元共用。因此，当为了向一存储器单元的电荷存储层注入电荷而向存储器栅极线施加高电压的存储器栅电压时，共用所述存储器栅极线的另一存储器单元中，即使不向电荷存储层注入电荷时，高电压的存储器栅电压也会被施加到存储器栅极。
因此，此时，在不向电荷存储层注入电荷的存储器单元中，与源极线连接的第二选择栅极构造体中阻断向沟道层的电压施加的同时，通过第一选择栅极构造体将来自位线的高电压的位电压施加到存储器栅极构造体的沟道层。由此，高电压的存储器栅电压被施加到存储器栅极的存储器栅极构造体中，高电压的位电压被施加到沟道层，因此，存储器栅极与沟道层的电压差变小，结果，不会发生量子隧道效应，电荷不会被注入到电荷存储层。
另外，这样以矩阵形状配置的多个存储器单元的制造如下：利用作为通常的半导体制造工序的、使用光掩膜加工抗蚀剂的光刻技术，通过抗蚀剂加工导电层等，从而制造第一选择栅极构造体、第二选择栅极构造体及存储器栅极构造体。
现有技术文献
专利文献
专利文献1：特开2011-129816号公报
发明内容
发明要解决的技术问题
但是，上述的半导体集成电路装置中，除了以矩阵形状配置的多个存储器单元之外，还可设置例如中央处理器(Central Processing Unit；CPU)、应用型专用集成电路(Application-Specific Integrated Circuit；ASIC)、读出放大器、列译码器、行译码器、输入输出电路等的周边电路。因此，通过半导体制造工序制造以矩阵形状配置的多个存储器单元时，与制造周边电路的半导体制造工序不同地，还需要增加存储器单元的半导体制造工序。
尤其，如上所述的存储器单元由于具有能够独立控制第一选择栅极和第二选择栅极的特殊的结构，因此相应地在现有的仅加工存储器电路区域的专用光掩膜工序的基础上还需要增加利用仅加工存储器电路区域的专用的光掩膜的专用光掩膜工序，由此存在导致制造成本上升的问题。
因此，本发明是考虑到上述的问题而提出的，其目的在于提供一种可以降低制造成本的半导体集成电路装置的制造方法及半导体集成电路装置。
为解决技术问题的技术手段
用于解决上述问题的本发明的半导体集成电路装置的制造方法，所述半导体集成电路装置包括：存储器电路区域，在所述存储器电路区域形成有存储器单元，在所述存储器单元中，在具有第一选择栅极的第一选择栅极构造体与具有第二选择栅极的第二选择栅极构造体之间夹着侧壁隔片配置有存储器栅极构造体；周边电路区域，在所述周边电路区域形成有周边电路的逻辑栅极构造体，所述半导体集成电路装置的制造方法的特征在于，包括：侧壁隔片形成工序，在所述存储器电路区域形成依次层叠有下部栅极绝缘膜、电荷存储层、上部栅极绝缘膜及存储器栅极的所述存储器栅极构造体后，以覆盖所述存储器栅极构造体的方式形成所述侧壁隔片；导电层形成工序，在形成有所述存储器栅极构造体的所述存储器电路区域、和所述周边电路区域，依次层叠栅极绝缘膜和导电层；逻辑栅极构造体形成工序，利用通过光掩膜被图案化的抗蚀剂，对所述周边电路区域的所述导电层进行图案化处理，由此在所述栅极绝缘膜上形成所述逻辑栅极构造体的逻辑栅极，同时照原样利用所述抗蚀剂，也去除所述存储器电路区域中所述侧壁隔片周边的多个选择栅极阻断预定区域的一部分所述导电层；导电层图案化工序，利用通过光掩膜被图案化的抗蚀剂覆盖所述周边电路区域，同时对所述存储器电路区域的所述导电层实施回蚀，由此去除残留在所述选择栅极阻断预定区域的所述导电层，同时沿着所述侧壁隔片残留所述导电层，形成侧墙状的所述第一选择栅极、和在所述选择栅极阻断预定区域与所述第一选择栅极电性分离的侧墙状的所述第二选择栅极。
另外，本发明的半导体集成电路装置，其特征在于，包括：存储器电路区域，形成有存储器单元，在所述存储器单元中，在具有第一选择栅极的第一选择栅极构造体与具有第二选择栅极的第二选择栅极构造体之间夹着侧壁隔片配置有存储器栅极构造体；周边电路区域，形成有周边电路的逻辑栅极构造体，其中，所述逻辑栅极构造体具有在栅极绝缘膜上形成有逻辑栅极的结构，所述逻辑栅极由与所述第一选择栅极和所述第二选择栅极相同的导电层形成，所述存储器栅极构造体具有依次层叠有下部栅极绝缘膜、电荷存储层、上部栅极绝缘膜及存储器栅极的结构，所述第一选择栅极和所述第二选择栅极沿着所述存储器栅极侧壁的所述侧壁隔片以侧墙状形成，且通过未形成有所述第一选择栅极和所述第二选择栅极的多个选择栅极阻断部被电性分离。
发明的效果
根据本发明，在实施用以形成周边电路区域的逻辑栅极的光掩膜工序时，通过预先去除存储器电路区域中选择栅极阻断预定区域的导电层的一部分，之后，在对存储器电路区域的导电层实施回蚀处理以形成第一选择栅极和第二选择栅极时，还去除选择栅极阻断预定区域中残留的导电层，能够形成使第一选择栅极和第二选择栅极电性分离的选择栅极阻断部。由此，半导体集成电路装置中，在制造过程中，在形成可独立控制的第一选择栅极和第二选择栅极时，无需在专用于加工现有的存储器电路区域的专用光掩膜工序外，额外增加用于电性分离第一选择栅极和第二选择栅极的专用光掩膜工序，相应地能够降低制造成本。
附图说明
图1是表示根据本发明制造方法而制造的半导体集成电路装置平面布局的示意图；
图2是表示图1中A-A′部分的侧剖面结构的剖视图；
图3是表示图1中B-B′部分的侧剖面结构的剖视图；
图4是表示图1中C-C′部分的侧剖面结构的剖视图；
图5A是表示半导体集成电路装置的制造工序(1)的示意图；图5B是表示半导体集成电路装置的制造工序(2)的示意图；图5C是表示半导体集成电路装置的制造工序(3)的示意图；
图6A是表示半导体集成电路装置的制造工序(4)的示意图；图6B是表示半导体集成电路装置的制造工序(5)的示意图；图6C是表示半导体集成电路装置的制造工序(6)的示意图；
图7A是表示半导体集成电路装置的制造工序(7)的示意图；图7B是表示半导体集成电路装置的制造工序(8)的示意图；图7C是表示半导体集成电路装置的制造工序(9)的示意图；
图8是表示半导体集成电路装置的制造工序(10)的示意图；
图9是表示相对于图1所示的完成时的半导体集成电路装置的平面布局，配置了用以形成选择栅极阻断预定区域和逻辑栅极的抗蚀剂时的平面布局的示意图；
图10A是表示半导体集成电路装置的制造工序(11)的示意图，图10B是表示半导体集成电路装置的制造工序(12)的示意图。
图11是表示相对于图1所示的完成时的半导体集成电路装置的平面布局，配置了用以形成第一选择栅极、第二选择栅极、选择栅极阻断部以及连接器形成导电层的抗蚀剂时的平面布局的示意图；
图12A是表示半导体集成电路装置的制造工序(13)的示意图，图12B是表示半导体集成电路装置的制造工序(14)的示意图，图12C是表示半导体集成电路装置的制造工序(15)的示意图。
具体实施方式
下面，对本发明的实施方式进行说明。其中，按照下面所示的顺序进行说明。
<1、根据本发明的制造方法制造的半导体集成电路装置的结构>
1-1、半导体集成电路装置的平面布局
1-2、半导体集成电路装置各部位的剖面结构
1-3、数据写入方法
<2、半导体集成电路装置的制造方法>
<3、作用和效果>
<4、根据省略了第三光掩膜加工工序的另一实施方式的制造方法>
<5、其他实施方式>
(1)根据本发明制造方法制造的半导体集成电路装置的结构
(1-1)半导体集成电路装置的平面布局
图1是表示根据本发明制造方法制造的完成时的半导体集成电路装置1的平面布局的示意图，重点表示了形成在存储器电路区域ER1的存储器栅极构造体4a、4b、第一选择栅极构造体5a、5b和第二选择栅极构造体6a、6b的平面布局和形成在周边电路区域ER2的逻辑栅极构造体7a、7b的平面布局。在图1中，对后述的、形成在存储器栅极构造体4a、4b侧壁上的侧壁隔片、形成在第一选择栅极构造体5a、5b和第二选择栅极构造体6a、6b上的侧墙、形成在存储器阱W1和逻辑阱W2、W3上的元件隔离层等进行了省略。
此时，半导体集成电路装置1在未图示的半导体基板上具有存储器电路区域ER1和周边电路区域ER2，例如在存储器电路区域ER1上形成有P型存储器阱W1，且在周边电路区域ER2上形成有P型逻辑阱W2和N型逻辑阱W3。
另外，在存储器电路区域ER1中，栅极接触和阻断区域ER12、ER13之间设有存储器单元区域ER11，该存储器单元区域ER11具有多个存储器单元3a、3b、3c、3d、3e、3f以矩阵状配置的结构。其中，由于这些存储器单元3a、3b、3c、3d、3e、3f均具有相同的结构，在此主要着眼于配置在A-A′部分的存储器单元3a、3b进行后述说明。
此时，存储器单元3a具有后述结构：在第一选择栅极构造体5a和第二选择栅极构造体6b之间夹着侧壁隔片(未图示)配置有存储器栅极构造体4a。在采用该实施方式的情况下，形成第1列的存储器单元3a、3c、3e的一个存储器栅极构造体4a、以及形成另一第2列的存储器单元3b、3d、3f的另一存储器栅极构造体4b呈直线形状，并以相互并行的方式进行配置。此外，存储器栅极构造体4a(4b)上立设有与存储器栅极线(未图示)连接的连接器C4a(C4b)，因此从该存储器栅极线通过连接器C4a(C4b)可施加预定的存储器栅电压。
在存储器单元区域ER11，具有第一选择栅极G2a(G2b)的第一选择栅极构造体5a(5b)、以及具有第二选择栅极G3a(G3b)的第二选择栅极构造体6a(6b)以直线状形成，这些第一选择栅极构造体5a(5b)和第二选择栅极构造体6a(6b)以与具有存储器栅极G1a(G1b)的存储器栅极构造体4a(4b)并行的方式进行配置。第一选择栅极G2a(G2b)和第二选择栅极G3a(G3b)沿着存储器栅极G1a(G1b)侧壁的侧壁隔片形成为侧墙状、且被配置在环绕存储器栅极G1a(G1b)的同一个环绕线上，并通过未形成有第一选择栅极G2a(G2b)和第二选择栅极G3a(G3b)的多个选择栅极阻断部13、14(15、16)处于电隔离状态。
另外，在该存储器单元区域ER11的存储器阱W1的表面(基板表面)以相隔预定间距并左右对称的方式形成有两个源极区域D1、D3，在这些源极区域D1、D3之间形成有多个漏极区域D2。此时，存储器单元区域ER11中，在第一选择栅极构造体5a和第二选择栅极构造体6a之间配置有存储器栅极构造体4a的第1列存储器单元3a、3c、3e形成于一个源极区域D1和漏极区域D2之间；另一方面，在第二选择栅极构造体6b和第一选择栅极构造体5b之间配置有存储器栅极构造体4b的第2列存储器单元3b、3d、3f形成于上述漏极区域D2和另一源极区域D3之间，而且存储器单元3a、3c、3e和存储器单元3b、3d、3f以左右对称的方式形成。
实际上，形成于存储器阱W1表面的一个源极区域D1沿一第一选择栅极构造体5a形成，且与第1列的存储器单元3a、3c、3e的形成位置相匹配地形成至与该第一选择栅极构造体5a相邻接的区域，并在排列成一列的多个存储器单元3a、3c、3e中被共用。在源极区域D1立设有与源极线(未图示)相连接的连接器C1，通过连接器C1从所述源极线可被施加预定的源电压。
另外，形成于第二选择栅极构造体6a、6b之间的存储器阱W1表面的多个漏极区域D2与相邻存储器单元3a、3b(3c、3d，3e、3f)的形成位置相匹配地分别形成在与第二选择栅极构造体6a、6b相邻接的区域，在相邻的存储器单元3a、3b(3c、3d，3e、3f)能够共用一个漏极区域D2。各个漏极区域D2中立设有与位线(未图示)连接的连接器C2，从上述位线通过连接器C2可被施加预定的位电压。而且，在图1中，未图示的位线被排成一行的每个存储器单元3a、3b(3c、3d)(3e、3f)所共用，对各行的存储器单元3a、3b(3c、3d)(3e、3f)以行为单位可一律地可施加预定的位电压。
并且，形成于存储器阱W1表面上的另一源极区域D3以与一源极区域D1左右对称的方式形成，与一个源极区域D1相同地，形成至与另一第一选择栅极构造体5b相邻的区域，且在第2列的存储器单元3b、3d、3f中被共用。而且，在该源极区域D3中立设有连接器C3，在该连接器C3上连接有与一源极区域D1相同的源极线。于是，在配置于存储器单元区域ER11的存储器单元3a、3b、3c、3d，3e、3f中可通过连接器C1、C3一律地施加相同的源电压。
在与存储器单元区域ER11相邻的一个栅极接触和阻断区域ER12和同样与存储器单元区域ER11相邻的另一栅极接触和阻断区域ER13，在存储器单元区域ER11并排的两个存储器栅极G1a、G1b照原样以直线状延伸而并排，该存储器栅极G1a、G1b的一端可配置在一个栅极接触和阻断区域ER12中，而该存储器栅极G1a、G1b的另一端可配置在另一栅极接触和阻断区域ER13中。
在该实施方式中，构成第1列的存储器单元3a、3c、3e的第一选择栅极G2a、存储器栅极G1a及第二选择栅极G3a和构成第2列的存储器单元3b、3d、3f的第二选择栅极G3b、存储器栅极G1b及第一选择栅极G2b以左右对称的方式形成，因此，在此着眼于构成第1列的存储器单元3a、3c、3e的第一选择栅极G2a、存储器栅极G1a和第二选择栅极G3a，对栅极接触和阻断区域ER12、ER13进行说明。
此时，一个栅极接触和阻断区域ER12中，延伸自存储器单元区域ER11的第一选择栅极G2a的预定位置上设有连接器形成导电层10a，且设置有阻断上述第一选择栅极G2a和第二选择栅极G3a的选择栅极阻断部13。
在该实施方式中，一个栅接触和阻断区域ER12中，在第一选择栅极G2a的中途位置形成有连接器形成导电层10a。实际上，一个栅极接触和阻断区域ER12中，第一选择栅极G2a从连接器形成导电层10a朝远离存储器单元区域ER11的方向延伸后再折回来，从而使一个存储器栅极G1a的一端被第一选择栅极G2a所包围，该第一选择栅极G2a的末端配置在与其成对的第二选择栅极G3a一侧。
另外，一个栅极接触和阻断区域ER12中，还设置有延伸自存储器单元区域ER11的第二选择栅极G3a的末端，第一选择栅极G2a的末端和第二选择栅极G3a的末端以位于同一直线上且以预定间隔相对而置的方式进行设置，且设置有使第一选择栅极G2a和第二选择栅极G3a阻断的选择栅极阻断部13。
在此，连接器形成导电层10a具有下述结构：立设有与第一选择栅极线(未图示)相连接的连接器C6，从上述第一选择栅极线通过连接器C6施加预定的第一选择栅电压时，该第一选择栅电压能够按照原样只施加到第一选择栅极G2a上。
另一方面，在另一栅极接触和阻断区域ER13中，延伸自存储器单元区域ER11的第二选择栅极G3a的预定位置上设有连接器形成导电层11a的同时，还设置有使所述第一选择栅极G2a和第二选择栅极G3a阻断的选择栅极阻断部14。
该实施方式的情况下，在另一栅极接触和阻断区域ER13中，第二选择栅极G3从连接器形成导电层11a朝远离存储器单元区域ER11的方向延伸后再折回来，从而使一个存储器栅极G1a的另一端被上述的第二选择栅极G3a所包围，该第二选择栅极G3a的末端配置在与其成对的第一选择栅极G2a一侧。
在另一栅极接触和阻断区域ER13，还设置有延伸自存储器单元区域ER11的第一选择栅极G2a的末端，第一选择栅极G2a的末端和第二选择栅极G3a的末端以位于同一直线上且以预定的距离相对而置的方式设置，且设置有使第一选择栅极G2a和第二选择栅极G3a阻断的选择栅极阻断部14。
在此，连接器形成导电层11a具有下述结构：立设有与第二选择栅极线(未图示)相连接的连接器C5，从上述第二选择栅极线通过连接器C5被施加预定的第二选择栅电压时，该第二选择栅电压能够按照原样仅施加在第二选择栅极G3a上。
于是，存储器电路区域ER1以下述方式构成：与一个连接器形成导电层10a连续设置的第一选择栅极G2a以及与另一连接器形成导电层11a连续设置的第二选择栅极G3a之间，通过选择栅极阻断部13、14形成电隔离状态，由此可独立控制第一选择栅极G2a和第二选择栅极G3a。
顺便说一下，栅极接触和阻断区域ER12、ER13中位于第2列一侧的第二选择栅极G3b、存储器栅极G1b和第一选择栅极G2b具有与上述位于第1列一侧的第一选择栅极G2a、存储器栅极G1a和第二选择栅极G3b相同的结构。然而在下述方面具有不同点：在一个栅极接触和阻断区域ER12中，第二选择栅极G3b的预定位置上设置有连接器形成导电层11b，而且在第一选择栅极G2b一侧，设置有用以阻断第一选择栅极G2b和第二选择栅极G3b的选择栅极阻断部15。
另外，另一栅极接触和阻断区域ER13的不同点在于，在第一选择栅极G2b的预定位置上设置有连接器形成导电层10b，而且在第二选择栅极G3b一侧，设置有用以阻断第一选择栅极G2b和第二选择栅极G3b的选择栅极阻断部16。
由此，第二选择栅极G3b、存储器栅极G1b和第一选择栅极G2b同样具有下述构成：通过在连续设置有一个连接器形成导电层10b的第一选择栅极G2b和连续设置有另一连接器形成导电层11b的第二选择栅极G3b之间设置的选择栅极阻断部15、16，第一选择栅极G2b和第二选择栅极G3b之间电隔离，从而能够独立控制第一选择栅极G2b和第二选择栅极G3b。
接着，下面对与由上述结构构成的存储器电路区域ER1相邻的周边电路区域ER2进行说明。其中，该实施方式的情况下，周边电路区域ER2虽然被配置在与存储器电路区域ER1中的存储器单元区域ER11相邻接的位置，但本发明并不限定于此，也可以配置在其他的各种位置，如与一个栅极接触和阻断区域ER12相邻的位置、与另一栅极接触和阻断区域ER13相邻的位置、或者是与存储器单元区域ER11和一个栅极接触和阻断区域ER12之间相邻的位置等。
实际上，在周边电路区域ER2形成有多个周边电路18、19。周边电路18例如具有形成在P型逻辑阱W2上的N型MOS(Metal-Oxide-Semiconductor)晶体管结构。此时，逻辑阱W2上形成有逻辑栅极构造体7a，通过连接器C8能够在逻辑栅极构造体7a上施加预定的逻辑栅电压。
另外，该逻辑阱W2中，与该逻辑栅极构造体7a相邻接的区域以夹住逻辑栅极构造体7a的方式形成有杂质扩散区域D4、D5，一个杂质扩散区域D4上立设有连接器C9，且另一杂质扩散区域D5上立设有另一连接器C10。
另一方面，另一周边电路19例如具有形成在N型逻辑阱W3上的P型MOS晶体管结构。此时，逻辑阱W3上形成有逻辑栅极构造体7b，通过连接器C12能够向逻辑栅极构造体7b施加预定的逻辑栅电压。
另外，该逻辑阱W3中，与该逻辑栅极构造体7b相邻接的区域以夹住逻辑栅极构造体7b的方式形成有杂质扩散区域D6、D7，在一个杂质扩散区域D6立设有连接器C13，且在另一杂质扩散区域D7立设有另一连接器C14。
(1-2)半导体集成电路装置各部位的剖面结构
图2是图1中A-A′部分的侧剖面结构，表示设置在存储器单元区域ER11的存储器单元3a、3b和设置在周边电路区域ER2的周边电路18、19的侧剖面的剖视图。此时，在半导体集成电路装置1中设置有半导体基板S，存储器电路区域ER1的半导体基板S上形成有存储器阱W1、周边电路区域ER2的半导体基板S上形成有逻辑阱W2、W3。
在该实施方式的情况下，存储器阱W1中，于A-A′部分设置有两个存储器单元3a、3b，在这些存储器单元3a、3b之间的表面上形成有立设有连接器C2的漏极区域D2。其中，虽然存储器单元3a、3b以左右对称的方式形成，但由于具有相同的结构，因此着眼于一个存储器单元3a，并对其进行下述说明。
在存储器单元3a中，在存储器阱W1上形成有例如形成N型晶体管结构的存储器栅极构造体4a、形成N型MOS晶体管结构的第一选择栅极构造体5a、以及同样形成N型MOS晶体管结构的第二选择栅极构造体6a。
实际上，在存储器阱W1的表面上，源极区域D1和漏极区域D2隔开预定间距而形成，来自源极线的源电压可通过连接器C1(图1)施加到源极区域D1，来自位线的位电压可通过连接器C2施加到漏极区域D2。而且，该实施方式的情况下，源极区域D1和漏极区域D2所选定的杂质浓度为1.0E21/cm3以上，另一方面，根据制造过程中所实施的杂质注入，存储器阱W1的将形成沟道层的表面区域(例如，离表面距50nm的区域)的杂质浓度选定为1.0E19/cm3以下，优选为3.0E18/cm3以下。
存储器栅极构造体4a具有下述结构：在源极区域D1和漏极区域D2之间的存储器阱W1上，通过由SiO2等绝缘部件构成的下部栅极绝缘膜23a，设有如由氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铝(Al2O3)等形成的电荷存储层EC，而且，在该电荷存储层EC上，通过同样由绝缘部件构成的上部栅极绝缘膜23b形成有存储器栅极G1a。由此，存储器栅极构造体4a具有下述结构：通过下部栅极绝缘膜23a和上部栅极绝缘膜23b，电荷存储层EC与存储器阱W1和存储器栅极G1a处于绝缘状态。
存储器栅极构造体4a中，由绝缘部件构成的侧壁隔片27a沿一侧壁形成，通过该侧壁隔片27a邻接有第一选择栅极构造体5a。这种形成于存储器栅极构造体4a和第一选择栅极构造体5a之间的侧壁隔片27a以预定的膜厚形成，且能够使存储器栅极构造体4a和第一选择栅极构造体5a相互绝缘。
另外，第一选择栅极构造体5a中，在侧壁隔片27a和源极区域D1之间的存储器阱W1上形成有由绝缘部件构成且膜厚为9nm以下、优选为3nm以下的栅极绝缘膜25a，该栅极绝缘膜25a上形成有连接到第一选择栅极线的第一选择栅极G2a。
另一方面，在存储器栅极构造体4a的另一侧壁上，也形成有由绝缘部件构成的侧壁隔片27a，通过该侧壁隔片27a邻接有第二选择栅极构造体6a。形成于存储器栅极构造体4a和第二选择栅极构造体6a之间的这种侧壁隔片27a同样以与形成在存储器栅极构造体4a和第一选择栅极构造体5a之间的侧壁隔片27a具有相同的膜厚来形成，能够使存储器栅极构造体4a和第二选择栅极构造体6a相互绝缘。
另外，第二选择栅极构造体6a中，在侧壁隔片27a和漏极区域D2之间的存储器阱W1上，形成有由绝缘部件构成且膜厚为9nm以下、优选为3nm以下的栅极绝缘膜25b，在该栅极绝缘膜25b上形成有连接到第二选择栅极线的第二选择栅极G3a。
在此，夹着侧壁隔片27a沿存储器栅极G1a的侧壁而形成的第一选择栅极G2a和第二选择栅极G3b在后述的制造工序中通过实施回蚀处理而形成，因此随着远离存储器栅极G1a，第一选择栅极G2a和第二选择栅极G3b的顶部朝存储器阱W1的方向逐渐下降，从而形成侧墙状。
在第一选择栅极构造体5a的侧壁和第二选择栅极构造体6a的侧壁中，形成有由绝缘部件形成的侧墙SW，在一个侧墙SW下部的存储器阱W1表面上形成有延伸区域D1a，另一侧墙SW下部的存储器阱W1表面上也形成有延伸区域D2a。
如此，该实施方式的情况下，在第一选择栅极G2a和第二选择栅极G3a之间的存储器阱W1中，将从表面到50nm区域的杂质浓度设为1E19/cm3以下的情况下，通过后续的制造工序，可形成膜厚分别为9nm以下的栅极绝缘膜25a、25b。另外，在位于第一选择栅极G2a和第二选择栅极G3a之间的存储器阱W1中，将从表面到50nm区域的杂质浓度设为3E18/cm3以下的情况下，通过后续的制造工序，可形成膜厚分别为3nm以下的栅极绝缘膜25a、25b。
顺便说一下，另一存储器单元3b也与一个存储器单元3a具有相同结构，另一源极区域D3和漏极区域D2之间的存储器阱W1上具有存储器栅极构造体4b，在位于第一选择栅极构造体5b和第二选择栅极构造体6b之间的存储器阱W1上，夹着侧壁隔片27a形成有存储器栅极构造体4b。另外，在存储器单元3b中同样通过第一选择栅极构造体5b的侧壁而形成的一个侧墙SW下部的存储器阱W1表面上形成有延伸区域D3a，在形成于第二选择栅极构造体6b侧壁的另一侧墙SW下部的存储器阱W1表面上，也形成有延伸区域D2b。
形成于存储器电路区域ER1的存储器阱W1和形成于周边电路区域ER2的一个逻辑阱W2，通过一个元件隔离层20而被电隔离，而且形成于周边电路区域ER2的一个逻辑阱W2和另一逻辑阱W3，也通过另一元件隔离层20而被电隔离。在此，采用该实施方式的情况下，在一个逻辑阱W2中形成有包括N型MOS晶体管结构的周边电路18，在另一逻辑阱W3中形成有包括P型MOS晶体管结构的周边电路19。
实际上，在一个逻辑阱W2中，在形成于表面的成对的杂质扩散区域D4、D5之间，设置有夹着栅极绝缘膜29a形成有逻辑栅极G5的逻辑栅极构造体7a。而且，在逻辑栅极构造体7a的侧壁形成有侧墙SW，位于各个侧墙SW下部的逻辑阱W2的表面上形成有延伸区域D4a、D5a。
与一个逻辑阱W2具有不同导电型的另一逻辑阱W3同样具有与一个逻辑阱W2相同的结构，在形成于另一逻辑阱W3表面的成对的杂质扩散区域D6、D7之间，设置有夹着栅极绝缘膜29b形成有逻辑栅极G6的逻辑栅极构造体7b。其中，在逻辑栅极构造体7b的侧壁形成有侧墙SW，位于各个侧墙SW下部的逻辑阱W2表面形成有延伸区域D6a、D7a。
半导体集成电路装置1中，第一选择栅极构造体5a、5b、存储器栅极构造体4a、4b、第二选择栅极构造体6a、6b、连接器C2、逻辑栅极构造体7a、7b等均被绝缘层21覆盖而相互呈绝缘状态，且例如源极区域D1、D3和漏极区域D2等其它各种表面均由硅化物SC覆盖。
在此，图3是图1中B-B′部分的侧剖面结构，其是表示存储器电路区域ER1的栅极接触和阻断区域ER12中设置在第二选择栅极G3b上的连接器形成导电层11b的侧剖面结构的剖视图。如图3所示，连接器形成导电层11b形成在元件隔离层20上，而该元件隔离层20形成在存储器阱W1上。
实际上，连接器形成导电层11b形成为从元件隔离层20的表面(基板表面)一直升起至存储器栅极G1b的一侧壁及顶部的一部分，在形成在元件隔离层20上的基座部17a形成有与元件隔离层20的表面形状对应的平坦的连接器设置面17c。另外，连接器形成导电层11b与存储器栅极G1b之间形成有侧壁隔片27c，通过上述侧壁隔片27c与存储器栅极G1b绝缘。
连接器形成导电层11b中，在连接器设置面17c夹着硅化物SC立设有柱状的连接器C5，从所述连接器C5可被施加第二选择栅电压。由此，通过连接器形成导电层11b，第二选择栅电压可被施加到第二选择栅极G3b。并且，在连接器形成导电层11b中，在基座部17a的侧壁和与所述基座部17a一体地形成且升起在存储器栅极G1b的顶部的升起部17b的侧壁形成有侧墙SW。
顺便说一下，该实施方式的情况下，如图1所示，形成有连接器形成导电层11b的第二选择栅极G3b在存储器栅极G1b的一端折回，该第二选择栅极G3b的末端一侧以夹住存储器栅极G1b方式可与连接器形成导电层11b相对而置的方式配置。由此，在表示图1中B-B′部分的侧剖面结构的图3中，与连接器形成导电层11b连续设置且在存储器栅极G1b的一端折返的第二选择栅极G3b和该连接器形成导电层11b可通过存储器栅极G1b和侧壁隔片27a、27c而相对配置。
顺便说一下，如图3所示，在配置有一个存储器栅极G1a的一侧，第一选择栅极G2a也在存储器栅极G1a的一端折返(图1)，因此在图1的B-B′部分，第一选择栅极G2a之间，可通过存储器栅极G1a和侧壁隔片27a而相对配置。
图4为图1中C-C′部分的侧剖面结构，是表示设置于存储器电路区域ER1中栅极接触和阻断区域ER12的、选择栅极阻断部15的侧剖面结构的剖视图。如图4所示，形成有选择栅极阻断部15的区域(图4中的右侧区域)，虽然第二选择栅极G3b夹着侧壁隔片27a而形成在存储器栅极G1b的一个侧壁上，但在该存储器栅极G1b的另一侧壁上并没有形成第一选择栅极G2b或第二选择栅极G3b，只形成有侧壁隔片或由侧墙构成的绝缘壁27b。
而且，在形成有选择栅极阻断部15的区域，制造过程中一部分基板表面被削去，从而在成为基板表面的元件隔离层20上形成凹部30。顺便说一下，该实施方式的情况下，在配置有一个存储器栅极G1a的一侧，图1中的C-C′部分的第一选择栅极G2a之间，也通过存储器栅极G1a和侧壁隔片27a而相对配置。
(1-3)数据写入方法
具有上述构成的存储器单元3a，通过第一写入方法或者第二写入方法中任意一种进行写入动作。第一写入方法：(i)数据的写入动作实行之前，在与存储器栅极G1a相对的存储器阱W1中，从形成沟道层的载体存在的区域(以下，称为沟道层形成载体区域)将该载体排除掉(以下，该动作称为载体排除动作)，之后再实行数据的写入动作；第二写入方法：与第一写入方法不同，(ii)不进行载体排除动作而实行写入动作。
(1-3-1)第一写入方法
例如，第一写入方法中，实行载体排除动作时，向如图2所示的第二选择栅极构造体6a中，例如从第二选择栅极线向第二选择栅极G3a可被施加1.5[V]的第二选择栅电压，从位线向漏极区域D2可被施加0[V]位电压。由此，第二选择栅极构造体6a在与第二选择栅极G3a相对的存储器阱W1表面成为导通状态，从而与位线连接的漏极区域D2和与存储器栅极构造体4a相对的存储器阱W1的沟道层形成载体区域可电连接。
另外，在该实施方式中，在第一选择栅极构造体5a中，例如从第一选择栅极线向第一选择栅极G2a可被施加1.5[V]的第一选择栅电压，从源极线向源极区域D1可被施加0[V]源电压。由此，第一选择栅极构造体5a在与第一选择栅极G2a相对的存储器阱W1表面成为导通状态，从而与源极线连接的源极区域D1和与存储器栅极构造体4a相对的存储器阱W1的沟道层形成载体区域可电连接。
进一步，在存储器单元3a，例如，位电压以及与源电压相同的0[V]基板电压可被施加在存储器阱W1的同时，从存储器栅极线向存储器栅极构造体4a的存储器栅极G1a可被施加-2[V]载体排除电压。在此，施加在存储器栅极G1a载体排除电压以与存储器栅极构造体4a相对的存储器阱W1中形成沟道层的阈值电压(Vth)为基准而规定。这时，载体排除电压选定为数据写入状态时和数据擦除状态时变位的阈值电压(Vth)范围外的电压值，且为被施加在存储器栅极G1a时不形成沟道层的电压值。
由此，在存储器单元3a，通过被施加在存储器栅极G1a的载体排除电压，将诱发在沟道层形成载体区域的载体(此时为电子)从该沟道层形成载体区域引到漏极区域D2以及/或者源极区域D1，从该沟道层形成载体区域将载体移出。由此，在存储器单元3a中，在存储器栅极构造体4a正下方的存储器阱W1不形成沟道层，使少数载体处于枯竭状态。
另外，在存储器单元3a，通过比在电荷存储层EC未存储有电子(或者存储有正穴)时的低(浅)的阈值电压还要低(浅)的载体排除电压被施加在存储器栅极G1a，由此使得存储器单元3a即使处于耗尽状态，可将在存储器栅极构造体4a正下方的存储器阱W1的沟道层形成载体区域中被诱发的载体从该沟道层形成载体区域排除，以不形成沟道层，使少数载体处于枯竭状态。
接下来，在存储器单元3a的电荷存储层EC中注入电荷时，从存储器栅极线向存储器栅极构造体4a的存储器栅极G1a可被施加12[V]的电荷存储栅电压。这时，在第一选择栅极构造体5a中，从第一选择栅极线向第一选择栅极G2a可被施加0[V]栅极截止电压，从源极线向源极区域D1可被施加0[V]源极截止电压。从而阻断连接有源极线的源极区域D1和存储器栅极构造体4a的沟道层形成载体区域之间的电性连接，可阻止从源极线向存储器栅极构造体4a的沟道层形成载体区域的电压施加。
另外，在第二选择栅极构造体6a中，从第二选择栅极线向第二选择栅极G3a被施加1.5[V]的第二选择栅电压，从位线向漏极区域D2被施加0[V]的电荷存储位电压，从而连接有位线的漏极区域D2和存储器栅极构造体4a的沟道层形成载体区域可电性连接。另，这时，在存储器阱W1中可被施加与电荷存储位电压同为0[V]的基板电压。
在存储器栅极构造体4a中，通过存储器阱W1的沟道层形成载体区域与漏极区域D2电性连接，从而沟道层形成载体区域中载体被诱发，借助载体在存储器阱W1表面可形成与电荷存储位电压同为0[V]的沟道层。于是，在存储器栅极构造体4a中，存储器栅极G1a以及沟道层之间产生12[V]的大电压差(12[V])，由此发生的量子隧道效果能够使电荷注入到电荷存储层EC内，可得到数据被写入的状态。
另外，在高电压的电荷存储栅电压被施加在存储器栅极G1a时、在存储器单元3a的电荷存储层EC中不注入电荷的情况下，无需如现有的方式那样与高电压的电荷存储栅电压匹配地在位线施加高电压的位电压，而仅仅是通过第二选择栅极构造体6a阻断位线和存储器栅极构造体4a正下方的存储器阱W1的沟道层形成载体区域之间的电性连接，并且通过第一选择栅极构造体5a阻断源极线和存储器栅极构造体4a正下方的该沟道层形成载体区域之间的电性连接，就可以阻止电荷注入到存储器栅极构造体4a的电荷存储层EC。
该情况下，在不写入数据的存储器单元3a中，例如，从第二选择栅极线向第二选择栅极G3a被施加1.5[V]的第二选择栅电压，从位线向漏极区域D2被施加1.5[V]的截止电压，使得第二选择栅极构造体6a处于非导通状态(截止状态)。由此，该存储器单元3a中，连接有位线的漏极区域D2和存储器栅极构造体4a正下方的存储器阱W1的沟道层形成载体区域之间的电性连接可被阻断。
另外，此时，在不写入数据的存储器单元3a中，例如，从第一选择栅极线向第一选择栅极G2a被施加0[V]的栅极截止电压，从源极线向源极区域D1被施加0[V]的源极截止电压，使得第一选择栅极构造体5a处于非导通状态(截止状态)。由此，该存储器单元3a中，连接有源极线的源极区域D1和存储器栅极构造体4a正下方的存储器阱W1的沟道层形成载体区域之间的电性连接可被阻断。此外，在存储器阱W1中被施加与电荷存储位电压同为0[V]的基板电压。
这时，存储器单元3a的存储器栅极构造体4a中，通过载体排除动作，预先成为沟道层形成载体区域中不存在载体的状态，在此状态下在两侧的第二选择栅极构造体6a以及第一选择栅极构造体5a正下方存储器阱W1处于非导通状态，从而存储器栅极构造体4a正下方的存储器阱W1中形成不存在电荷的耗尽层(未图示)。
由此，在不写入数据的存储器单元3a中，在上部栅极绝缘膜23b、电荷存储层EC和下部栅极绝缘膜23a的三层结构部分电压下降，从而在存储器栅极G1a和存储器阱W1表面产生电压差，进而从存储器阱W1表面到预定深度形成的耗尽层电压值逐步下降，最终可成为0[V]的基板电压。
在该实施方式中，即使在存储器单元3a中的存储器栅极构造体4a，向存储器栅极G1a被施加12[V]的电荷存储栅电压，存储器栅极G1a和存储器阱W1表面的电压差为约3.5[V](例如，平带电压Vfb为0[V]、存储器栅电压Vg为12[V]、存储器阱W1的受体浓度Na为2.0E17[cm-3]、上部栅极绝缘膜24b的膜厚度为2[nm]、电荷存储层EC的膜厚度为12[nm]、下部栅极绝缘膜的膜厚度为2[nm]时)，不会产生存储器栅极G1a和存储器阱W1表面之间发生量子隧道效果所需的较大电压差，从而能够阻止电荷注入到电荷存储层EC。
进一步，在存储器单元3a中，在存储器栅极构造体4a和第二选择栅极构造体6a之间的存储器阱W1区域，由于没有形成有杂质浓度高的杂质扩散区域，因此在存储器栅极构造体4a和第二选择栅极构造体6a之间的存储器阱W1的表面，能够可靠地形成耗尽层，通过所述耗尽层，可阻止存储器栅极构造体4a正下方的存储器阱W1表面的电位到达栅极绝缘膜25b，进而可防止因存储器阱W1表面的电位而破坏栅极绝缘膜25b的绝缘。
另外，进一步，同样在存储器栅极构造体4a和第一选择栅极构造体5a之间的存储器阱W1区域，由于没有形成有杂质浓度高的杂质扩散区域，因此在存储器栅极构造体4a和第一选择栅极构造体5a之间的存储器阱W1的表面，能够可靠地形成耗尽层，通过所述耗尽层，可阻止存储器栅极构造体4a正下方的存储器阱W1表面的电位到达栅极绝缘膜25a，进而可防止因存储器阱W1表面的电位而破坏栅极绝缘膜25a的绝缘。
另外，关于上述载体排除动作，例如，也可以通过第一选择栅极构造体5a，阻断沟道层形成载体区域和源极区域D1间的电性连接，使得沟道层形成载体区域内的载体仅向漏极区域D2送出，或者，通过第二选择栅极构造体6a，阻断沟道层形成载体区域和漏极区域D2间的电性连接，使得沟道层形成载体区域内的载体仅向源极区域D1送出，由此将载体从沟道层形成载体区域排除，形成耗尽层。
(1-3-2)第二写入方法
在第二写入方法，向存储器单元3a写入数据时，除了不进行载体排除动作之外，与上述(1-3-1)第一写入方法相同，因此省略写入数据时的说明。另外，高电压的电荷存储层栅电压被施加在存储器栅极G1a时、阻止向存储器单元3a的电荷存储层EC的电荷注入的情况下，由于从存储器栅极线向存储器栅极G1a被施加12[V]的电荷存储栅电压，所以电荷存储栅电压会传到存储器阱W1。由此，沿着与存储器栅极G1a相对的存储器阱W1表面，可形成沟道层(未图示)。
在所述存储器单元3a的第一选择栅极构造体5a，例如，可从第一选择栅极线向第一选择栅极G2a被施加0[V]的栅极截止电压，从源极线向源极区域D1被施加0[V]的源极截止电压，使与第一选择栅极G2a相对的存储器阱W1处于非导通状态，使与源极线连接的源极区域D1和存储器栅极构造体4a的沟道层之间的电性连接阻断。
另外，进一步，在所述存储器单元3a的第二选择栅极构造体6a中，例如，从第二选择栅极线向第二选择栅极G3a可被施加1.5[V]的第二选择栅电压，从位线向漏极区域D2可被施加1.5[V]的截止电压。由此，在所述第二选择栅极构造体6a，与第二选择栅极G3a相对的存储器阱W1处于非导通状态，可阻断与位线连接的漏极区域D2和存储器栅极构造体4a的沟道层之间的电性连接。
这时，在存储器单元3a的存储器栅极构造体4a，由于在两侧的第二选择栅极构造体6a和第一选择栅极构造体5a下部存储器阱W1处于非导通状态，因此通过存储器栅极G1a形成在存储器阱W1表面的沟道层与漏极区域D2以及源极区域D1间的电性连接处于被阻断状态，可在所述沟道层的周边形成耗尽层(未图示)。
在此，关于由上部栅极绝缘膜23b、电荷存储层EC、以及下部栅极绝缘膜23a的三层构造得到的电容(栅极绝缘膜电容)和在存储器阱W1内形成且包围沟道层的耗尽层的电容(耗尽层电容)，可以看作栅极绝缘膜电容和耗尽层电容串联的结构，例如，假设栅极绝缘膜电容为耗尽层电容的3倍时，沟道层沟道电位为9[V]。
由此，在存储器栅极构造体4a，即使在存储器栅极G1a被施加12[V]的电荷存储栅电压，由于在存储器阱W1被耗尽层包围的沟道层的沟道电位为9[V]，因此存储器栅极G1a和沟道层间的电压差为相对小的3[V]，结果不发生量子隧道效果，可阻止向电荷存储层EC的电荷注入。
另外，在存储器单元3a实行上述动作时，动作开始时的沟道电位因在存储器单元3a的电荷存储状态而存在发生变化的担忧。因此，更为优选的措施是，在数据写入动作前将位线或者源极线的电位做为例如0[V]，第二选择栅极G3a或者第一选择栅极G2a电位做为例如1.5[V]，并且存储器栅极G1a的电位做为例如1.5[V]，使得存储器单元3a的沟道电位与位线或者源极线的电位一致。
(2)半导体集成电路的制造方法
具有如上所述结构的半导体集成电路装置1通过下述制造工序能够制造出，无需在仅用于加工现有的存储器电路区域ER1的专用光掩膜外，额外增加用于分离第一选择栅极和第二选择栅极的专用光掩膜工序。图5为图1的A－A’部分的侧剖面图结构。这时，首先，如图5A所示，准备半导体基板S后，通过浅沟道隔离(Shallow Trench Isolation；STI)法等，在存储器电路区域ER1和周边电路区域ER2的边界等其他预定位置形成由绝缘部件构成的元件隔离层20。
接着，为了注入杂质，通过热氧化法等在半导体基板S表面形成牺牲氧化膜30a，然后例如通过离子注入法等，向周边电路区域ER2注入P型杂质或者N型杂质，由此形成P型逻辑阱W2和N型逻辑阱W3。
接着，使用专用于加工存储器电路区域ER1的第一光掩膜(未示出)，利用光刻技术对抗蚀剂实施图案化处理，如与图5A对应部分使用相同符号的图5B所示，形成使存储器电路区域ER1露出、且覆盖周边电路区域ER2的抗蚀剂Rm1。
接着，通过经图案化处理的抗蚀剂Rm1，只向存储器电路区域ER1注入P型杂质，以形成存储器阱W1。进一步，向存储器电路区域ER1注入N型杂质，在与之后形成的存储器栅极G1a、G1b和侧壁隔片27a(图2)相对的基板表面形成沟道形成层(未示出)，然后将所述抗蚀剂Rm1照原样使用，利用氟酸等来去除存储器电路区域ER1的牺牲氧化膜30a(第一光掩膜加工工序)。
并且，第一光掩膜加工工序中，作为半导体基板S使用P型基板的情况下，可以省略通过向半导体基板S注入P型杂质来形成存储器阱W1的工序。
接着，在去除抗蚀剂Rm1后，如与图5B对应部分使用相同符号的图5C所示，在存储器电路区域ER1和周边电路区域ER2的整个表面，形成分别将层状的下部栅极绝缘膜23a、电荷存储层EC及上部栅极绝缘膜23b依次层叠的ONO膜，然后在上部栅极绝缘膜23b上形成将成为存储器栅极G1a、G1b的存储器栅极用导电层35。接着，利用热氧化法或化学气相沉积(Chemical Vapor Deposition；CVD)法等，在存储器栅极用导电层35上形成由绝缘部件构成的保护绝缘膜30b。
接着，使用专用于加工存储器电路区域ER1的第二光掩膜(未示出)，利用光刻技术对抗蚀剂实施图案化处理，如与图5C对应部分使用相同符号的图6A所示，只在存储器栅极构造体4a、4b的形成预定位置形成抗蚀剂Rm2，通过利用所述抗蚀剂Rm2对存储器栅极用导电层35实施图案化处理，由此形成存储器栅极G1a、G1b(第二光掩膜加工工序)。
接着，去除抗蚀剂Rm2后，如与图6A对应部分使用相同符号的图6B所示，将存储器栅极G1a、G1b的形成位置以外露出的上部栅极绝缘膜23b和电荷存储层EC依次去除(去除ON膜)，在被图案化的存储器栅极G1a、G1b的下部，形成同样被图案化的上部栅极绝缘膜23b和电荷存储层EC。由此，在存储器电路区域ER1形成下部栅极绝缘膜23a、电荷存储层EC、上部栅极绝缘膜23b及存储器栅极G1a(G1b)依次层叠的存储器栅极构造体4a(4b)(存储器栅极构造体形成工序)。
接着，如与图6B对应部分使用相同符号的图6C所示，在存储器电路区域ER1和周边电路区域ER2的整个表面形成保护绝缘膜30c。顺便说一下，在该实施方式中，对在整个表面形成一层保护绝缘膜30c的情况进行说明，但是，本发明并不限定于此，例如，还可以在整个表面形成依次层叠氧化膜系绝缘膜和氮化膜系绝缘膜的两层保护绝缘膜。
接着，如与图6C对应部分使用相同符号的图7A所示，通过对保护绝缘膜30c实施回蚀处理，形成覆盖存储器栅极构造体4a、4b周边的侧壁隔片27a(侧壁隔片形成工序)。接着，使用专用于加工存储器电路区域ER1的第三光掩膜(未示出)，利用光刻技术对抗蚀剂实施图案化处理，如与图7A对应部分使用相同符号的图7B所示，形成覆盖周边电路区域ER2的整个表面且使存储器电路区域ER1露出的抗蚀剂Rm3。
接着，利用所述抗蚀剂Rm3，向成为第一选择栅极构造体5a、5b(图2)的形成预定位置和第二选择栅极构造体6a、6b(图2)的形成预定位置的存储器电路区域ER1注入杂质，在与之后形成的第一选择栅极G2a、G2b和第二选择栅极G3a、G3b相对的基板表面形成沟道形成层(未示出)(第三光掩膜加工工序)。
接着，去除抗蚀剂Rm3，然后利用氟酸等来去除周边电路区域ER2的牺牲氧化膜30a，如与图7B对应部分使用相同符号的图7C所示，通过热氧化法等，在存储器电路区域ER1的第一选择栅极G2a、G2b(图1)和第二选择栅极G3a、G3b(图1)的形成预定位置形成栅极绝缘膜25a、25b，且在周边电路区域ER2的逻辑栅极G5、G6(图1)的形成预定位置也形成栅极绝缘膜29a、29b。
接着，如与图7C对应部分使用相同符号的图8所示，在存储器电路区域ER1和周边电路区域ER2的整个面形成导电层37，该导电层37通过后述的加工成为第一选择栅极G2a、G2b、第二选择栅极G3a、G3b和逻辑栅极G5、G6(导电层形成工序)。
接着，使用光掩膜(未图示)并使用利用光刻技术被图案化的抗蚀剂(后述)，进行存储器电路区域ER1和周边电路区域ER2的导电层37的图案化。
在此，图9表示对于图1所示的完成时的半导体集成电路装置1的平面布局重叠由所述工序形成的抗蚀剂Rr1a、Rr1b时的示意图。采用该实施方式的情况下，如图9所示，周边电路区域ER2中，在逻辑栅极构造体7a、7b的形成预定位置上形成与之后要形成的该逻辑栅极构造体7a、7b的外围形状相匹配而图案化的抗蚀剂Rr1a。另外，在存储器电路区域ER1，形成抗蚀剂Rr1b，其中，设有将之后要形成的选择栅极阻断部13、14、15、16的形成预定区域(以下，称为选择栅极阻断预定区域)13a、14a、15a、16a向外部露出的开口部H1、H2、H3、H4，这些选择栅极阻断预定区域13a、14a、15a、16a以外的其他区域全部被抗蚀剂Rr1b覆盖。
然后，利用所述抗蚀剂Rr1a、Rr1b，对存储器电路区域ER1以及周边电路区域ER2的导电层37进行图案化。由此，如与图8对应部分附上相同符号的图10A所示，在周边电路区域ER2，露出在外部的导电层37被去除，只残留被抗蚀剂Rr1a覆盖的导电层37以及栅极绝缘膜29a、29b。于是，在周边电路区域ER2形成和抗蚀剂Rr1a的外围形状相匹配的逻辑栅极G5、G6，可得到在栅极绝缘膜29a、29b上叠层着逻辑栅极G5、G6的逻辑栅极构造体7a、7b(逻辑栅极构造体形成工序)。
进一步，进行所述逻辑栅极构造体形成工序时，在存储器电路区域ER1，如图9所示，从形成于选择栅极阻断预定区域13a、14a、15a、16a的抗蚀剂Rr1b的开口部H1、H2、H3、H4向外部露出的导电层37的一部分被去除。在此，图10B为图9的C-C’部分中的逻辑栅极构造体形成工序时的侧截面结构的示意图。如图10B所示，在选择栅极阻断预定区域15a形成的抗蚀剂Rr1b的开口部H3中，在逻辑栅极构造体形成工序时，露出的导电层37逐渐被去除，沿着覆盖存储器栅极构造体4b的侧壁隔片27a的侧壁，导电层37以侧墙状残留下来，从而在元件隔离层20上形成侧墙状的残留导电层37a。另外，这时，在抗蚀剂Rr1b的开口部H3内，残留导电层37a部分以外的导电层37全部被去除，元件隔离层20向外部露出。
同样，在选择栅极阻断预定区域15a以外的其他选择栅极阻断预定区域13a、14a、16a中，也可以在逻辑栅极构造体形成工序时，沿着覆盖存储器栅极构造体4b的侧壁隔片27a的侧壁，导电层37以侧墙状残留下来，在元件隔离层20上形成侧墙状的残留导电层37a，进一步残留导电层37a部分以外的导电层37全部被去除。
然后，例如通过如灰化等处理去除抗蚀剂Rr1a、Rr1b后，使用被图案化为N型用或P型用的抗蚀剂，通过离子注入法等向周边电路区域ER2注入低浓度的N型杂质或P型杂质，如图10A(在图10A中，在该工序应该被去除的抗蚀剂Rr1a、Rr1b按照原样来表示)所示，在露出于外部的一个逻辑阱W2的基板表面上形成N型延伸区域Eta，在同样露出于外部的另一逻辑阱W3的基板表面形成P型延伸区域ETb。
接着，使用专用于加工存储器电路区域ER1的连接器形成导电层用第四光掩膜(未示出)，利用光刻技术对抗蚀剂实施图案化处理，使用所述抗蚀剂只对存储器电路区域ER1的导电层37实施加工。在此，图11为，对于图1所示的完成时的半导体集成电路装置1中的平面布局重叠通过第四光掩膜实施图案化的抗蚀剂Rm4a、Rm4b时的示意图。
如图11所示，由于抗蚀剂Rm4a、Rm4b专用于加工存储器电路区域ER1，抗蚀剂Rm4a以覆盖周边电路区域ER2整面的方式形成，另一方面，抗蚀剂Rm4b以只覆盖存储器电路区域ER1的栅极接触和阻断区域ER12、ER13中用于形成连接器形成导电层10a、11a、10b、11b的形成预定区域的方式形成。
接着，通过抗蚀剂Rm4a将周边电路区域ER2整面覆盖，并且，以在存储器电路区域ER1的栅极接触和阻断区域ER12、ER13将连接器形成导电层10a、11a、10b、11b的形成预定区域由抗蚀剂Rm4a覆盖的状态，对露出在存储器电路区域ER1的导电层37(图8)实施回蚀处理(导电层图案化工序)。
由此，如与图10A对应部分附上相同符号的图12A所示，在周边电路区域ER2，被抗蚀剂Rm4a覆盖着的逻辑栅极G5、G6按原样残留下来。另外，这时，在存储器电路区域ER1，由于露出的导电层37被实施回蚀处理，所以导电层37沿着存储器栅极G1a、G1b侧壁的侧壁隔片27a以侧墙状残留下来。由此，在存储器电路区域ER1，沿着存储器栅极G1a(G1b)侧壁的侧壁隔片27a,形成侧墙状的第一选择栅极G2a(G2b)以及第二选择栅极G3a(G3b)，从而在被图案化的栅极绝缘膜25a上可形成配置了第一选择栅极G2a(G2b)的第一选择栅极构造体5a(5b)；同样，在被图案化的栅极绝缘膜25b上可形成配置了第二选择栅极G3a(G3b)的第二选择栅极构造体6a(6b)。
另外，这时例如在选择栅极阻断预定区域15a(图10B)，逻辑栅极构造体形成工序中导电层37的一部分预先被去除，由此沿着覆盖存储器栅极构造体4b的侧壁隔片27a的侧壁形成侧墙状的残留导电层37a。因此通过导电层图案化工序对从存储器电路区域ER1露出的导电层37实施回蚀处理，如与图10B对应部分附上相同符号的图12B所示，残留导电层37a(图10B)完全被去除，在栅极接触和阻断区域ER12形成选择栅极阻断部15。同样，在其他选择栅极阻断预定区域13a、14a、16a，沿着覆盖存储器栅极构造体4b的侧壁隔片27a的侧壁而形成的侧墙状的残留导电层37a也被完全去除，从而在栅极接触和阻断区域ER12、ER13形成选择栅极阻断部13、14、16。
由此，在存储器电路区域ER1，在一个栅极接触和阻断区域ER12形成的选择栅极阻断部13(15)中，第一选择栅极G2a(G2b)以及第二选择栅极G3a(G3b)被电性分离的同时，在其他栅极接触和阻断区域ER13形成的选择栅极阻断部14(16)中，第一选择栅极G2a(G2b)以及第二选择栅极G3a(G3b)也被电性分离。
如此地，在存储器电路区域ER1，实施导电层图案化工序时，对导电层37实施回蚀处理而形成第一选择栅极G2a(G2b)以及第二选择栅极G3a(G3b)时，分别残留在选择栅极阻断预定区域13a、14a(15a、16a)的残留导电层37a也被去除，能够形成使第一选择栅极G2a(G2b)以及第二选择栅极G3a(G3b)电性分离的选择栅极阻断部13、14(15、16)。
顺便说一下，在图11的栅极接触和阻断区域ER12中的C-C’部分，实施导电层图案化工序时，从存储器电路区域ER1露出的导电层37实施回蚀处理时，如图12B所示，沿着覆盖一个存储器栅极构造体4a的侧壁隔片27a的侧壁残留侧墙状的导电层37，可形成以存储器栅极G1a以及侧壁隔片27a的中心相对配置的侧墙状的第一选择栅极G2a。
另外，这时如图10B所示，在逻辑栅极构造体形成工序中于抗蚀剂Rr1b的开口部H3内向外部露出的侧壁隔片27b和元件分离层20也在所述导电层图案化工序过程中被去除一部分，如图12B所示，在侧壁隔片27a的顶部附近形成缺损部40的同时，元件分离层20的一部分表面也被去除，从而在所述元件分离层20形成凹进去的凹陷部30。
另外，进一步，在所述导电层图案化工序中，通过在存储器电路区域ER1形成的抗蚀剂Rm4b(图11)，在存储器电路区域ER1存储器栅极G1a(G1b)的部分周边的导电层37照原样残留下来，如图1所示，在存储器电路区域ER1的第一选择栅极G2a(G2b)以及第二选择栅极G3a(G3b)形成多个连接器形成导电层10a、11a(10b、11b)。
这时，一个连接器形成导电层10a(10b)以与第一选择栅极G2a(G2b)连续设置的方式形成，另一连接器形成导电层11a(11b)以与第二选择栅极G3a(G3b)连续设置的方式形成。在此，因为这些连接器形成导电层10a、11a、10b、11b全部相同，因此下面针对在图11的B-B’部分形成的连接器形成导电层11b进行说明。
图12C为图11的B-B’部分中的导电层图案化工序时的侧截面结构的示意图。如图12C所示，在连接器形成导电层11b中，形成在元件隔离层20上的基座部17a和升起到存储器栅极G1b顶部的一部分的升起部17b被一体地成形，在基座部17a上形成有对应于元件隔离层20表面形状的平坦的连接器设置面17c。
在这样的导电层图案化工序中，对位于存储器电路区域ER1的导电层37进行加工，在存储器电路区域ER1，在形成在选择栅极阻断部13、14(15、16)被电性分离的第一选择栅极G2a(G2b)以及第二选择栅极G3a(G3b)时，与此同时，能够使多个连接器形成导电层10a、11a(10b、11b)也在第一选择栅极G2a(G2b)以及第二选择栅极G3a(G3b)形成。
在此，该实施方式的情况下，导电层图案化工序中实施的导电层37的回蚀处理中，由于沿着存储器栅极构造体4a、4b的侧壁的侧壁隔片27a形成侧墙状的第一选择栅极G2a(G2b)以及第二选择栅极G3a(G3b)，因此通过各向异性蚀刻方式实施。
然而，该发明不仅限于此，在导电层图案化工序中通过各向异性蚀刻实施导电层37的回蚀处理之后，也可以追加实施通过各向同性蚀刻的导电层37的回蚀处理。在所述导电层图案化工序中，由于追加实施和各向异性蚀刻相异种类的各向同性蚀刻，相应地，可以完全去除选择栅极阻断部13、14、15、16的残留导电层37a，可以更可靠地实施第一选择栅极G2a(G2b)以及第二选择栅极G3a(G3b)的阻断。
特别地，该发明中导电层图案化工序的37的回蚀处理，由于周边电路区域ER2被抗蚀剂Rm4a覆盖的状态下被实施，所以即使追加各向同性蚀刻，也不改变前述逻辑栅极构造体形成工序形成的逻辑栅极G5、G6的尺寸，也不增加尺寸的偏差，可以维持期望的逻辑栅极G5、G6尺寸，同时更可靠地实施选择栅极阻断部13、14、15、16的阻断。
进一步，通过各向异性蚀刻实施导电层37的回蚀处理之后，通过追加各向同性蚀刻的导电层37的回蚀处理，特别地，作为保护绝缘膜30c，在使用依次层叠了氧化膜系的绝缘膜和氮化膜系的绝缘膜的2层结构保护绝缘膜的实施方式情况下，也可以更加可靠地实施选择栅极阻断部13、14、15、16的阻断。
作为保护绝缘膜30c，使用依次层叠了氧化膜系的绝缘膜(以下，称为氧化膜系绝缘膜)和氮化膜系的绝缘膜(以下，称为氮化膜系绝缘膜)的2层结构保护绝缘膜情况下，也可以在侧壁隔片形成工序中，在存储器栅极构造体4a的侧壁形成侧壁隔片27a。然而，在由氧化膜系绝缘膜以及氮化膜系绝缘膜的2层结构构成的侧壁隔片中，在实施回蚀处理时，氧化膜系绝缘膜的回蚀量比氮化膜系绝缘膜的多，所以以侧墙状形成的氮化膜系绝缘膜的下部的氧化膜系绝缘膜也会被去除掉一点，氮化膜系绝缘膜成为檐一样的形状，可能发生氧化膜系绝缘膜后退而凹进去的截面形状的情况。
在该情况下，之后的导电层形成工序中，导电层37伸入到氮化膜系绝缘膜下部形成的氧化膜系绝缘膜的后退区域而形成。因此，在去除选择栅极阻断预定区域13a、14a(15a、16a)内的残留导电层37a时，伸入到氧化膜系绝缘膜的后退区域的残留导电层部分中，如檐形状的氮化膜系绝缘膜将成为障碍壁，只根据各向异性蚀刻的回蚀处理中是不会被去除掉，使得将第一选择栅极G2a(G2b)以及第二选择栅极G3a(G3b)电性分离的选择栅极阻断部13、14(15、16)的形成不充分。
另一方面，在追加了由各向同性蚀刻实施回蚀处理导电层37的另一实施方式的情况下，也可去除伸入到氧化膜系绝缘膜后退区域内的残留导电层，从而能够可靠地形成将第一选择栅极G2a(G2b)以及第二选择栅极G3a(G3b)电性分离的选择栅极阻断部13、14(15、16)。
然后，在没有被抗蚀剂Rm4b覆盖的存储器电路区域ER1中，通过离子注入法等注入低浓度N型杂质，如图12A所示，在存储器电路区域ER1露出到外部的存储器阱W1表面形成延伸区域Eta。
最后，去除抗蚀剂Rm4a、Rm4b后，通过依次实施形成侧墙SW的工序以及其他工序、通过离子注入法等向所需位置注入高浓度的N型杂质或P型杂质，由此形成源极区域D1、D3以及漏极区域D2、D4的工序、形成硅化物SC的工序、形成绝缘层21和连接器C1、C2、C3、…等的工序，可以制造如图1、图2、图3、以及图4所示的结构的半导体集成电路装置1。
(3)作用和效果
由此，在半导体集成电路装置1的制造方法中，使用被图案化的抗蚀剂Rr1a、Rr1b，对周边电路区域ER2的导电层37实施图案化，由此在栅极绝缘膜29a、29b上形成逻辑栅极G5、G6时，将所述抗蚀剂Rr1a、Rr1b照原样利用，在存储器电路区域ER1去除选择栅极阻断预定区域13a、14a、15a、16a的导电层37的一部分(图9～图10)。
另外，在所述制造方法，如此地形成周边电路区域ER2的逻辑栅极G5、G6的光掩模工序时，在存储器电路区域ER1，预先去除选择栅极阻断预定区域13a、14a、15a、16a的导电层37的一部分，在该状态下，将周边电路区域ER2全面覆盖，并且使用以覆盖存储器电路区域ER1的连接器形成导电层10a、11a、10b、11b的形成预定区域的方式被图案化的抗蚀剂Rm4a、Rm4b，对存储器电路区域ER1的导电层37实施回蚀处理(图11～图12)。
由此，在该制造方法，沿着存储器栅极构造体4a(4b)的侧壁隔片27a,周边，可形成侧墙状的第一选择栅极G2a(G2b)以及第二选择栅极G3a(G3b)的同时，在形成第一选择栅极G2a(G2b)以及第二选择栅极G3a(G3b)时，同时可以全部去除残留在选择栅极阻断预定区域13a、14a(15a、16a)的残留导电层37a，由此可形成将第一选择栅极G2a(G2b)以及第二选择栅极G3a(G3b)电性分离的选择栅极阻断部13、14(15、16)(图1)。
于是，在该发明，制造过程中，形成可独立控制的第一选择栅极G2a(G2b)以及第二选择栅极G3a(G3b)时，除了在专用于加工现有的存储器电路区域的专用光掩膜外，无需另行增加用于电性分离第一选择栅极G2a(G2b)以及第二选择栅极G3a(G3b)专用光掩膜工序，相应地能够降低制造成本。
另外，在该制造方法，通过选择栅极阻断部13、14(15、16)形成电性分离的第一选择栅极G2a(G2b)以及第二选择栅极G3a(G3b)时，通过抗蚀剂Rm4b在存储器电路区域ER1的预定位置将导电层37照原样残留下来，由此连续设置在第一选择栅极G2a(G2b)以及第二选择栅极G3a(G3b)的连接器形成导电层10a、11a(10b、11b)也和第一选择栅极G2a(G2b)、第二选择栅极G3a(G3b)以及选择栅极阻断部13、14(15、16)同时形成。
另外，在该半导体集成电路装置1的制造方法中，如果着眼于使用于存储器电路区域ER1加工专用的光掩膜对抗蚀剂进行图案化处理的专用光掩膜工序，则共归于4个工序：(ⅰ)第一光掩膜加工工序(图5B)，向成为存储器栅极构造体4a、4b的形成预定位置的基板表面注入杂质，从而形成沟道形成层，并去除存储器电路区域ER1的牺牲氧化膜30a；(ⅱ)第二光掩膜加工工序(图6A)，对存储器栅极用导电层35进行图案化处理，从而形成存储器栅极G1a、G1b；(ⅲ)第三光掩膜加工工序(图7B)，向第一选择栅极G2a、G2b和第二选择栅极G3a、G3b的形成预定位置注入杂质，从而形成沟道形成层；(ⅳ)第四光掩膜加工工序(图12A～图12C)，在存储器电路区域ER1形成第一选择栅极G2a、G2b、第二选择栅极G3a、G3b、选择栅极阻断部13、14、15、16以及连接器形成导电层10a、11a、10b、11b。
于是，在半导体集成电路装置1的制造方法中，相对于通常的周边电路的制造工序，只增加四张光掩膜量的制造工序，能够组装存储器单元3a、3b、3c、3d、3e、3f，在这些存储器单元中，可以独立地控制以夹着存储器栅极G1a、G1b的方式配置的第一选择栅极G2a、G2b和第二选择栅极G3a、G3b，从而可以降低成本。
顺便说一下，根据本发明的半导体集成电路装置1的制造方法与基于本申请发明人的特愿2014-211096的制造方法(以下，简称为现有的制造方法)不同，其不同点在于，在形成存储器电路区域ER1的第一选择栅极G2a、G2b和第二选择栅极G3a、G3b之前，在周边电路区域ER2形成逻辑栅极G5、G6。本发明中，通过上述制造工序，在实施导电层图案化工序时，在周边电路区域ER2被抗蚀剂Rm4a覆盖的状态下能够进行导电层37的回蚀处理，由此可以调整回蚀处理的量，即使追加了各向同性回蚀，也可以防止之前的逻辑栅极构造体形成工序中已经在周边电路区域ER2形成的逻辑栅极G5、G6的尺寸发生变化或尺寸偏差增多。于是，本发明中的半导体集成电路装置1的制造方法中，具有现有的制造方法不具备的有利效果，那就是可以维持期望的逻辑栅极G5、G6尺寸的同时，全部去除选择栅极阻断预定区域13a、14a(15a、16a)内的残留导电层37a，由此可以可靠地形成选择栅极阻断部13、14、15、16。
另外，在该存储器单元3a，向电荷存储层EC注入电荷时必要的电荷存储栅电压被施加在存储器栅极G1a时，使用第一写入方法以阻止向电荷存储层EC注入电荷的情况下，在将被诱发到与存储器栅极G1a相对的存储器阱W1的沟道层形成载体区域的载体从沟道层形成载体区域排除的状态下，通过第二选择栅极构造体6a，阻断与存储器栅极G1a相对的区域的存储器阱W1和漏极区域D2的电性连接，并且，通过第一选择栅极构造体5a，阻断与存储器栅极G1a相对的区域的存储器阱W1和源极区域D1的电性连接。
由此，在存储器单元3a中，形成为以在沟道层形成载体区域未形成沟道层的方式形成耗尽层的状态，根据电荷存储栅电压，存储器阱W1的表面电压上升，因而存储器栅极G1a以及存储器阱W1表面间的电压差变小，可阻止向电荷存储层EC内的电荷注入。同时，通过耗尽层，可以阻止存储器栅极构造体4a正下方的存储器阱W1表面电压到达栅极绝缘膜25b或者栅极绝缘膜25a。
因此，在存储器单元3a中，不受通过量子隧道效果向电荷存储层EC注入电荷所需的高电压的电荷存储栅电压的限制，能够降低通过第二选择栅极构造体6a阻断与存储器栅极G1a相对的区域的存储器阱W1和位线之间电性连接所必要的电压值，或者通过第一选择栅极构造体5a阻断与存储器栅极G1a相对的区域的存储器阱W1和源极线之间的电性连接所必要的电压值。于是，在存储器单元3a，配合这些位线以及源极线中的电压值减少，可以将第二选择栅极构造体6a的栅极绝缘膜25b膜厚度或者第一选择栅极构造体5a的栅极绝缘膜25a膜厚度做得更薄，相应地，可实现高速动作。
另外，在存储器单元3a按如下设置：使用第二写入方法阻止向电荷存储层EC的电荷注入时，向电荷存储层EC注入电荷所必要的电荷存储栅电压被施加在存储器栅极G1a，由此，即使在与存储器栅极G1a相对的存储器阱W1表面形成沟道层，也能够通过第二选择栅极构造体6a阻断漏极区域D2和沟道层的电性连接，并且，通过第一选择栅极构造体5a阻断源极区域D1和沟道层的电性连接。
由此，在存储器单元3a，与存储器栅极构造体4a相对的存储器阱W1的沟道层周边形成耗尽层的同时，根据电荷存储栅电压，沟道层的沟道电压上升，因而存储器栅极G1a和沟道层间的电压差变小，由此能够阻止向电荷存储层EC的电荷注入的同时，通过耗尽层能够阻断从沟道层到栅极绝缘膜25b以及栅极绝缘膜25a的电压施加。
因此，在存储器单元3a，不受通过量子隧道效果向电荷存储层EC注入电荷时所必要的高电压的电荷存储栅电压的限制，而通过第二选择栅极构造体6a以及第一选择栅极构造体5a，能够降低位线以及源极线的电压值，该电压值能够降低至可阻断位线与沟道层间的电性连接所必要的电压值，或者可阻断源极线与沟道层间的电性连接所必要的电压值。于是，在存储器单元3a，配合这些位线以及源极线的电压值降低，可以将第二选择栅极构造体6a的栅极绝缘膜25b膜厚度或者第一选择栅极构造体5a的栅极绝缘膜25a膜厚度做得更薄，相应地，可实现高速动作。
(4)省略了第三光掩膜加工工序的其他实施方式的制造方法
在上述的实施方式中，在着眼于使用存储器电路区域ER1加工专用的光掩膜对抗蚀剂进行图案化处理的专用光掩膜工序时，实施第一光掩膜加工工序、第二光掩膜加工工序、第三光掩膜加工工序以及连接器形成导电层用第四光掩膜加工工序的共四道工序。但是该发明不仅局限于此，也可以不实施第三光掩膜加工工序中的杂质注入而只实施第一光掩膜加工工序、第二光掩膜加工工序以及连接器形成导电层用光掩膜加工工序(相当于第四光掩膜加工工序)的共三道工序。
即，即使不实施第三光掩膜加工工序中的杂质注入，第一选择栅极构造体5a、5b以及第二选择栅极构造体6a、6b的阈值电压(Vth)能达到期望值的情况下，没有必要实施第三光掩膜加工工序，可以省略掉该第三光掩膜加工工序。
实际上，在省略了这样的第三光掩膜加工工序的制造方法中，如图7A所示，在形成覆盖存储器栅极构造体4a、4b周边的侧壁隔片27a(侧壁隔片形成工序)之后，通过氟酸等去除周边电路区域ER2的牺牲氧化膜30a，如图7C所示，通过热氧化法等，在存储器电路区域ER1的第一选择栅极G2a、G2b(图1)以及第二选择栅极G3a、G3b(图1)的形成预定位置，形成栅极绝缘膜25a、25b的同时，在周边电路区域ER2的逻辑栅极G5、G6(图1)的形成预定位置，也形成栅极绝缘膜29a、29b。之后，和上述实施方式的制造方法一样，经过图8～图12所示的制造工序，可以制造图1所示的半导体集成电路装置1。
在省略了第三光掩膜加工工序的其他实施方式中，对于通常的周边电路的制造工序，只增加三张光掩膜量的制造工序，能够组装存储器单元3a、3b、3c、3d、3e、3f，在这些存储器单元中，以夹着存储器栅极G1a、G1b的方式配置有第一选择栅极G2a、G2b和第二选择栅极G3a、G3b，且能够独立地控制第一选择栅极G2a、G2b和第二选择栅极G3a、G3b。由此，在省略了第三光掩膜加工工序的其他实施方式中，相比上述实施方式的制造方法，可以减少光掩膜，相应地可以降低成本。
(5)其他实施方式
另外，本发明不仅限于上述实施方式，在本发明的要旨范围内可以有各种变形实施方式。例如，存储器单元3a、3b、3c、3d、3e、3f的数量、周边电路18、19的数量、连接器形成导电层10a、11a、10b、11b的数量、选择栅极阻断部13、14、15、16的数量等都可以为各种数量。另外，存储器阱W1或者逻辑阱W2、W3的导电型也可以为N型或P型的任意一种。
另外，在上述的实施方式中，例如第1列的连接器形成导电层10a、11a和选择栅极阻断部13、14只要是能够使与一个连接器形成导电层10a连续设置的第一选择栅极G2a和与另一连接器形成导电层11a连续设置的第二选择栅极G3a电隔离、第一选择栅极G2a和第二选择栅极G3a能够被独立控制，也可以形成在各种位置上。例如在环绕存储器栅极G1a(G1b)的四边形的虚拟环绕线上的四个边角部中，在一栅极接触和阻断区域ER12的一个角部形成选择栅极阻断部13(15)、在另一栅极接触和阻断区域ER13的一个角部形成选择栅极阻断部14(16)也是可以的，此时，可以构成下述结构：第一选择栅极G2a(G2b)的末端和第二选择栅极G3a(G3b)的末端不在同一直线上配置，隔开预定距离以直角配置。
另外，例如，在图1所示的半导体集成电路装置1的存储器电路区域ER1中，对在一个栅极接触和阻断区域ER12各设置一个连接器形成导电层10a和选择栅极阻断部13、在另一栅极接触和阻断区域ER13中也各设置一个连接器形成导电层11a和选择栅极阻断部14的情况进行了说明，但是，本发明并不限定于此，还可以在一栅极接触和阻断区域ER12设置两个连接器形成导电层10a、11a，在所述两个连接器形成导电层10a、11a之间配置一个选择栅极阻断部13，并且在另一栅极接触和阻断区域ER13设置一个选择栅极阻断部14。
即使此时，也可使与一连接器形成导电层10a连续设置的第一选择栅极G2a和与另一连接器形成导电层11a连续设置的第二选择栅极G3a电隔离，可独立地控制第一选择栅极G2a和第二选择栅极G3a。
即，本发明的半导体集成电路装置的制造方法中，在与每个连接器形成导电层10a、11a、…连续设置的选择栅极彼此电隔离的位置上形成选择栅极阻断部13、14、…即可。
顺便说一下，作为上述实施方式的周边电路18、19，除了适用形成在与存储器单元3a、3b、3c、3d、3e、3f相同区域的读出放大器、列译码器、行译码器等其他各种周边电路(直接周边电路)之外，还可以适用形成在与存储器单元3a、3b、3c、3d、3e、3f不同区域的CPU、ASIC、输入输出电路等其他各种周边电路。
附图标记的说明
1：半导体集成电路装置
3a、3b、3c、3d、3e、3f：存储器单元
4a、4b：存储器栅极构造体
5a、5b：第一选择栅极构造体
6a、6b：第二选择栅极构造体
7a、7b：逻辑栅极构造体
G1a、G1b：存储器栅极
G2a、G2b：第一选择栅极
G3a、G3b：第二选择栅极
EC：电荷存储层
23a：下部栅极绝缘膜
23b：上部栅极绝缘膜
Rr1a、Rr1b、Rm1、Rm2、Rm3、Rm4a、Rm4b：抗蚀剂

Claims (5)

1.一种半导体集成电路装置的制造方法，所述半导体集成电路装置包括：
存储器电路区域，在所述存储器电路区域形成有存储器单元，在所述存储器单元中，在具有第一选择栅极的第一选择栅极构造体与具有第二选择栅极的第二选择栅极构造体之间夹着侧壁隔片配置有存储器栅极构造体；
周边电路区域，在所述周边电路区域形成有周边电路的逻辑栅极构造体，
所述半导体集成电路装置的制造方法的特征在于，包括：
侧壁隔片形成工序，在所述存储器电路区域形成依次层叠有下部栅极绝缘膜、电荷存储层、上部栅极绝缘膜及存储器栅极的所述存储器栅极构造体后，以覆盖所述存储器栅极构造体的方式形成所述侧壁隔片；
导电层形成工序，在形成有所述存储器栅极构造体的所述存储器电路区域、和所述周边电路区域，依次层叠栅极绝缘膜和导电层；
逻辑栅极构造体形成工序，利用通过光掩膜被图案化的抗蚀剂，对所述周边电路区域的所述导电层进行图案化处理，由此在所述栅极绝缘膜上形成所述逻辑栅极构造体的逻辑栅极，同时照原样利用所述抗蚀剂而去除所述存储器电路区域中所述侧壁隔片周边的多个选择栅极阻断预定区域的一部分所述导电层；
导电层图案化工序，利用通过光掩膜被图案化的抗蚀剂覆盖所述周边电路区域，同时对所述存储器电路区域的所述导电层实施回蚀，由此去除残留在所述选择栅极阻断预定区域的所述导电层，同时沿着所述侧壁隔片残留所述导电层，形成侧墙状的所述第一选择栅极、和在所述选择栅极阻断预定区域与所述第一选择栅极电性分离的侧墙状的所述第二选择栅极。
2.根据权利要求1所述的半导体集成电路装置的制造方法，其特征在于，
所述导电层图案化工序中的所述回蚀包括各向异性蚀刻和追加在所述各向异性蚀刻之后的各向同性蚀刻。
3.根据权利要求1或2所述的半导体集成电路装置的制造方法，其特征在于，
在所述侧壁隔片形成工序之前，包括：
第一光掩膜加工工序，在所述第一光掩膜加工工序中，通过利用所述存储器电路区域加工专用的第一光掩膜被图案化的抗蚀剂，向所述存储器电路区域的所述存储器栅极构造体的形成预定区域注入杂质，形成沟道形成层；
第二光掩膜加工工序，在所述第二光掩膜加工工序中，在所述上部栅极绝缘膜上形成存储器栅极用导电层后，通过利用所述存储器电路区域加工专用的第二光掩膜被图案化的抗蚀剂，对所述存储器栅极用导电层进行图案化处理，由此形成所述存储器栅极，
所述导电层图案化工序包括：
光掩膜加工工序，在所述光掩膜加工工序中，通过利用所述存储器电路区域加工专用的连接器形成导电层用光掩膜被图案化的抗蚀剂，在所述存储器电路区域形成具有连接器形成导电层的所述第一选择栅极和具有连接器形成导电层的所述第二选择栅极，
为了形成所述存储器电路区域的所述存储器单元而利用专用的光掩膜的专用光掩膜工序为所述第一光掩膜加工工序、所述第二光掩膜加工工序和所述光掩膜加工工序的共计三个工序。
4.根据权利要求3所述的半导体集成电路装置的制造方法，其特征在于，
在所述侧壁隔片形成工序之后，包括：
第三光掩膜加工工序，在所述第三光掩膜加工工序中，通过利用所述存储器电路区域加工专用的第三光掩膜被图案化的抗蚀剂，在所述存储器电路区域的所述第一选择栅极以及所述第二选择栅极的各形成预定区域注入杂质，在与所述第一选择栅极以及所述第二选择栅极相对的基板表面，形成沟道形成层，
为了形成所述存储器电路区域的所述存储器单元而利用专用的光掩膜的专用光掩膜工序为所述第一光掩膜加工工序、所述第二光掩膜加工工序、所述第三光掩膜加工工序和所述光掩膜加工工序的共计四个工序。
5.一种半导体集成电路装置，其特征在于，包括：
存储器电路区域，形成有存储器单元，在所述存储器单元中，在具有第一选择栅极的第一选择栅极构造体与具有第二选择栅极的第二选择栅极构造体之间夹着侧壁隔片配置有存储器栅极构造体；
周边电路区域，形成有周边电路的逻辑栅极构造体，其中，
所述逻辑栅极构造体具有在栅极绝缘膜上形成有逻辑栅极的结构，所述逻辑栅极由与所述第一选择栅极和所述第二选择栅极相同的导电层形成，
所述存储器栅极构造体具有依次层叠有下部栅极绝缘膜、电荷存储层、上部栅极绝缘膜及存储器栅极的结构，
所述第一选择栅极和所述第二选择栅极沿着所述存储器栅极侧壁的所述侧壁隔片以侧墙状形成，且通过未形成有所述第一选择栅极和所述第二选择栅极的多个选择栅极阻断部被电性分离。
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