KR20180031629A - 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치 - Google Patents

반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치 Download PDF

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유따까 시나가와
고스께 오꾸야마
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Abstract

제조 과정에 있어서, 독립하여 제어 가능한 제1 선택 게이트 전극(G2a, G2b) 및 제2 선택 게이트 전극(G3a, G3b)을 형성할 때, 종래의 메모리 회로 영역만을 가공하는 전용 포토마스크 공정에 더하여, 이것과는 별도로 제1 선택 게이트 전극(G2a, G2b)과 제2 선택 게이트 전극(G3a, G3b)을 전기적으로 분리시키기 위한 전용 포토마스크 공정을 여분으로 더 추가할 필요가 없어, 그만큼, 제조 비용을 저감할 수 있는, 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치를 제안한다.

Description

반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치
본 발명은 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치에 관한 것이다.
종래, 사이드 월 형상의 선택 게이트 전극이 메모리 게이트 전극의 하나의 측벽에 절연 부재로 이루어지는 측벽 스페이서를 개재하여 형성된 메모리 셀이 생각되고 있다(예를 들어, 특허문헌 1 참조). 또한, 최근에는, 제1 선택 게이트 전극 및 제2 선택 게이트 전극 간에 측벽 스페이서를 개재하여 메모리 게이트 전극이 배치되어, 제1 선택 게이트 전극 및 제2 선택 게이트 전극이 독립하여 제어 가능한 메모리 셀도 생각되고 있다. 이와 같은 메모리 셀은, 메모리 게이트 전극이 형성된 메모리 게이트 구조체에 전하 축적층도 형성되어 있고, 당해 전하 축적층에 전하를 주입함으로써 데이터가 기입되거나, 또는, 전하 축적층 내의 전하를 방출함으로써 데이터가 소거될 수 있도록 되어 있다.
실제상, 후자의 메모리 셀에서는, 전하 축적층에 전하를 주입하는 경우, 제2 선택 게이트 전극을 구비한 제2 선택 게이트 구조체에 의해 소스 전압을 차단하면서, 제1 선택 게이트 전극을 구비한 제1 선택 게이트 구조체를 통해 메모리 게이트 구조체의 채널층에 저전압의 비트 전압을 인가한다. 이때, 메모리 게이트 구조체에는, 메모리 게이트 전극에 고전압의 메모리 게이트 전압이 인가되고, 비트 전압과 메모리 게이트 전압의 전압차에 의해 발생하는 양자 터널 효과에 의해 전하 축적층에 전하를 주입할 수 있다.
이와 같은 구성으로 이루어지는 메모리 셀이 행렬 형상으로 배치된 반도체 집적 회로 장치에서는, 고전압의 메모리 게이트 전압이 인가되는 메모리 게이트선을, 복수의 메모리 셀에서 공유하고 있다. 그 때문에, 하나의 메모리 셀의 전하 축적층에 전하를 주입하기 위해 고전압의 메모리 게이트 전압을 메모리 게이트선에 인가하면, 당해 메모리 게이트선을 공유하는 다른 메모리 셀에서는, 전하 축적층에 전하를 주입하지 않을 때에도, 고전압의 메모리 게이트 전압이 메모리 게이트 전극에 인가되어 버린다.
따라서, 이 경우, 전하 축적층에 전하를 주입시키지 않는 메모리 셀에서는, 소스선에 접속된 제2 선택 게이트 구조체에 의해 채널층에의 전압 인가를 차단하면서, 제1 선택 게이트 구조체에 의해, 비트선으로부터의 고전압의 비트 전압을 메모리 게이트 구조체의 채널층에 인가한다. 이에 의해, 고전압의 메모리 게이트 전압이 메모리 게이트 전극에 인가된 메모리 게이트 구조체에서는, 고전압의 비트 전압이 채널층에 인가되기 때문에, 메모리 게이트 전극과 채널층의 전압차가 작아지고, 그 결과, 양자 터널 효과가 발생하지 않고 전하 축적층에 전하가 주입될 수 없다.
그리고, 이와 같이 행렬 형상으로 배치된 복수의 메모리 셀은, 일반적인 반도체 제조 프로세스인, 포토마스크를 사용하여 레지스트를 가공하는 포토리소그래피 기술을 이용하여, 당해 레지스트에 의해 도전층 등을 가공하여 제1 선택 게이트 구조체나, 제2 선택 게이트 구조체, 메모리 게이트 구조체를 제조하고 있다.
일본 특허 공개 제2011-129816호 공보
그런데, 이와 같은 반도체 집적 회로 장치에는, 행렬 형상으로 배치된 복수의 메모리 셀 외에도, 예를 들어 CPU(Central Processing Unit)나, ASIC(Application-Specific Integrated Circuit), 센스 앰프, 칼럼 디코더, 로우 디코더, 입출력 회로 등의 주변 회로가 형성될 수 있다. 이 때문에, 행렬 형상으로 배치된 복수의 메모리 셀을 반도체 제조 프로세스에 의해 제조할 때에는, 주변 회로를 제조하는 반도체 제조 프로세스와는 별도로, 메모리 셀의 반도체 제조 프로세스가 추가적으로 필요로 된다.
특히, 상술한 바와 같은 메모리 셀에서는, 제1 선택 게이트 전극과 제2 선택 게이트 전극을 독립하여 제어할 수 있는 특수한 구성을 갖고 있기 때문에, 그만큼, 메모리 회로 영역만 가공하는 전용의 포토마스크를 사용한 전용 포토마스크 공정이, 종래의 메모리 회로 영역만 가공하는 전용 포토마스크 공정에 추가적으로 필요로 되어 버려, 제조 비용이 들어 버린다고 하는 문제가 있었다.
따라서, 본 발명은 이상의 점을 고려하여 이루어진 것이며, 제조 비용을 저감할 수 있는 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치를 제안하는 것을 목적으로 한다.
이러한 과제를 해결하기 위해 본 발명의 반도체 집적 회로 장치의 제조 방법은, 제1 선택 게이트 전극을 가진 제1 선택 게이트 구조체와, 제2 선택 게이트 전극을 가진 제2 선택 게이트 구조체 사이에 측벽 스페이서를 개재하여 메모리 게이트 구조체가 배치된 메모리 셀이 형성되는 메모리 회로 영역과, 주변 회로의 로직 게이트 구조체가 형성되는 주변 회로 영역을 구비한 반도체 집적 회로 장치의 제조 방법으로서, 하부 게이트 절연막, 전하 축적층, 상부 게이트 절연막, 및 메모리 게이트 전극의 순으로 적층된 상기 메모리 게이트 구조체를, 상기 메모리 회로 영역에 형성한 후, 상기 메모리 게이트 구조체를 덮도록 상기 측벽 스페이서를 형성하는 측벽 스페이서 형성 공정과, 상기 메모리 게이트 구조체가 형성된 상기 메모리 회로 영역과, 상기 주변 회로 영역에, 게이트 절연막 및 도전층을 순서대로 적층하는 도전층 형성 공정과, 포토마스크에 의해 패터닝된 레지스트를 사용하여 상기 주변 회로 영역의 상기 도전층을 패터닝함으로써, 상기 게이트 절연막 상에 상기 로직 게이트 구조체의 로직 게이트 전극을 형성함과 함께, 상기 레지스트를 그대로 이용하여, 상기 메모리 회로 영역의 상기 측벽 스페이서 주변에 있는 복수의 선택 게이트 전극 절단 예정 영역의 상기 도전층도 일부 제거하는 로직 게이트 구조체 형성 공정과, 포토마스크에 의해 패터닝된 레지스트를 사용하여, 상기 주변 회로 영역을 덮으면서, 상기 메모리 회로 영역의 상기 도전층을 에치 백함으로써, 상기 선택 게이트 전극 절단 예정 영역에 잔존한 상기 도전층을 제거하면서, 상기 측벽 스페이서를 따라서 상기 도전층을 잔존시켜, 사이드 월 형상의 상기 제1 선택 게이트 전극과, 상기 선택 게이트 전극 절단 예정 영역에 의해 상기 제1 선택 게이트 전극으로부터 전기적으로 분리된 사이드 월 형상의 상기 제2 선택 게이트 전극을 형성하는 도전층 패터닝 공정을 구비하는 것을 특징으로 한다.
또한, 본 발명의 반도체 집적 회로 장치는, 제1 선택 게이트 전극을 가진 제1 선택 게이트 구조체와, 제2 선택 게이트 전극을 가진 제2 선택 게이트 구조체 사이에 측벽 스페이서를 개재하여 메모리 게이트 구조체가 배치된 메모리 셀이 형성되어 있는 메모리 회로 영역과, 주변 회로의 로직 게이트 구조체가 형성되어 있는 주변 회로 영역을 구비하고 있고, 상기 로직 게이트 구조체는, 상기 제1 선택 게이트 전극 및 상기 제2 선택 게이트 전극과 동일한 도전층으로 형성된 로직 게이트 전극이 게이트 절연막 상에 형성된 구성을 갖고, 상기 메모리 게이트 구조체는, 하부 게이트 절연막, 전하 축적층, 상부 게이트 절연막, 및 메모리 게이트 전극의 순으로 적층된 구성을 갖고, 상기 제1 선택 게이트 전극 및 상기 제2 선택 게이트 전극은, 상기 메모리 게이트 전극의 측벽의 상기 측벽 스페이서를 따라서 사이드 월 형상으로 형성되며, 상기 제1 선택 게이트 전극 및 상기 제2 선택 게이트 전극이 비형성의 복수의 선택 게이트 전극 절단부에 의해 전기적으로 분리되어 있는 것을 특징으로 한다.
본 발명에 따르면, 주변 회로 영역의 로직 게이트 전극을 형성하는 포토마스크 공정 시에, 메모리 회로 영역에서의 선택 게이트 전극 절단 예정 영역의 도전층 의 일부도 미리 제거해 둠으로써, 그 후, 메모리 회로 영역의 도전층을 에치 백하여 제1 선택 게이트 전극 및 제2 선택 게이트 전극을 형성할 때, 선택 게이트 전극 절단 예정 영역에 잔존한 도전층도 제거하여 제1 선택 게이트 전극 및 제2 선택 게이트 전극을 전기적으로 분리시키는 선택 게이트 전극 절단부를 형성할 수 있다. 이에 의해, 반도체 집적 회로 장치에서는, 제조 과정에 있어서, 독립하여 제어 가능한 제1 선택 게이트 전극 및 제2 선택 게이트 전극을 형성할 때, 종래의 메모리 회로 영역만을 가공하는 전용 포토마스크 공정에 더하여, 이것과는 별도로 제1 선택 게이트 전극과 제2 선택 게이트 전극을 전기적으로 분리시키기 위한 전용 포토마스크 공정을 여분으로 더 추가할 필요가 없어, 그만큼, 제조 비용을 저감할 수 있다.
도 1은 본 발명에 의한 제조 방법에 의해 제조된 반도체 집적 회로 장치의 평면 레이아웃을 도시하는 개략도이다.
도 2는 도 1에 있어서의 A-A' 부분에서의 측단면 구성을 도시하는 단면도이다.
도 3은 도 1에 있어서의 B-B' 부분에서의 측단면 구성을 도시하는 단면도이다.
도 4는 도 1에 있어서의 C-C' 부분에서의 측단면 구성을 도시하는 단면도이다.
도 5a는 반도체 집적 회로 장치의 제조 공정(1)을 도시하는 개략도이고, 도 5b는 반도체 집적 회로 장치의 제조 공정(2)을 도시하는 개략도이며, 도 5c는 반도체 집적 회로 장치의 제조 공정(3)을 도시하는 개략도이다.
도 6a는 반도체 집적 회로 장치의 제조 공정(4)을 도시하는 개략도이고, 도 6b는 반도체 집적 회로 장치의 제조 공정(5)을 도시하는 개략도이며, 도 6c는 반도체 집적 회로 장치의 제조 공정(6)을 도시하는 개략도이다.
도 7a는 반도체 집적 회로 장치의 제조 공정(7)을 도시하는 개략도이고, 도 7b는 반도체 집적 회로 장치의 제조 공정(8)을 도시하는 개략도이며, 도 7c는 반도체 집적 회로 장치의 제조 공정(9)를 도시하는 개략도이다.
도 8은 반도체 집적 회로 장치의 제조 공정(10)을 도시하는 개략도이다.
도 9는 도 1에 도시한 완성 시의 반도체 집적 회로 장치의 평면 레이아웃에 대하여, 선택 게이트 전극 절단 예정 영역의 잔존 도전층 및 로직 게이트 전극을 형성할 때에 사용하는 레지스트를 배치시켰을 때의 평면 레이아웃을 도시하는 개략도이다.
도 10a는 반도체 집적 회로 장치의 제조 공정(11)을 도시하는 개략도이고, 도 10b는 반도체 집적 회로 장치의 제조 공정(12)을 도시하는 개략도이다.
도 11은 도 1에 도시한 완성 시의 반도체 집적 회로 장치의 평면 레이아웃에 대하여, 제1 선택 게이트 전극, 제2 선택 게이트 전극, 선택 게이트 전극 절단부 및 콘택트 형성 도전층을 형성할 때에 사용하는 레지스트를 배치시켰을 때의 평면 레이아웃을 도시하는 개략도이다.
도 12a는 반도체 집적 회로 장치의 제조 공정(13)을 도시하는 개략도이고, 도 12b는 반도체 집적 회로 장치의 제조 공정(14)을 도시하는 개략도이며, 도 12c는 반도체 집적 회로 장치의 제조 공정(15)을 도시하는 개략도이다.
이하, 본 발명을 실시하기 위한 형태에 대하여 설명한다. 또한, 설명은 이하에 나타내는 순서로 한다.
<1. 본 발명에 의한 제조 방법에 의해 제조된 반도체 집적 회로 장치의 구성>
1-1. 반도체 집적 회로 장치의 평면 레이아웃
1-2. 반도체 집적 회로 장치의 각 부위에 있어서의 단면 구성
1-3. 데이터의 기입 방법
<2. 반도체 집적 회로 장치의 제조 방법>
<3. 작용 및 효과>
<4. 제3 포토마스크 가공 공정을 생략한 다른 실시 형태에 의한 제조 방법>
<5. 다른 실시 형태>
(1) 본 발명에 의한 제조 방법에 의해 제조된 반도체 집적 회로 장치의 구성
(1-1) 반도체 집적 회로 장치의 평면 레이아웃
도 1은 본 발명에 의한 제조 방법에 의해 제조된 완성 시의 반도체 집적 회로 장치(1)의 평면 레이아웃을 도시하는 개략도이고, 메모리 회로 영역 ER1에 형성된 메모리 게이트 구조체(4a, 4b), 제1 선택 게이트 구조체(5a, 5b) 및 제2 선택 게이트 구조체(6a, 6b)의 평면 레이아웃과, 주변 회로 영역 ER2에 형성된 로직 게이트 구조체(7a, 7b)의 평면 레이아웃을 중심으로 도시하고 있다. 또한, 도 1에서는, 후술하는 메모리 게이트 구조체(4a, 4b)의 측벽에 형성되어 있는 측벽 스페이서나, 제1 선택 게이트 구조체(5a, 5b) 및 제2 선택 게이트 구조체(6a, 6b)에 형성되어 있는 사이드 월, 메모리 웰 W1 및 로직 웰 W2, W3에 형성되어 있는 소자 분리층 등에 대해서는 생략하고 있다.
이 경우, 반도체 집적 회로 장치(1)는 도시하지 않은 반도체 기판에 메모리 회로 영역 ER1과 주변 회로 영역 ER2를 갖고 있고, 예를 들어 P형의 메모리 웰 W1이 메모리 회로 영역 ER1에 형성되고, P형의 로직 웰 W2와 N형의 로직 웰 W3이 주변 회로 영역 ER2에 형성되어 있다.
또한, 메모리 회로 영역 ER1에는, 게이트 콘택트ㆍ절단 영역 ER12, ER13 간에 메모리 셀 영역 ER11이 형성되어 있고, 당해 메모리 셀 영역 ER11에 복수의 메모리 셀(3a, 3b, 3c, 3d, 3e, 3f)이 행렬 형상으로 배치된 구성을 갖는다. 또한, 이들 메모리 셀(3a, 3b, 3c, 3d, 3e, 3f)은 모두 동일한 구성을 갖고 있기 때문에, 여기에서는 주로 하여 A-A' 부분에 배치된 메모리 셀(3a, 3b)에 주목하여 이하 설명한다.
이 경우, 메모리 셀(3a)은 제1 선택 게이트 구조체(5a) 및 제2 선택 게이트 구조체(6a) 간에 측벽 스페이서(도시하지 않음)를 개재하여 메모리 게이트 구조체(4a)가 배치된 구성을 갖는다. 이 실시 형태의 경우, 1열째의 메모리 셀(3a, 3c, 3e)을 형성하는 하나의 메모리 게이트 구조체(4a)와, 다른 2열째의 메모리 셀(3b, 3d, 3f)을 형성하는 다른 메모리 게이트 구조체(4b)는 직선 형상으로 형성되어 있고, 서로 병주하도록 배치되어 있다. 또한, 메모리 게이트 구조체[4a(4b)]에는, 메모리 게이트선(도시하지 않음)에 접속된 콘택트 C4a(C4b)가 기립 형성되어 있고, 당해 메모리 게이트선으로부터 콘택트 C4a(C4b)를 통해 소정의 메모리 게이트 전압이 인가될 수 있다.
메모리 셀 영역 ER11에는, 제1 선택 게이트 전극 G2a(G2b)를 가진 제1 선택 게이트 구조체[5a(5b)]와, 제2 선택 게이트 전극 G3a(G3b)를 가진 제2 선택 게이트 구조체[6a(6b)]가 직선 형상으로 형성되어 있고, 이들 제1 선택 게이트 구조체[5a(5b)] 및 제2 선택 게이트 구조체[6a(6b)]가, 메모리 게이트 전극 G1a(G1b)를 가진 메모리 게이트 구조체[4a(4b)]와 병주하도록 배치되어 있다. 제1 선택 게이트 전극 G2a(G2b) 및 제2 선택 게이트 전극 G3a(G3b)는, 메모리 게이트 전극 G1a(G1b)의 측벽의 측벽 스페이서를 따라서 사이드 월 형상으로 형성되고, 또한 메모리 게이트 전극 G1a(G1b)를 주회하는 동일한 주회선 상에 배치되어 있고, 제1 선택 게이트 전극 G2a(G2b) 및 제2 선택 게이트 전극 G3a(G3b)가 비형성의 복수의 선택 게이트 전극 절단부[13, 14(15, 16)]에 의해 전기적으로 분리되어 있다.
또한, 이 메모리 셀 영역 ER11에 있어서의 메모리 웰 W1의 표면(기판 표면)에는, 2개의 소스 영역 D1, D3이 소정 간격을 두고 좌우 대칭으로 형성되어 있고, 이들 소스 영역 D1, D3 간에 복수의 드레인 영역 D2가 형성되어 있다. 이 경우, 메모리 셀 영역 ER11에는, 제1 선택 게이트 구조체(5a) 및 제2 선택 게이트 구조체(6a) 간에 메모리 게이트 구조체(4a)가 배치된 1열째의 메모리 셀(3a, 3c, 3e)이, 하나의 소스 영역 D1과 드레인 영역 D2 사이에 형성되고, 한편, 제2 선택 게이트 구조체(6b) 및 제1 선택 게이트 구조체(5b) 간에 메모리 게이트 구조체(4b)가 배치된 2열째의 메모리 셀(3b, 3d, 3f)이, 당해 드레인 영역 D2와 다른 소스 영역 D3 사이에 형성되어 있고, 메모리 셀(3a, 3c, 3e) 및 메모리 셀(3b, 3d, 3f)이 좌우 대칭으로 형성되어 있다.
실제상, 메모리 웰 W1의 표면에 형성된 하나의 소스 영역 D1은, 하나의 제1 선택 게이트 구조체(5a)를 따라서 형성되어 있음과 함께, 1열째의 메모리 셀(3a, 3c, 3e)의 형성 위치에 맞추어, 당해 제1 선택 게이트 구조체(5a)와 인접하는 영역에까지 형성되어 있고, 일렬로 배열된 복수의 메모리 셀(3a, 3c, 3e)에서 공유되고 있다. 소스 영역 D1에는, 소스선(도시하지 않음)에 접속된 콘택트 C1이 기립 형성되어 있고, 당해 소스선으로부터 콘택트 C1을 통해 소정의 소스 전압이 인가될 수 있다.
또한, 제2 선택 게이트 구조체(6a, 6b) 간의 메모리 웰 W1의 표면에 형성된 복수의 드레인 영역 D2는, 인접하는 메모리 셀[3a, 3b(3c, 3d, 3e, 3f)]의 형성 위치에 맞추어, 제2 선택 게이트 구조체(6a, 6b)와 인접하는 영역에 각각 형성되어 있고, 인접하는 메모리 셀[3a, 3b(3c, 3d, 3e, 3f)]에서 1개의 드레인 영역 D2를 공유할 수 있도록 이루어져 있다. 각 드레인 영역 D2에는, 비트선(도시하지 않음)에 접속된 콘택트 C2가 기립 형성되어 있고, 당해 비트선으로부터 콘택트 C2를 통해 소정의 비트 전압이 인가될 수 있다. 또한, 도시하지 않은 비트선은, 도 1 중, 행 방향으로 배열되는 메모리 셀[3a, 3b(3c, 3d)(3e, 3f)]마다 공유되고 있고, 각 행의 메모리 셀[3a, 3b(3c, 3d)(3e, 3f)]에 대하여 행 단위로 일률적으로 소정의 비트 전압을 인가할 수 있다.
또한, 메모리 웰 W1의 표면에 형성된 다른 소스 영역 D3은, 하나의 소스 영역 D1과 좌우 대칭으로 형성되어 있고, 하나의 소스 영역 D1과 마찬가지로, 다른 제1 선택 게이트 구조체(5b)와 인접하는 영역에까지 형성되고, 2열째의 메모리 셀(3b, 3d, 3f)에서 공유되고 있다. 또한, 이 소스 영역 D3에는, 콘택트 C3이 기립 형성되어 있고, 하나의 소스 영역 D1과 동일한 소스선이 콘택트 C3에 접속되어 있다. 이렇게 하여, 메모리 셀 영역 ER11에 배치된 메모리 셀(3a, 3b, 3c, 3d, 3e, 3f)에는, 콘택트 C1, C3을 통해 동일한 소스 전압이 일률적으로 인가될 수 있다.
메모리 셀 영역 ER11과 인접하는 하나의 게이트 콘택트ㆍ절단 영역 ER12와, 동일하게 메모리 셀 영역 ER11과 인접하는 다른 게이트 콘택트ㆍ절단 영역 ER13에는, 메모리 셀 영역 ER11에서 병주하는 2개의 메모리 게이트 전극 G1a, G1b가, 그대로 직선 형상으로 연장되어 병주하고 있고, 하나의 게이트 콘택트ㆍ절단 영역 ER12에 당해 메모리 게이트 전극 G1a, G1b의 일단이 배치되고, 다른 게이트 콘택트ㆍ절단 영역 ER13에 당해 메모리 게이트 전극 G1a, G1b의 타단이 배치될 수 있다.
이 실시 형태의 경우, 1열째의 메모리 셀(3a, 3c, 3e)을 구성하는 제1 선택 게이트 전극 G2a, 메모리 게이트 전극 G1a 및 제2 선택 게이트 전극 G3a와, 2열째의 메모리 셀(3b, 3d, 3f)을 구성하는 제2 선택 게이트 전극 G3b, 메모리 게이트 전극 G1b 및 제1 선택 게이트 전극 G2b가 좌우 대칭으로 형성되어 있기 때문에, 여기서는, 1열째의 메모리 셀(3a, 3c, 3e)을 구성하는 제1 선택 게이트 전극 G2a, 메모리 게이트 전극 G1a, 및 제2 선택 게이트 전극 G3a에 주목하여 이하 게이트 콘택트ㆍ절단 영역 ER12, ER13에 대하여 설명한다.
이 경우, 하나의 게이트 콘택트ㆍ절단 영역 ER12에는, 메모리 셀 영역 ER11로부터 연장된 제1 선택 게이트 전극 G2a의 소정 위치에 콘택트 형성 도전층(10a)이 형성되어 있음과 함께, 당해 제1 선택 게이트 전극 G2a 및 제2 선택 게이트 전극 G3a를 단절시키는 선택 게이트 전극 절단부(13)가 형성되어 있다.
이 실시 형태의 경우, 하나의 게이트 콘택트ㆍ절단 영역 ER12에는, 제1 선택 게이트 전극 G2a의 도중 위치에 콘택트 형성 도전층(10a)이 형성되어 있다. 실제상, 하나의 게이트 콘택트ㆍ절단 영역 ER12에서는, 메모리 셀 영역 ER11로부터 멀어지는 방향을 향하여, 콘택트 형성 도전층(10a)으로부터 제1 선택 게이트 전극 G2a가 연장되어 있고, 그 후, 제1 선택 게이트 전극 G2a가 하나의 메모리 게이트 전극 G1a의 일단을 둘러싸도록 되접혀, 당해 제1 선택 게이트 전극 G2a의 말단이, 쌍을 이루는 제2 선택 게이트 전극 G3a측에 배치되어 있다.
또한, 하나의 게이트 콘택트ㆍ절단 영역 ER12에는, 메모리 셀 영역 ER11로부터 연장된 제2 선택 게이트 전극 G3a의 말단도 형성되어 있고, 제1 선택 게이트 전극 G2a의 말단과, 제2 선택 게이트 전극 G3a의 말단이 동일 직선 상에서 소정 거리를 두고 대향 배치되며, 제1 선택 게이트 전극 G2a와 제2 선택 게이트 전극 G3a가 단절되어 있는 선택 게이트 전극 절단부(13)가 형성되어 있다.
여기서, 콘택트 형성 도전층(10a)은 제1 선택 게이트선(도시하지 않음)에 접속된 콘택트 C6이 기립 형성된 구성을 갖고 있고, 당해 제1 선택 게이트선으로부터 콘택트 C6을 통해 소정의 제1 선택 게이트 전압이 인가되면, 당해 제1 선택 게이트 전압을 그대로 제1 선택 게이트 전극 G2a에만 인가할 수 있도록 이루어져 있다.
한편, 다른 게이트 콘택트ㆍ절단 영역 ER13에는, 메모리 셀 영역 ER11로부터 연장된 제2 선택 게이트 전극 G3a의 소정 위치에 콘택트 형성 도전층(11a)이 형성되어 있음과 함께, 당해 제1 선택 게이트 전극 G2a 및 제2 선택 게이트 전극 G3a를 단절시키는 선택 게이트 전극 절단부(14)가 형성되어 있다.
이 실시 형태의 경우, 다른 게이트 콘택트ㆍ절단 영역 ER13에서는, 메모리 셀 영역 ER11로부터 멀어지는 방향을 향하여, 콘택트 형성 도전층(11a)으로부터 제2 선택 게이트 전극 G3a가 연장되어 있고, 그 후, 당해 제2 선택 게이트 전극 G3a가 하나의 메모리 게이트 전극 G1a의 타단을 둘러싸도록 되접혀, 당해 제2 선택 게이트 전극 G3a의 말단이, 쌍을 이루는 제1 선택 게이트 전극 G2a측에 배치되어 있다.
다른 게이트 콘택트ㆍ절단 영역 ER13에는, 메모리 셀 영역 ER11로부터 연장된 제1 선택 게이트 전극 G2a의 말단도 형성되어 있고, 제1 선택 게이트 전극 G2a의 말단과, 제2 선택 게이트 전극 G3a의 말단이 동일 직선 상에서 소정 거리를 두고 대향 배치되며, 제1 선택 게이트 전극 G2a와 제2 선택 게이트 전극 G3a가 단절되어 있는 선택 게이트 전극 절단부(14)가 형성되어 있다.
여기서, 콘택트 형성 도전층(11a)은 제2 선택 게이트선(도시하지 않음)에 접속된 콘택트 C5가 기립 형성된 구성을 갖고 있고, 당해 제2 선택 게이트선으로부터 콘택트 C5를 통해 소정의 제2 선택 게이트 전압이 인가되면, 당해 제2 선택 게이트 전압을 그대로 제2 선택 게이트 전극 G3a에만 인가할 수 있도록 이루어져 있다.
이렇게 하여, 메모리 회로 영역 ER1에서는, 하나의 콘택트 형성 도전층(10a)에 연속 형성된 제1 선택 게이트 전극 G2a와, 다른 콘택트 형성 도전층(11a)과 연속 형성된 제2 선택 게이트 전극 G3a가, 선택 게이트 전극 절단부(13, 14)에 의해 전기적으로 분리되어, 제1 선택 게이트 전극 G2a 및 제2 선택 게이트 전극 G3a가 독립하여 제어 가능하게 구성되어 있다.
덧붙여서, 게이트 콘택트ㆍ절단 영역 ER12, ER13의 2열째측의 제2 선택 게이트 전극 G3b, 메모리 게이트 전극 G1b, 및 제1 선택 게이트 전극 G2b에서는, 상술한 1열째측의 제1 선택 게이트 전극 G2a, 메모리 게이트 전극 G1a, 및 제2 선택 게이트 전극 G3a와 동일한 구성을 갖고 있다. 단, 하나의 게이트 콘택트ㆍ절단 영역 ER12에는, 제2 선택 게이트 전극 G3b의 소정 위치에 콘택트 형성 도전층(11b)이 형성되어 있고, 또한, 제1 선택 게이트 전극 G2b측에, 제1 선택 게이트 전극 G2b 및 제2 선택 게이트 전극 G3b를 단절시키는 선택 게이트 전극 절단부(15)가 형성되어 있는 점에서 상이하다.
또한, 다른 게이트 콘택트ㆍ절단 영역 ER13에는, 제1 선택 게이트 전극 G2b의 소정 위치에 콘택트 형성 도전층(10b)이 형성되어 있고, 또한, 제2 선택 게이트 전극 G3b측에, 제1 선택 게이트 전극 G2b 및 제2 선택 게이트 전극 G3b를 단절시키는 선택 게이트 전극 절단부(16)가 형성되어 있는 점에서 상이하다.
따라서, 제2 선택 게이트 전극 G3b, 메모리 게이트 전극 G1b 및 제1 선택 게이트 전극 G2b에서도, 하나의 콘택트 형성 도전층(10b)이 연속 형성된 제1 선택 게이트 전극 G2b와, 다른 콘택트 형성 도전층(11b)이 연속 형성된 제2 선택 게이트 전극 G3b 사이에 형성된 선택 게이트 전극 절단부(15, 16)에 의해, 제1 선택 게이트 전극 G2b 및 제2 선택 게이트 전극 G3b가 전기적으로 분리되어, 제1 선택 게이트 전극 G2b 및 제2 선택 게이트 전극 G3b가 독립하여 제어 가능하게 구성되어 있다.
다음에, 이러한 구성으로 이루어지는 메모리 회로 영역 ER1에 인접된 주변 회로 영역 ER2에 대하여 이하 설명한다. 또한, 이 실시 형태의 경우, 주변 회로 영역 ER2는, 메모리 회로 영역 ER1 중 메모리 셀 영역 ER11과 인접하는 위치에 배치되어 있지만, 본 발명은 이것에 한하지 않고, 하나의 게이트 콘택트ㆍ절단 영역 ER12와 인접하는 위치나, 다른 게이트 콘택트ㆍ절단 영역 ER13과 인접하는 위치, 또는 메모리 셀 영역 ER11 및 게이트 콘택트ㆍ절단 영역 ER12 사이와 인접하는 위치 등 그 밖의 다양한 위치에 형성할 수도 있다.
실제상, 주변 회로 영역 ER2에는, 복수의 주변 회로(18, 19)가 형성되어 있다. 주변 회로(18)는, 예를 들어 P형의 로직 웰 W2에 형성된, N형의 MOS(Metal-Oxide-Semiconductor) 트랜지스터 구조를 갖는다. 이 경우, 로직 웰 W2에는, 로직 게이트 구조체(7a)가 형성되어 있고, 콘택트 C8을 통해 로직 게이트 구조체(7a)에 소정의 로직 게이트 전압이 인가될 수 있다.
또한, 이 로직 웰 W2에는, 로직 게이트 구조체(7a)를 사이에 두도록 하여 당해 로직 게이트 구조체(7a)와 인접하는 영역에 불순물 확산 영역 D4, D5가 형성되어 있고, 하나의 불순물 확산 영역 D4에 콘택트 C9가 기립 형성되어 있음과 함께, 다른 불순물 확산 영역 D5에 다른 콘택트 C10이 기립 형성되어 있다.
한편, 다른 주변 회로(19)는, 예를 들어 N형의 로직 웰 W3에 형성된, P형의 MOS 트랜지스터 구조를 갖는다. 이 경우, 로직 웰 W3에는, 로직 게이트 구조체(7b)가 형성되어 있고, 콘택트 C12를 통해 로직 게이트 구조체(7b)에 소정의 로직 게이트 전압이 인가될 수 있다.
또한, 이 로직 웰 W3에도, 로직 게이트 구조체(7b)를 사이에 두도록 하여 당해 로직 게이트 구조체(7B)와 인접하는 영역에 불순물 확산 영역 D6, D7이 형성되어 있고, 하나의 불순물 확산 영역 D6에 콘택트 C13이 기립 형성되어 있음과 함께, 다른 불순물 확산 영역 D7에 다른 콘택트 C14가 기립 형성되어 있다.
(1-2) 반도체 집적 회로 장치의 각 부위에 있어서의 단면 구성
도 2는 도 1의 A-A' 부분의 측단면 구성이며, 메모리 셀 영역 ER11에 형성된 메모리 셀(3a, 3b)과, 주변 회로 영역 ER2에 형성된 주변 회로(18, 19)의 측단면 구성을 도시하는 단면도이다. 이 경우, 반도체 집적 회로 장치(1)에는, 반도체 기판 S가 형성되어 있고, 메모리 회로 영역 ER1의 반도체 기판 S 상에 메모리 웰 W1이 형성되고, 주변 회로 영역 ER2의 반도체 기판 S 상에 로직 웰 W2, W3이 형성되어 있다.
이 실시 형태의 경우, 메모리 웰 W1에는, A-A' 부분에 2개의 메모리 셀(3a, 3b)이 배치되어 있고, 이들 메모리 셀(3a, 3b) 간의 표면에, 콘택트 C2가 기립 형성된 드레인 영역 D2가 형성되어 있다. 또한, 메모리 셀(3a, 3b)은 좌우 대칭으로 형성되어 있지만, 동일 구성을 갖고 있기 때문에, 여기서는 하나의 메모리 셀(3a)에 주목하여 이하 설명한다.
메모리 셀(3a)은 예를 들어 N형의 트랜지스터 구조를 형성하는 메모리 게이트 구조체(4a)와, N형의 MOS 트랜지스터 구조를 형성하는 제1 선택 게이트 구조체(5a)와, 동일하게 N형의 MOS 트랜지스터 구조를 형성하는 제2 선택 게이트 구조체(6a)가 메모리 웰 W1에 형성되어 있다.
실제상, 메모리 웰 W1의 표면에는, 소스 영역 D1과 드레인 영역 D2가 소정 거리를 두고 형성되어 있고, 소스선으로부터의 소스 전압이 콘택트 C1(도 1)을 통해 소스 영역 D1에 인가되고, 비트선으로부터의 비트 전압이 콘택트 C2를 통해 드레인 영역 D2에 인가될 수 있다. 또한, 이 실시 형태의 경우, 소스 영역 D1 및 드레인 영역 D2는, 불순물 농도가 1.0E21/㎤ 이상으로 선정되어 있고, 한편, 메모리 웰 W1은, 제조 과정에서 행해지는 불순물 주입에 의해, 채널층이 형성되는 표면 영역(예를 들어, 표면으로부터 50[㎚]까지의 영역)의 불순물 농도가 1.0E19/㎤ 이하, 바람직하게는 3.0E18/㎤ 이하로 선정되어 있다.
메모리 게이트 구조체(4a)는 소스 영역 D1 및 드레인 영역 D2 간의 메모리 웰 W1 상에, SiO2 등의 절연 부재를 포함하는 하부 게이트 절연막(23a)을 개재하여, 예를 들어 질화실리콘(Si3N4)이나, 산질화실리콘(SiON), 알루미나(Al2O3) 등으로 이루어지는 전하 축적층 EC를 갖고 있고, 또한, 이 전하 축적층 EC 상에, 동일하게 절연 부재로 이루어지는 상부 게이트 절연막(23b)을 개재하여 메모리 게이트 전극 G1a를 갖고 있다. 이에 의해 메모리 게이트 구조체(4a)는, 하부 게이트 절연막(23a) 및 상부 게이트 절연막(23b)에 의해, 전하 축적층 EC가 메모리 웰 W1 및 메모리 게이트 전극 G1a로부터 절연된 구성을 갖는다.
메모리 게이트 구조체(4a)에는, 절연 부재로 이루어지는 측벽 스페이서(27a)가 하나의 측벽을 따라서 형성되어 있고, 당해 측벽 스페이서(27a)를 개재하여 제1 선택 게이트 구조체(5a)가 인접되어 있다. 이와 같은 메모리 게이트 구조체(4a)와 제1 선택 게이트 구조체(5a) 사이에 형성된 측벽 스페이서(27a)는 소정의 막 두께에 의해 형성되어 있고, 메모리 게이트 구조체(4a)와, 제1 선택 게이트 구조체(5a)를 절연할 수 있도록 이루어져 있다.
또한, 제1 선택 게이트 구조체(5a)에는, 측벽 스페이서(27a)와 소스 영역 D1 간의 메모리 웰 W1 상에, 절연 부재로 이루어지며, 또한 막 두께가 9[㎚] 이하, 바람직하게는 3[㎚] 이하로 이루어지는 게이트 절연막(25a)이 형성되어 있고, 당해 게이트 절연막(25a) 상에, 제1 선택 게이트선이 접속된 제1 선택 게이트 전극 G2a가 형성되어 있다.
한편, 메모리 게이트 구조체(4a)의 다른 측벽에도, 절연 부재로 이루어지는 측벽 스페이서(27a)가 형성되어 있고, 당해 측벽 스페이서(27a)를 개재하여 제2 선택 게이트 구조체(6a)가 인접되어 있다. 이와 같은 메모리 게이트 구조체(4a)와, 제2 선택 게이트 구조체(6a) 사이에 형성된 측벽 스페이서(27a)도, 메모리 게이트 구조체(4a) 및 제1 선택 게이트 구조체(5a) 간의 측벽 스페이서(27a)와 동일한 막 두께에 의해 형성되어 있고, 메모리 게이트 구조체(4a)와, 제2 선택 게이트 구조체(6a)를 절연할 수 있도록 이루어져 있다.
또한, 제2 선택 게이트 구조체(6a)에는, 측벽 스페이서(27a)와 드레인 영역 D2 간의 메모리 웰 W1 상에, 절연 부재로 이루어지며, 또한 막 두께가 9[㎚] 이하, 바람직하게는 3[㎚] 이하로 이루어지는 게이트 절연막(25b)이 형성되어 있고, 당해 게이트 절연막(25b) 상에, 제2 선택 게이트선이 접속된 제2 선택 게이트 전극 G3a가 형성되어 있다.
여기서, 측벽 스페이서(27a)를 개재하여 메모리 게이트 전극 G1a의 측벽을 따라서 형성된 제1 선택 게이트 전극 G2a 및 제2 선택 게이트 전극 G3a는, 후술하는 제조 공정에서 에치 백에 의해 형성되어 있기 때문에, 각각 메모리 게이트 전극 G1a로부터 이격됨에 따라서 정상부가 메모리 웰 W1을 향하여 하강해 가는 사이드 월 형상으로 형성되어 있다.
제1 선택 게이트 구조체(5a)의 측벽과, 제2 선택 게이트 구조체(6a)의 측벽에는, 절연 부재에 의해 형성된 사이드 월 SW가 형성되어 있고, 하나의 사이드 월 SW 하부의 메모리 웰 W1 표면에 익스텐션 영역 D1a가 형성되고, 다른 사이드 월 SW 하부의 메모리 웰 W1 표면에도 익스텐션 영역 D2a가 형성되어 있다.
또한, 이 실시 형태의 경우, 제1 선택 게이트 전극 G2a와 제2 선택 게이트 전극 G3a 사이의 메모리 웰 W1에 있어서, 표면으로부터 50[㎚]까지의 영역에서의 불순물 농도를 1E19/㎤ 이하로 한 경우에는, 후의 제조 공정에 의해, 게이트 절연막(25a, 25b)의 각 막 두께를 9[㎚] 이하로 형성할 수 있다. 또한, 제1 선택 게이트 전극 G2a와 제2 선택 게이트 전극 G3a 사이의 메모리 웰 W1에 있어서, 표면으로부터 50[㎚]까지의 영역에서의 불순물 농도를 3E18/㎤ 이하로 한 경우에는, 후의 제조 공정에 의해, 게이트 절연막(25a, 25b)의 각 막 두께를 3[㎚] 이하로 형성할 수 있다.
덧붙여서, 다른 메모리 셀(3b)도 하나의 메모리 셀(3a)과 마찬가지의 구성을 갖고 있고, 다른 소스 영역 D3 및 드레인 영역 D2 간의 메모리 웰 W1 상에 메모리 게이트 구조체(4b)를 갖고, 제1 선택 게이트 구조체(5b) 및 제2 선택 게이트 구조체(6b) 간의 메모리 웰 W1 상에 측벽 스페이서(27a)를 개재하여 메모리 게이트 구조체(4b)가 형성되어 있다. 또한, 메모리 셀(3b)에서도, 제1 선택 게이트 구조체(5b)의 측벽에 의해 형성된 하나의 사이드 월 SW 하부의 메모리 웰 W1 표면에 익스텐션 영역 D3a가 형성되고, 제2 선택 게이트 구조체(6b)의 측벽에 형성된 다른 사이드 월 SW 하부의 메모리 웰 W1 표면에도 익스텐션 영역 D2b가 형성되어 있다.
메모리 회로 영역 ER1에 형성된 메모리 웰 W1과, 주변 회로 영역 ER2에 형성된 하나의 로직 웰 W2는, 하나의 소자 분리층(20)에 의해 전기적으로 분리되어 있고, 또한 주변 회로 영역 ER2에 형성된 하나의 로직 웰 W2와, 다른 로직 웰 W3도 다른 소자 분리층(20)에 의해 전기적으로 분리되어 있다. 여기서, 이 실시 형태의 경우, 하나의 로직 웰 W2에는, N형의 MOS 트랜지스터 구조를 가진 주변 회로(18)가 형성되고, 다른 로직 웰 W3에는, P형의 MOS 트랜지스터 구조를 가진 주변 회로(19)가 형성되어 있다.
실제상, 하나의 로직 웰 W2에는, 표면에 형성된 쌍의 불순물 확산 영역 D4, D5 간에, 게이트 절연막(29a)을 개재하여 로직 게이트 전극 G5가 형성된 로직 게이트 구조체(7a)가 형성되어 있다. 또한, 로직 게이트 구조체(7a)의 측벽에는, 사이드 월 SW가 형성되어 있고, 각 사이드 월 SW 하부의 로직 웰 W2 표면에 익스텐션 영역 D4a, D5a가 형성되어 있다.
하나의 로직 웰 W2와는 도전형이 상이한 다른 로직 웰 W3도, 하나의 로직 웰 W2와 마찬가지의 구성을 갖고 있고, 표면에 형성된 쌍의 불순물 확산 영역 D6, D7 간에, 게이트 절연막(29b)을 개재하여 로직 게이트 전극 G6이 형성된 로직 게이트 구조체(7b)가 형성되어 있다. 또한, 로직 게이트 구조체(7b)의 측벽에는, 사이드 월 SW가 형성되어 있고, 각 사이드 월 SW 하부의 로직 웰 W2 표면에 익스텐션 영역 D6a, D7a가 형성되어 있다.
또한, 반도체 집적 회로 장치(1)는 제1 선택 게이트 구조체(5a, 5b)나, 메모리 게이트 구조체(4a, 4b), 제2 선택 게이트 구조체(6a, 6b), 콘택트 C2, 로직 게이트 구조체(7a, 7b) 등이 절연층(21)에 의해 덮여 서로 절연되어 있음과 함께, 예를 들어 소스 영역 D1, D3이나 드레인 영역 D2 등 그 밖의 다양한 표면이 실리사이드 SC에 의해 덮여 있다.
여기서, 도 3은 도 1의 B-B' 부분의 측단면 구성이며, 메모리 회로 영역 ER1의 게이트 콘택트ㆍ절단 영역 ER12에 있어서, 제2 선택 게이트 전극 G3b에 형성된 콘택트 형성 도전층(11b)의 측단면 구성을 도시하는 단면도이다. 도 3에 도시한 바와 같이, 콘택트 형성 도전층(11b)은, 메모리 웰 W1에 형성된 소자 분리층(20) 상에 형성되어 있다.
실제상, 콘택트 형성 도전층(11b)은, 소자 분리층(20)의 표면(기판 표면)으로부터 메모리 게이트 전극 G1b의 하나의 측벽 및 정상부의 일부에 걸쳐 올라타도록 형성되어 있고, 소자 분리층(20) 상에 형성된 기대부(17a)에, 당해 소자 분리층(20)의 표면 형상에 대응한 평탄한 콘택트 설치면(17c)이 형성되어 있다. 또한, 콘택트 형성 도전층(11b)은, 메모리 게이트 전극 G1b와의 사이에 측벽 스페이서(27c)가 형성되어 있고, 당해 측벽 스페이서(27c)에 의해 메모리 게이트 전극 G1b와 절연되어 있다.
콘택트 형성 도전층(11b)에는, 콘택트 설치면(17c)에 실리사이드 SC를 개재하여 기둥 형상의 콘택트 C5가 기립 형성되어 있고, 당해 콘택트 C5로부터 제2 선택 게이트 전압이 인가될 수 있다. 이에 의해, 제2 선택 게이트 전극 G3b에는, 콘택트 형성 도전층(11b)을 통해 제2 선택 게이트 전압이 인가될 수 있다. 또한, 콘택트 형성 도전층(11b)에는, 기대부(17a)의 측벽이나, 당해 기대부(17a)에 일체 성형되며, 또한 메모리 게이트 전극 G1b의 정상부에 올라탄 올라탐부(17b)의 측벽에 사이드 월 SW가 형성되어 있다.
덧붙여서, 이 실시 형태의 경우, 도 1에 도시한 바와 같이, 콘택트 형성 도전층(11b)이 형성된 제2 선택 게이트 전극 G3b는, 메모리 게이트 전극 G1b의 일단에서 되접혀 있어, 당해 제2 선택 게이트 전극 G3b의 말단측이 메모리 게이트 전극 G1b를 사이에 두고 콘택트 형성 도전층(11b)과 대향 배치될 수 있다. 따라서, 도 1의 B-B' 부분의 측단면 구성을 도시하는 도 3에서는, 콘택트 형성 도전층(11b)에 연속 형성되며, 메모리 게이트 전극 G1b의 일단에서 되접힌 제2 선택 게이트 전극 G3b와, 당해 콘택트 형성 도전층(11b)이, 메모리 게이트 전극 G1b 및 측벽 스페이서(27a, 27c)를 개재하여 대향 배치될 수 있다.
덧붙여서, 도 3에 도시한 바와 같이, 하나의 메모리 게이트 전극 G1a가 배치된 측에서도, 제1 선택 게이트 전극 G2a가 메모리 게이트 전극 G1a의 일단에서 되접혀 있기 때문에(도 1), 도 1의 B-B' 부분에서는, 제1 선택 게이트 전극 G2a끼리가, 메모리 게이트 전극 G1a 및 측벽 스페이서(27a)를 개재하여 대향 배치될 수 있다.
도 4는 도 1의 C-C' 부분의 측단면 구성이며, 메모리 회로 영역 ER1의 게이트 콘택트ㆍ절단 영역 ER12에 형성한 선택 게이트 전극 절단부(15)의 측단면 구성을 도시하는 단면도이다. 도 4에 도시한 바와 같이, 선택 게이트 전극 절단부(15)가 형성되는 영역(도 4 중, 우측의 영역)에서는, 제2 선택 게이트 전극 G3b가 측벽 스페이서(27a)를 개재하여 메모리 게이트 전극 G1b의 하나의 측벽에 형성되어 있지만, 당해 메모리 게이트 전극 G1b의 다른 측벽에는, 제1 선택 게이트 전극 G2b나 제2 선택 게이트 전극 G3b가 형성되어 있지 않고, 측벽 스페이서나 사이드 월로 이루어지는 절연벽(27b)이 형성되어 있을 뿐이다.
또한, 선택 게이트 전극 절단부(15)가 형성되는 영역에서는, 제조 과정에 있어서 기판 표면이 일부 깎여짐으로써, 기판 표면으로 되는 소자 분리층(20)에 오목부(30)가 형성되어 있다. 덧붙여서, 이 실시 형태의 경우, 하나의 메모리 게이트 전극 G1a가 배치된 측에서도, 도 1의 C-C' 부분에서는, 제1 선택 게이트 전극 G2a끼리가, 메모리 게이트 전극 G1a 및 측벽 스페이서(27a)를 개재하여 대향 배치될 수 있다.
(1-3) 데이터의 기입 방법
이와 같은 구성을 갖는 메모리 셀(3a)은, (i) 데이터의 기입 동작을 실행하는 데 앞서서, 메모리 게이트 전극 G1a와 대향하는 메모리 웰 W1에 있어서, 채널층을 형성하는 캐리어가 존재하고 있는 영역(이하, 채널층 형성 캐리어 영역이라 부름)으로부터 당해 캐리어를 배제하고(이하, 이 동작을 캐리어 배제 동작이라 부름), 그 후, 데이터의 기입 동작을 실행하는 제1 기입 방법과, 이것과는 별도로, (ii) 캐리어 배제 동작을 행하지 않고 데이터의 기입 동작을 실행하는 제2 기입 방법 중 어느 것에 의해, 데이터의 기입 동작이 행해진다.
(1-3-1) 제1 기입 방법
여기서, 예를 들어 제1 기입 방법에서는, 캐리어 배제 동작을 실행할 때, 도 2에 도시한 제2 선택 게이트 구조체(6a)에, 예를 들어 제2 선택 게이트선으로부터 제2 선택 게이트 전극 G3a에 1.5[V]의 제2 선택 게이트 전압이 인가되고, 비트선으로부터 드레인 영역 D2에 0[V]의 비트 전압이 인가될 수 있다. 이에 의해 제2 선택 게이트 구조체(6a)는 제2 선택 게이트 전극 G3a와 대향한 메모리 웰 W1 표면에서 도통 상태로 되어, 비트선이 접속된 드레인 영역 D2와, 메모리 게이트 구조체(4a)와 대향한 메모리 웰 W1의 채널층 형성 캐리어 영역이 전기적으로 접속할 수 있다.
또한, 이 실시 형태의 경우, 제1 선택 게이트 구조체(5a)에는, 예를 들어 제1 선택 게이트선으로부터 제1 선택 게이트 전극 G2a에 1.5[V]의 제1 선택 게이트 전압이 인가되고, 소스선으로부터 소스 영역 D1에 0[V]의 소스 전압이 인가될 수 있다. 이에 의해 제1 선택 게이트 구조체(5a)는 제1 선택 게이트 전극 G2a와 대향한 메모리 웰 W1 표면에서 도통 상태로 되어, 소스선이 접속된 소스 영역 D1과, 메모리 게이트 구조체(4a)와 대향한 메모리 웰 W1의 채널층 형성 캐리어 영역이 전기적으로 접속할 수 있다.
이것에 더하여, 메모리 셀(3a)에서는, 예를 들어 비트 전압 및 소스 전압과 동일한 0[V]의 기판 전압이 메모리 웰 W1에 인가됨과 함께, 메모리 게이트선으로부터 메모리 게이트 구조체(4a)의 메모리 게이트 전극 G1a에 -2[V]의 캐리어 배제 전압이 인가될 수 있다. 여기서, 메모리 게이트 전극 G1a에 인가되는 캐리어 배제 전압은, 메모리 게이트 구조체(4a)와 대향한 메모리 웰 W1에 있어서 채널층이 형성되는 역치 전압(Vth)을 기준으로 규정되어 있다. 이 경우, 캐리어 배제 전압은, 데이터의 기입 상태일 때와, 데이터의 소거 상태일 때에서 변위하는 역치 전압(Vth)의 범위 외의 전압값이며, 또한 메모리 게이트 전극 G1a에 인가되었을 때에 채널층이 형성되지 않는 전압값으로 선정되어 있다.
이에 의해, 메모리 셀(3a)에서는, 메모리 게이트 전극 G1a에 인가된 캐리어 배제 전압에 의해, 채널층 형성 캐리어 영역에 유기되어 있는 캐리어(이 경우, 전자)를 당해 채널층 형성 캐리어 영역으로부터, 드레인 영역 D2 및/또는 소스 영역 D1으로 유도하여, 당해 채널층 형성 캐리어 영역으로부터 캐리어를 방출한다. 이에 의해, 메모리 셀(3a)에서는, 메모리 게이트 구조체(4a) 바로 아래의 메모리 웰 W1에 채널층이 형성되지 않고 소수 캐리어가 고갈된 상태로 될 수 있다.
또한, 메모리 셀(3a)에서는, 전하 축적층 EC에 전자가 축적되어 있지 않을(또는 정공이 축적되어 있을) 때의 낮은 쪽(얕은 쪽)의 역치 전압보다도 낮은(얕은) 캐리어 배제 전압이 메모리 게이트 전극 G1a에 인가됨으로써, 메모리 셀(3a)이 디플리트 상태이었다고 해도, 메모리 게이트 구조체(4a) 바로 아래의 메모리 웰 W1의 채널층 형성 캐리어 영역에 유기되어 있는 캐리어를, 당해 채널층 형성 캐리어 영역으로부터 배제하여, 채널층이 형성되지 않고 소수 캐리어가 고갈된 상태로 될 수 있다.
그 후, 메모리 셀(3a)의 전하 축적층 EC에 전하를 주입하는 경우에는, 메모리 게이트선으로부터 메모리 게이트 구조체(4a)의 메모리 게이트 전극 G1a에 12[V]의 전하 축적 게이트 전압이 인가될 수 있다. 이때, 제1 선택 게이트 구조체(5a)에는, 제1 선택 게이트선으로부터 제1 선택 게이트 전극 G2a에 0[V]의 게이트 오프 전압이 인가되고, 소스선으로부터 소스 영역 D1에 0[V]의 소스 오프 전압이 인가되어, 소스선이 접속된 소스 영역 D1과, 메모리 게이트 구조체(4a)의 채널층 형성 캐리어 영역의 전기적인 접속을 차단하여, 소스선으로부터 메모리 게이트 구조체(4a)의 채널층 형성 캐리어 영역에의 전압 인가를 저지할 수 있다.
한편, 제2 선택 게이트 구조체(6a)에는, 제2 선택 게이트선으로부터 제2 선택 게이트 전극 G3a에 1.5[V]의 제2 선택 게이트 전압이 인가되고, 비트선으로부터 드레인 영역 D2에 0[V]의 전하 축적 비트 전압이 인가되어, 비트선이 접속된 드레인 영역 D2와, 메모리 게이트 구조체(4a)의 채널층 형성 캐리어 영역이 전기적으로 접속할 수 있다. 또한, 이때, 메모리 웰 W1에는, 전하 축적 비트 전압과 동일한 0[V]의 기판 전압이 인가될 수 있다.
메모리 게이트 구조체(4a)에서는, 메모리 웰 W1의 채널층 형성 캐리어 영역이 드레인 영역 D2와 전기적으로 접속함으로써, 채널층 형성 캐리어 영역에 캐리어가 유기되어, 전하 축적 비트 전압과 동일한 0[V]으로 되는 채널층이 캐리어에 의해 메모리 웰 W1 표면에 형성될 수 있다. 이렇게 하여, 메모리 게이트 구조체(4a)에서는, 메모리 게이트 전극 G1a 및 채널층 간에 12[V]의 큰 전압차(12[V])가 발생하고, 이에 의해 발생하는 양자 터널 효과에 의해 전하 축적층 EC 내에 전하를 주입할 수 있어, 데이터가 기입된 상태로 될 수 있다.
한편, 고전압의 전하 축적 게이트 전압이 메모리 게이트 전극 G1a에 인가되었을 때에, 메모리 셀(3a)의 전하 축적층 EC에 전하를 주입시키지 않는 경우에는, 종래와 같이, 고전압의 전하 축적 게이트 전압에 맞추어 비트선에 고전압의 비트 전압을 인가할 필요가 없고, 제2 선택 게이트 구조체(6a)에 의해, 비트선과, 메모리 게이트 구조체(4a) 바로 아래의 메모리 웰 W1의 채널층 형성 캐리어 영역의 전기적인 접속을 차단하고, 또한 제1 선택 게이트 구조체(5a)에 의해, 소스선과, 메모리 게이트 구조체(4a) 바로 아래의 당해 채널층 형성 캐리어 영역의 전기적인 접속을 차단하는 것만으로, 메모리 게이트 구조체(4a)의 전하 축적층 EC에의 전하 주입을 저지할 수 있도록 이루어져 있다.
이 경우, 데이터를 기입하지 않는 메모리 셀(3a)에서는, 예를 들어 제2 선택 게이트선으로부터 제2 선택 게이트 전극 G3a에 1.5[V]의 제2 선택 게이트 전압이 인가되고, 비트선으로부터 드레인 영역 D2에 1.5[V]의 오프 전압이 인가되어, 제2 선택 게이트 구조체(6a)가 비도통 상태(오프 상태)로 된다. 이에 의해, 이 메모리 셀(3a)에서는, 비트선이 접속된 드레인 영역 D2와, 메모리 게이트 구조체(4a) 바로 아래의 메모리 웰 W1의 채널층 형성 캐리어 영역의 전기적인 접속이 차단될 수 있다.
또한, 이때, 데이터를 기입하지 않는 메모리 셀(3a)에서는, 예를 들어 제1 선택 게이트선으로부터 제1 선택 게이트 전극 G2a에 0[V]의 게이트 오프 전압이 인가되고, 소스선으로부터 소스 영역 D1에 0[V]의 소스 오프 전압이 인가되어, 제1 선택 게이트 구조체(5a)가 비도통 상태(오프 상태)로 된다. 이에 의해, 이 메모리 셀(3a)에서는, 소스선이 접속된 소스 영역 D1과, 메모리 게이트 구조체(4a) 바로 아래의 메모리 웰 W1의 채널층 형성 캐리어 영역의 전기적인 접속이 차단될 수 있다. 또한, 메모리 웰 W1에는, 전하 축적 비트 전압과 동일한 0[V]의 기판 전압이 인가되어 있다.
이때, 메모리 셀(3a)의 메모리 게이트 구조체(4a)에서는, 캐리어 배제 동작에 의해 미리 채널층 형성 캐리어 영역 내에 캐리어가 존재하고 있지 않은 상태로 되어 있고, 이 상태에서 양측의 제2 선택 게이트 구조체(6a) 및 제1 선택 게이트 구조체(5a)의 바로 아래에서 메모리 웰 W1이 비도통 상태로 되어 있기 때문에, 메모리 게이트 구조체(4a) 바로 아래의 메모리 웰 W1에 전하가 존재하지 않는 공핍층(도시하지 않음)이 형성된다.
이에 의해, 데이터를 기입하지 않는 메모리 셀(3a)에서는, 상부 게이트 절연막(23b), 전하 축적층 EC 및 하부 게이트 절연막(23a)의 3층의 구성 부분에서 전압이 내려가, 메모리 게이트 전극 G1a 및 메모리 웰 W1 표면에 전압차가 발생하고, 또한 메모리 웰 W1 표면으로부터 소정의 깊이까지 형성된 공핍층 내에서 전압값이 내려가, 최종적으로 0[V]의 기판 전압으로 될 수 있다.
이 실시 형태의 경우, 메모리 셀(3a)에 있어서의 메모리 게이트 구조체(4a)에서는, 메모리 게이트 전극 G1a에 12[V]의 전하 축적 게이트 전압이 인가되어도, 메모리 게이트 전극 G1a 및 메모리 웰 W1 표면의 전압차가 약 3.5[V]로 되어[예를 들어, 플랫 밴드 전압 Vfb가 0[V], 메모리 게이트 전압 Vg가 12[V], 메모리 웰 W1의 억셉터 농도 Na가 2.0E17[㎝-3], 상부 게이트 절연막(24b)의 막 두께가 2[㎚], 전하 축적층 EC의 막 두께가 12[㎚], 하부 게이트 절연막의 막 두께가 2[㎚]일 때], 메모리 게이트 전극 G1a 및 메모리 웰 W1 표면 간에 양자 터널 효과가 발생하는데 필요한 큰 전압차가 발생하지 않아, 전하 축적층 EC에의 전하 주입을 저지할 수 있다.
이것에 더하여, 메모리 셀(3a)에서는, 메모리 게이트 구조체(4a)와, 제2 선택 게이트 구조체(6a) 사이의 메모리 웰 W1의 영역에, 불순물 농도가 높은 불순물 확산 영역이 형성되어 있지 않기 때문에, 메모리 게이트 구조체(4a) 및 제2 선택 게이트 구조체(6a) 간의 메모리 웰 W1에 공핍층을 확실하게 형성할 수 있고, 당해 공핍층에 의해, 메모리 게이트 구조체(4a) 바로 아래의 메모리 웰 W1 표면에 있어서의 전위가 게이트 절연막(25b)에 도달하는 것을 저지하여, 메모리 웰 W1 표면의 전위에 의한 게이트 절연막(25b)의 절연 파괴를 방지할 수 있다.
또한, 이것에 더하여, 메모리 게이트 구조체(4a)와 제1 선택 게이트 구조체(5a) 사이의 메모리 웰 W1의 영역에도, 불순물 농도가 높은 불순물 확산 영역이 형성되어 있지 않기 때문에, 메모리 게이트 구조체(4a) 및 제1 선택 게이트 구조체(5a) 간의 메모리 웰 W1에 공핍층을 확실하게 형성할 수 있고, 당해 공핍층에 의해, 메모리 게이트 구조체(4a) 바로 아래의 메모리 웰 W1 표면의 전위가 게이트 절연막(25a)에 도달하는 것을 저지하여, 메모리 웰 W1 표면의 전위에 의한 게이트 절연막(25a)의 절연 파괴를 방지할 수 있다.
또한, 상술한 캐리어 배제 동작에 대해서는, 예를 들어 제1 선택 게이트 구조체(5a)에 의해 채널층 형성 캐리어 영역과 소스 영역 D1의 전기적인 접속을 차단하여, 채널층 형성 캐리어 영역 내의 캐리어를 드레인 영역 D2에만 송출하거나, 혹은, 제2 선택 게이트 구조체(6a)에 의해 채널층 형성 캐리어 영역과 드레인 영역 D2의 전기적인 접속을 차단하여, 채널층 형성 캐리어 영역 내의 전하를 소스 영역 D1에만 송출하거나 함으로써, 채널층 형성 캐리어 영역으로부터 캐리어를 배제하여, 공핍층을 형성하도록 해도 된다.
(1-3-2) 제2 기입 방법
제2 기입 방법에서는, 메모리 셀(3a)에 데이터를 기입할 때, 캐리어 배제 동작을 행하지 않는 것 이외는 상술한 「(1-3-1) 제1 기입 방법」과 동일하기 때문에, 데이터를 기입할 때의 설명은 생략한다. 한편, 고전압의 전하 축적 게이트 전압이 메모리 게이트 전극 G1a에 인가되었을 때에, 메모리 셀(3a)의 전하 축적층 EC에의 전하 주입을 저지하는 경우에는, 메모리 게이트선으로부터 메모리 게이트 전극 G1a에 12[V]의 전하 축적 게이트 전압이 인가되기 때문에, 전하 축적 게이트 전압이 메모리 웰 W1까지 전달된다. 이에 의해 메모리 셀(3a)에는, 메모리 게이트 전극 G1a와 대향하는 메모리 웰 W1의 표면을 따라서 채널층(도시하지 않음)이 형성될 수 있다.
이 메모리 셀(3a)의 제1 선택 게이트 구조체(5a)에는, 예를 들어 제1 선택 게이트선으로부터 제1 선택 게이트 전극 G2a에 0[V]의 게이트 오프 전압이 인가되고, 소스선으로부터 소스 영역 D1에 0[V]의 소스 오프 전압이 인가되어, 제1 선택 게이트 전극 G2a에 대향한 메모리 웰 W1에서 비도통 상태로 되어, 소스선이 접속된 소스 영역 D1과, 메모리 게이트 구조체(4a)의 채널층의 전기적인 접속을 차단할 수 있다.
또한, 이것에 더하여, 이 메모리 셀(3a)의 제2 선택 게이트 구조체(6a)에는, 예를 들어 제2 선택 게이트선으로부터 제2 선택 게이트 전극 G3a에 1.5[V]의 제2 선택 게이트 전압이 인가되고, 비트선으로부터 드레인 영역 D2에 1.5[V]의 오프 전압이 인가될 수 있다. 이에 의해, 이 제2 선택 게이트 구조체(6a)는 제2 선택 게이트 전극 G3a에 대향한 메모리 웰 W1이 비도통 상태로 되어, 비트선이 접속된 드레인 영역 D2와, 메모리 게이트 구조체(4a)의 채널층의 전기적인 접속을 차단할 수 있다.
이때, 메모리 셀(3a)의 메모리 게이트 구조체(4a)에서는, 양측의 제2 선택 게이트 구조체(6a) 및 제1 선택 게이트 구조체(5a)의 하부에서 메모리 웰 W1이 비도통 상태로 되기 때문에, 메모리 게이트 전극 G1a에 의해 메모리 웰 W1 표면에 형성된 채널층이, 드레인 영역 D2 및 소스 영역 D1의 전기적인 접속이 차단된 상태로 되어, 당해 채널층의 주변에 공핍층(도시하지 않음)이 형성될 수 있다.
여기서, 상부 게이트 절연막(23b), 전하 축적층 EC 및 하부 게이트 절연막(23a)의 3층의 구성에 의해 얻어지는 용량(게이트 절연막 용량)과, 메모리 웰 W1 내에 형성되며, 또한 채널층을 둘러싸는 공핍층의 용량(공핍층 용량)에 대해서는, 게이트 절연막 용량과, 공핍층 용량이 직렬 접속된 구성으로 간주할 수 있고, 예를 들어 게이트 절연막 용량이 공핍층 용량의 3배의 용량이라고 가정하면, 채널층 채널 전위는 9[V]로 된다.
이에 의해, 메모리 게이트 구조체(4a)에서는, 메모리 게이트 전극 G1a에 12[V]의 전하 축적 게이트 전압이 인가되어도, 메모리 웰 W1에서 공핍층에 둘러싸인 채널층의 채널 전위가 9[V]로 되기 때문에, 메모리 게이트 전극 G1a와 채널층 사이의 전압차가 3[V]으로 작아지고, 그 결과, 양자 터널 효과가 발생하지 않아, 전하 축적층 EC에의 전하 주입을 저지할 수 있다.
또한, 메모리 셀(3a)에 있어서 상기 동작을 실행할 때에는, 동작이 개시되는 시점에서의 채널 전위가, 메모리 셀(3a)에서의 전하의 축적 상태에 의해 변화될 우려가 있다. 그 때문에, 데이터의 기입 동작 전에 비트선 또는 소스선의 전위를 예를 들어 0[V]으로 하고, 제2 선택 게이트 전극 G3a 또는 제1 선택 게이트 전극 G2a를 예를 들어 1.5[V]로 하고, 또한 메모리 게이트 전극 G1a를 예를 들어 1.5[V]로 하여, 메모리 셀(3a)의 채널 전위를 비트선 또는 소스선의 전위에 일치시키는 동작을 추가하는 것이 보다 바람직하다. 그 경우에는 채널 전위를 일치시킨 후, 제2 선택 게이트 전극 G3a 또는 제1 선택 게이트 전극 G2a를 0[V]의 게이트 오프 전압으로 되돌리고 나서 기입 동작으로 이행하면 된다.
(2) 반도체 집적 회로 장치의 제조 방법
이상과 같은 구성을 갖는 반도체 집적 회로 장치(1)는 하기의 제조 공정을 얻음으로써, 종래의 메모리 회로 영역 ER1만을 가공하는 전용 포토마스크 공정 외에, 제1 선택 게이트 전극과 제2 선택 게이트 전극을 전기적으로 분리시키기 위한 전용 포토마스크 공정을 여분으로 더 추가하지 않고 제조할 수 있다. 도 5는 도 1의 A-A' 부분에서의 측단면 구성을 도시하고 있다. 이 경우, 우선 처음에, 도 5a에 도시한 바와 같이, 반도체 기판 S를 준비한 후, STI(Shallow Trench Isolation)법 등에 의해 절연 부재를 포함하는 소자 분리층(20)을, 메모리 회로 영역 ER1 및 주변 회로 영역 ER2의 경계 등 그 밖의 소정 개소에 형성한다.
계속해서, 불순물 주입을 행하기 위해, 열산화법 등에 의해 반도체 기판 S의 표면에 희생 산화막(30a)을 형성한 후, 주변 회로 영역 ER2에, 예를 들어 이온 주입법에 의해 P형 불순물 또는 N형 불순물을 주입함으로써, P형의 로직 웰 W2 및 N형의 로직 웰 W3을 형성한다.
계속해서, 메모리 회로 영역 ER1의 가공 전용의 제1 포토마스크(도시하지 않음)를 사용하고, 포토리소그래피 기술을 이용하여 레지스트를 패터닝하여, 도 5a와의 대응 부분에 동일 부호를 붙여 도시하는 도 5b와 같이, 메모리 회로 영역 ER1을 노출시키고, 또한 주변 회로 영역 ER2를 덮은 레지스트 Rm1을 형성한다.
계속해서, 패터닝된 레지스트 Rm1에 의해, 메모리 회로 영역 ER1에만 P형 불순물을 주입하여, 메모리 웰 W1을 형성한다. 또한, 메모리 회로 영역 ER1의 표면에 N형 불순물을 주입하여, 후에 형성되는 메모리 게이트 전극 G1a, G1b 및 측벽 스페이서(27a)(도 2)와 대향하는 기판 표면에 채널 형성층(도시하지 않음)을 형성한 후, 이 레지스트 Rm1을 그대로 사용하여, 메모리 회로 영역 ER1의 희생 산화막(30a)을 불산 등에 의해 제거한다(제1 포토마스크 가공 공정).
또한, 제1 포토마스크 가공 공정에 있어서, 반도체 기판 S로서, P형 기판을 사용한 경우에는, P형 불순물을 반도체 기판 S에 주입하여 메모리 웰 W1을 형성하는 공정을 생략할 수 있다.
계속해서, 레지스트 Rm1을 제거한 후, 도 5b와의 대응 부분에 동일 부호를 붙여 도시하는 도 5c와 같이, 메모리 회로 영역 ER1 및 주변 회로 영역 ER2의 전체면에, 각각 층 형상의 하부 게이트 절연막(23a), 전하 축적층 EC 및 상부 게이트 절연막(23b)을 순서대로 적층시킨 ONO막을 형성한 후, 후에 메모리 게이트 전극 G1a, G1b로 되는 메모리 게이트 전극용 도전층(35)을 상부 게이트 절연막(23b) 상에 형성한다. 계속해서, 열산화법이나 CVD(Chemical Vapor Deposition)법 등에 의해 절연 부재로 이루어지는 보호 절연층(30b)을 메모리 게이트 전극용 도전층(35) 상에 형성한다.
계속해서, 메모리 회로 영역 ER1의 가공 전용의 제2 포토마스크(도시하지 않음)를 사용하고, 포토리소그래피 기술을 이용하여 레지스트를 패터닝하여, 도 5c와의 대응 부분에 동일 부호를 붙여 도시하는 도 6a와 같이, 메모리 게이트 구조체(4a, 4b)의 형성 예정 위치에만 레지스트 Rm2를 형성하고, 당해 레지스트 Rm2를 사용하여 메모리 게이트 전극용 도전층(35)을 패터닝함으로써, 메모리 게이트 전극 G1a, G1b를 형성한다(제2 포토마스크 가공 공정).
계속해서, 레지스트 Rm2를 제거한 후, 도 6a와의 대응 부분에 동일 부호를 붙여 도시하는 도 6b와 같이, 메모리 게이트 전극 G1a, G1b의 형성 위치 이외에서 노출되어 있는 상부 게이트 절연막(23b) 및 전하 축적층 EC를 순서대로 제거(ON막을 제거)하여, 패터닝된 메모리 게이트 전극 G1a, G1b의 하부에, 동일하게 패터닝된 상부 게이트 절연막(23b) 및 전하 축적층 EC를 형성한다. 이에 의해, 하부 게이트 절연막(23a), 전하 축적층 EC, 상부 게이트 절연막(23b) 및 메모리 게이트 전극 G1a(G1b)의 순으로 적층된 메모리 게이트 구조체[4a(4b)]를 메모리 회로 영역 ER1에 형성한다(메모리 게이트 구조체 형성 공정).
계속해서, 도 6b와의 대응 부분에 동일 부호를 붙여 도시하는 도 6c와 같이, 메모리 회로 영역 ER1 및 주변 회로 영역 ER2의 전체면에 보호 절연막(30c)을 형성한다. 덧붙여서, 이 실시 형태에 있어서는, 1층의 보호 절연막(30c)을 전체면에 형성하는 경우에 대하여 설명하지만, 본 발명은 이것에 한하지 않고, 예를 들어 산화막계의 절연막과, 질화막계의 절연막을 순서대로 적층시킨 2층의 보호 절연막을 전체면에 형성하도록 해도 된다.
계속해서, 보호 절연막(30c)을 에치 백함으로써, 도 6c와의 대응 부분에 동일 부호를 붙여 도시하는 도 7a와 같이, 메모리 게이트 구조체(4a, 4b)의 주변을 덮는 측벽 스페이서(27a)를 형성한다(측벽 스페이서 형성 공정). 계속해서, 메모리 회로 영역 ER1의 가공 전용의 제3 포토마스크(도시하지 않음)를 사용하고, 포토리소그래피 기술을 이용하여 레지스트를 패터닝하여, 도 7a와의 대응 부분에 동일 부호를 붙여 도시하는 도 7b와 같이, 주변 회로 영역 ER2의 전체면을 덮고, 메모리 회로 영역 ER1을 노출시킨 레지스트 Rm3을 형성한다.
계속해서, 이 레지스트 Rm3을 사용하여, 제1 선택 게이트 구조체(5a, 5b)(도 2)의 형성 예정 위치 및 제2 선택 게이트 구조체(6a, 6b)(도 2)의 형성 예정 위치로 되는 메모리 회로 영역 ER1에 불순물을 주입하여, 후에 형성되는 제1 선택 게이트 전극 G2a, G2b 및 제2 선택 게이트 전극 G3a, G3b와 대향하는 기판 표면에 채널 형성층(도시하지 않음)을 형성한다(제3 포토마스크 가공 공정).
계속해서, 레지스트 Rm3을 제거한 후, 주변 회로 영역 ER2의 희생 산화막(30a)을 불산 등에 의해 제거하고, 도 7b와의 대응 부분에 동일 부호를 붙여 도시하는 도 7c와 같이, 열산화법 등에 의해, 메모리 회로 영역 ER1의 제1 선택 게이트 전극 G2a, G2b(도 1) 및 제2 선택 게이트 전극 G3a, G3b(도 1)의 형성 예정 위치에, 게이트 절연막(25a, 25b)을 형성함과 함께, 주변 회로 영역 ER2의 로직 게이트 전극 G5, G6(도 1)의 형성 예정 위치에도, 게이트 절연막(29a, 29b)을 형성한다.
계속해서, 도 7c와의 대응 부분에 동일 부호를 붙여 도시하는 도 8과 같이, 메모리 회로 영역 ER1 및 주변 회로 영역 ER2의 전체면에, 후의 가공에 의해 제1 선택 게이트 전극 G2a, G2b, 제2 선택 게이트 전극 G3a, G3b 및 로직 게이트 전극 G5, G6으로 되는 도전층(37)을 형성한다(도전층 형성 공정).
계속해서, 포토마스크(도시하지 않음)를 사용하고, 포토리소그래피 기술을 이용하여 패터닝된 레지스트(후술함)를 사용하여, 메모리 회로 영역 ER1 및 주변 회로 영역 ER2의 도전층(37)을 패터닝한다.
여기서, 도 9는 도 1에 도시한 완성 시의 반도체 집적 회로 장치(1)의 평면 레이아웃에 대하여, 이 공정에 의해 형성한 레지스트 Rr1a, Rr1b를 중첩하였을 때의 개략도이다. 이 실시 형태의 경우, 도 9에 도시한 바와 같이, 주변 회로 영역 ER2에는, 로직 게이트 구조체(7a, 7b)의 형성 예정 위치에, 후에 형성되는 당해 로직 게이트 구조체(7a, 7b)의 외곽 형상에 맞추어 패터닝된 레지스트 Rr1a가 형성된다. 또한, 메모리 회로 영역 ER1에는, 후에 형성되는 선택 게이트 전극 절단부(13, 14, 15, 16)의 형성 예정 영역(이하, 선택 게이트 전극 절단 예정 영역이라 부름)(13a, 14a, 15a, 16a)을 외부에 노출시킨 개구부 H1, H2, H3, H4가 형성되고, 이들 선택 게이트 전극 절단 예정 영역(13a, 14a, 15a, 16a) 이외의 다른 영역 모두를 덮은 레지스트 Rr1b가 형성된다.
그리고, 이와 같은 레지스트 Rr1a, Rr1b를 이용하여, 메모리 회로 영역 ER1 및 주변 회로 영역 ER2의 도전층(37)을 패터닝한다. 이에 의해, 도 8과의 대응 부분에 동일 부호를 붙여 도시하는 도 10a와 같이, 주변 회로 영역 ER2에서는, 외부에 노출된 도전층(37)이 제거되고, 레지스트 Rr1a로 덮인 도전층(37) 및 게이트 절연막(29a, 29b)만이 잔존한다. 이렇게 하여, 주변 회로 영역 ER2에는, 레지스트 Rr1a의 외곽 형상에 맞춘 로직 게이트 전극 G5, G6이 형성되어, 게이트 절연막(29a, 29b) 상에 로직 게이트 전극 G5, G6이 적층된 로직 게이트 구조체(7a, 7b)가 형성될 수 있다(로직 게이트 구조체 형성 공정).
이것에 더하여, 이 로직 게이트 구조체 형성 공정 시, 메모리 회로 영역 ER1에서는, 도 9에 도시한 바와 같이, 선택 게이트 전극 절단 예정 영역(13a, 14a, 15a, 16a)에 형성된 레지스트 Rr1b의 개구부 H1, H2, H3, H4로부터 노출된 도전층(37)의 일부가 제거된다. 여기서, 도 10b는 도 9의 C-C' 부분에서의 로직 게이트 구조체 형성 공정 시에 있어서의 측단면 구성을 도시하는 개략도이다. 도 10b에 도시한 바와 같이, 선택 게이트 전극 절단 예정 영역(15a)에 형성된 레지스트 Rr1b의 개구부 H3에서는, 로직 게이트 구조체 형성 공정 시, 노출된 도전층(37)이 제거되고, 메모리 게이트 구조체(4b)를 덮는 측벽 스페이서(27a)의 측벽을 따라서 도전층(37)이 사이드 월 형상으로 잔존하여, 소자 분리층(20) 상에 사이드 월 형상의 잔존 도전층(37a)이 형성된다. 또한, 이때, 레지스트 Rr1b의 개구부 H3 내에서는, 잔존 도전층(37a) 이외의 부분의 도전층(37)이 모두 제거되어, 소자 분리층(20)이 외부에 노출된다.
또한, 선택 게이트 전극 절단 예정 영역(15a) 이외의 다른 선택 게이트 전극 절단 예정 영역(13a, 14a, 16a)에서도, 로직 게이트 구조체 형성 공정 시, 메모리 게이트 구조체(4b)를 덮는 측벽 스페이서(27a)의 측벽을 따라서 도전층(37)이 사이드 월 형상으로 잔존하여, 소자 분리층(20) 상에 사이드 월 형상의 잔존 도전층(37a)이 형성되고, 또한 잔존 도전층(37a) 이외의 부분의 도전층(37)이 모두 제거될 수 있다.
그 후, 예를 들어 애싱 등에 의해 레지스트 Rr1a, Rr1b를 제거한 후, N형용 또는 P형용으로 패터닝된 레지스트를 사용하여 주변 회로 영역 ER2에, 이온 주입법 등에 의해 저농도의 N형 불순물 또는 P형 불순물을 주입하여, 도 10a(또한, 도 10a에서는, 이 공정에서 제거되어야 할 레지스트 Rr1a, Rr1b는 그대로 도시하고 있음)와 같이, 외부에 노출되어 있는 하나의 로직 웰 W2의 기판 표면에 N형의 익스텐션 영역 ETa를 형성함과 함께, 동일하게 외부에 노출되어 있는 다른 로직 웰 W3의 기판 표면에 P형의 익스텐션 영역 ETb를 형성한다.
계속해서, 메모리 회로 영역 ER1의 가공 전용인 콘택트 형성 도전층용의 제4 포토마스크(도시하지 않음)를 사용하고, 포토리소그래피 기술을 이용하여 레지스트를 패터닝하고, 이 레지스트를 사용하여 메모리 회로 영역 ER1의 도전층(37)만을 가공한다. 여기서, 도 11은 도 1에 도시한 완성 시의 반도체 집적 회로 장치(1)의 평면 레이아웃에 대하여, 제4 포토마스크에 의해 패터닝한 레지스트 Rm4a, Rm4b를 중첩하였을 때의 개략도이다.
도 11에 도시한 바와 같이, 레지스트 Rm4a, Rm4b는 메모리 회로 영역 ER1의 가공 전용으로 사용하기 때문에, 레지스트 Rm4a는, 주변 회로 영역 ER2의 전체면을 덮도록 형성되고, 한편, 레지스트 Rm4b는, 메모리 회로 영역 ER1의 게이트 콘택트ㆍ절단 영역 ER12, ER13에 있어서, 콘택트 형성 도전층(10a, 11a, 10b, 11b)이 형성되는 형성 예정 영역만을 덮도록 형성될 수 있다.
그리고, 이와 같이, 주변 회로 영역 ER2의 전체면을 레지스트 Rm4a로 덮고, 또한, 메모리 회로 영역 ER1의 게이트 콘택트ㆍ절단 영역 ER12, ER13에서 콘택트 형성 도전층(10a, 11a, 10b, 11b)의 형성 예정 영역을 레지스트 Rm4b로 덮은 상태에서, 메모리 회로 영역 ER1에 노출되어 있는 도전층(37)(도 8)을 에치 백한다(도전층 패터닝 공정).
이에 의해, 도 10a와의 대응 부분에 동일 부호를 붙여 도시하는 도 12a와 같이, 주변 회로 영역 ER2에서는, 레지스트 Rm4a로 덮인 로직 게이트 전극 G5, G6이 그대로 잔존한다. 또한, 이때, 메모리 회로 영역 ER1에서는, 노출되어 있는 도전층(37)이 에치 백되기 때문에, 도전층(37)이 메모리 게이트 전극 G1a, G1b의 측벽의 측벽 스페이서(27a)를 따라서 사이드 월 형상으로 잔존한다. 이에 의해, 메모리 회로 영역 ER1에는, 메모리 게이트 전극 G1a(G1b)의 측벽의 측벽 스페이서(27a)를 따라서, 사이드 월 형상의 제1 선택 게이트 전극 G2a(G2b) 및 제2 선택 게이트 전극 G3a(G3b)가 형성되어, 패터닝된 게이트 절연막(25a) 상에 제1 선택 게이트 전극 G2a(G2b)가 배치된 제1 선택 게이트 구조체[5a(5b]와, 동일하게 패터닝된 게이트 절연막(25b) 상에 제2 선택 게이트 전극 G3a(G3b)가 배치된 제2 선택 게이트 구조체[6a(6b)]가 형성될 수 있다.
또한, 이때, 예를 들어 선택 게이트 전극 절단 예정 영역(15a)(도 10b)에서는, 로직 게이트 구조체 형성 공정에서 미리 도전층(37)의 일부가 제거되어, 메모리 게이트 구조체(4b)를 덮는 측벽 스페이서(27a)의 측벽을 따라서 사이드 월 형상의 잔존 도전층(37a)이 형성되어 있기 때문에, 도전층 패터닝 공정에 의해 메모리 회로 영역 ER1에 노출되어 있는 도전층(37)을 에치 백하면, 도 10b와의 대응 부분에 동일 부호를 붙여 도시하는 도 12b와 같이, 잔존 도전층(37a)(도 10b)이 완전히 제거되어, 게이트 콘택트ㆍ절단 영역 ER12에 선택 게이트 전극 절단부(15)가 형성된다. 마찬가지로 하여, 그 밖의 선택 게이트 전극 절단 예정 영역(13a, 14a, 16a)에서도, 메모리 게이트 구조체(4b)를 덮는 측벽 스페이서(27a)의 측벽을 따라서 형성된 사이드 월 형상의 잔존 도전층(37a)이 완전히 제거되어, 게이트 콘택트ㆍ절단 영역 ER12, ER13에 선택 게이트 전극 절단부(13, 14, 16)가 형성된다.
이에 의해, 메모리 회로 영역 ER1에서는, 하나의 게이트 콘택트ㆍ절단 영역 ER12에 형성된 선택 게이트 전극 절단부[13(15)]에 의해, 제1 선택 게이트 전극 G2a(G2b) 및 제2 선택 게이트 전극 G3a(G3b)가 전기적으로 분리됨과 함께, 다른 게이트 콘택트ㆍ절단 영역 ER13에 형성된 선택 게이트 전극 절단부[14(16)]에 의해서도, 제1 선택 게이트 전극 G2a(G2b) 및 제2 선택 게이트 전극 G3a(G3b)가 전기적으로 분리된다.
이와 같이, 메모리 회로 영역 ER1에서는, 도전층 패터닝 공정 시, 도전층(37)을 에치 백하여 제1 선택 게이트 전극 G2a(G2b) 및 제2 선택 게이트 전극 G3a(G3b)를 형성할 때에, 선택 게이트 전극 절단 예정 영역[13a, 14a(15a, 16a)]에 각각 잔존하고 있던 잔존 도전층(37a)도 제거되어, 제1 선택 게이트 전극 G2a(G2b) 및 제2 선택 게이트 전극 G3a(G3b)를 전기적으로 분리시키는 선택 게이트 전극 절단부[13, 14(15, 16)]를 형성할 수 있다.
덧붙여서, 도 11의 게이트 콘택트ㆍ절단 영역 ER12에 있어서의 C-C' 부분에서는, 도전층 패터닝 공정 시, 메모리 회로 영역 ER1에 노출되어 있는 도전층(37)을 에치 백하면, 도 12b에 도시한 바와 같이, 하나의 메모리 게이트 구조체(4a)를 덮는 측벽 스페이서(27a)의 측벽을 따라서 사이드 월 형상으로 도전층(37)이 잔존하여, 메모리 게이트 전극 G1a 및 측벽 스페이서(27a)를 중심으로 대향 배치된 사이드 월 형상의 제1 선택 게이트 전극 G2a가 형성될 수 있다.
또한, 이때, 도 10b에 도시한 바와 같이, 로직 게이트 구조체 형성 공정에 있어서 레지스트 Rr1b의 개구부 H3 내에서 외부에 노출되어 있던 측벽 스페이서(27a)나 소자 분리층(20)도, 이 도전층 패터닝 공정 시에 일부 제거되어, 도 12b에 도시한 바와 같이, 측벽 스페이서(27a)의 정상부 부근에 결손부(40)가 형성됨과 함께, 소자 분리층(20)의 일부 표면도 제거되어, 당해 소자 분리층(20)에 움푹 패인 오목부(30)가 형성될 수 있다.
또한, 이것에 더하여, 이 도전층 패터닝 공정에서는, 메모리 회로 영역 ER1에 형성한 레지스트 Rm4b(도 11)에 의해, 메모리 회로 영역 ER1에서 메모리 게이트 전극 G1a(G1b)의 일부 주변의 도전층(37)이 그대로 잔존하여, 도 1에 도시한 바와 같이, 메모리 회로 영역 ER1의 제1 선택 게이트 전극 G2a(G2b) 및 제2 선택 게이트 전극 G3a(G3b)에 복수의 콘택트 형성 도전층[10a, 11a(10b, 11b)]이 형성된다.
이 경우, 하나의 콘택트 형성 도전층[10a(10b)]은 제1 선택 게이트 전극 G2a(G2b)에 연속 형성되도록 형성됨과 함께, 다른 콘택트 형성 도전층[11a(11b)]은 제2 선택 게이트 전극 G3a(G3b)에 연속 형성되도록 형성될 수 있다. 여기서, 이들 콘택트 형성 도전층(10a, 11a, 10b, 11b)은 모두 동일하게 되기 때문에, 도 11의 B-B' 부분에 형성된 콘택트 형성 도전층(11b)에 주목하여 이하 설명한다.
도 12c는 도 11의 B-B' 부분에서의 도전층 패터닝 공정 시에 있어서의 측단면 구성을 도시하는 개략도이다. 도 12c에 도시한 바와 같이, 콘택트 형성 도전층(11b)은, 소자 분리층(20) 상에 형성된 기대부(17a)와, 메모리 게이트 전극 G1b의 정상부의 일부에 올라타는 올라탐부(17b)가 일체 성형되어 있고, 소자 분리층(20)의 표면 형상에 대응한 평탄한 콘택트 설치면(17c)이 기대부(17a)에 형성되어 있다.
이상과 같은 도전층 패터닝 공정에서는, 메모리 회로 영역 ER1에 있는 도전층(37)을 가공하여, 메모리 회로 영역 ER1에 있어서, 선택 게이트 전극 절단부[13, 14(15, 16)]에 의해 전기적으로 분리된 제1 선택 게이트 전극 G2a(G2b) 및 제2 선택 게이트 전극 G3a(G3b)를 형성할 때에, 이것과 동시에 복수의 콘택트 형성 도전층[10a, 11a(10b, 11b)]도 제1 선택 게이트 전극 G2a(G2b) 및 제2 선택 게이트 전극 G3a(G3b)에 형성할 수 있다.
여기서, 이 실시 형태의 경우, 도전층 패터닝 공정에서 행해지는 도전층(37)의 에치 백은, 메모리 게이트 구조체(4a, 4b)의 측벽의 측벽 스페이서(27a)를 따라서 사이드 월 형상의 제1 선택 게이트 전극 G2a, G2b 및 제2 선택 게이트 전극 G3a, G3b를 형성하기 위해, 이방성 에칭에 의해 행해진다.
그러나, 본 발명은 이것에 한하지 않고, 도전층 패터닝 공정에 있어서는, 이방성 에칭에 의한 도전층(37)의 에치 백 후에, 등방성 에칭에 의한 도전층(37)의 에치 백을 추가하여 행하도록 해도 된다. 이와 같은 도전층 패터닝 공정에서는, 이방성 에칭에 더하여 상이한 종류의 등방성 에칭도 행하기 때문에, 그만큼, 선택 게이트 전극 절단부(13, 14, 15, 16)의 잔존 도전층(37a)을 완전히 제거할 수 있어, 제1 선택 게이트 전극 G2a(G2b) 및 제2 선택 게이트 전극 G3a(G3b)의 절단을 보다 확실하게 행할 수 있다.
특히, 본 발명에 있어서의 도전층 패터닝 공정의 도전층(37)의 에치 백은, 주변 회로 영역 ER2가 레지스트 Rm4a로 덮인 상태에서 행해지기 때문에, 등방성 에칭을 추가해도, 전의 로직 게이트 구조체 형성 공정에서 형성된 로직 게이트 전극 G5, G6의 치수가 변화되거나, 치수 변동이 증가하는 일이 없으므로, 원하는 치수의 로직 게이트 전극 G5, G6을 그대로 유지하면서, 선택 게이트 전극 절단부(13, 14, 15, 16)의 절단을 보다 확실하게 행하는 것이 가능해진다.
또한, 이방성 에칭에 의한 도전층(37)의 에치 백 후에, 등방성 에칭에 의한 도전층(37)의 에치 백을 추가함으로써, 특히 보호 절연막(30c)으로서, 산화막계의 절연막과, 질화막계의 절연막을 순서대로 적층시킨 2층의 보호 절연막을 사용한 실시 형태의 경우에도, 선택 게이트 전극 절단부(13, 14, 15, 16)의 절단을 보다 확실하게 행하는 것이 가능해진다.
보호 절연막(30c)으로서, 산화막계의 절연막(이하, 산화막계 절연막이라 부름)과, 질화막계의 절연막(이하, 질화막계 절연막이라 부름)을 순서대로 적층시킨 2층의 보호 절연막을 사용한 경우에도, 측벽 스페이서 형성 공정에서, 메모리 게이트 구조체(4a)의 측벽에 측벽 스페이서(27a)가 형성된다. 그러나, 산화막계 절연막 및 질화막계 절연막의 2층을 포함하는 측벽 스페이서에서는, 에치 백 시, 산화막계 절연막이 질화막계 절연막보다도 에칭량이 많기 때문에, 사이드 월 형상으로 형성된 질화막계 절연막의 하부에 있는 산화막계 절연막도 약간 제거되어 버려, 질화막계 절연막이 차양처럼 되고, 산화막계 절연막이 후퇴하여 오목해진 단면 형상으로 되어 버리는 경우가 있다.
이와 같은 경우에는, 그 후의 도전층 형성 공정에 있어서, 질화막계 절연막의 하부에 형성된 산화막계 절연막의 후퇴 영역에, 도전층(37)이 들어가도록 형성된다. 이 때문에, 선택 게이트 전극 절단 예정 영역[13a, 14a(15a, 16a)] 내의 잔존 도전층(37a)을 제거할 때, 산화막계 절연막의 후퇴 영역 내에 들어간 잔존 도전층 부분은, 차양과 같은 질화막계 절연막이 장벽으로 되어, 이방성 에칭에 의한 에치 백만으로는 제거되지 않아, 제1 선택 게이트 전극 G2a(G2b) 및 제2 선택 게이트 전극 G3a(G3b)를 전기적으로 분리하는 선택 게이트 전극 절단부[13, 14(15, 16)]의 형성이 불충분해진다.
한편, 등방성 에칭에 의한 도전층(37)의 에치 백을 추가한 다른 실시 형태의 경우에서는, 산화막계 절연막의 후퇴 영역 내에 들어간 잔존 도전층 부분도 제거할 수 있어, 제1 선택 게이트 전극 G2a(G2b) 및 제2 선택 게이트 전극 G3a(G3b)를 전기적으로 분리하는 선택 게이트 전극 절단부[13, 14(15, 16)]를 확실하게 형성할 수 있다.
그 후, 레지스트 Rm4b로 덮여 있지 않은 메모리 회로 영역 ER1에, 이온 주입법 등에 의해 저농도의 N형 불순물을 주입하여, 도 12a에 도시한 바와 같이, 메모리 회로 영역 ER1에 있어서 외부에 노출되어 있는 메모리 웰 W1의 표면에 익스텐션 영역 ETa를 형성한다.
마지막으로, 레지스트 Rm4a, Rm4b를 제거한 후에, 사이드 월 SW를 형성하는 공정이나, 그 밖에, 이온 주입법 등에 의해 고농도의 N형 불순물이나 P형 불순물을 필요 개소에 주입하여 소스 영역 D1, D3 및 드레인 영역 D2를 형성하는 공정, 실리사이드 SC를 형성하는 공정, 절연층(21)이나 콘택트 C1, C2, C3, … 등을 형성하는 공정 등을 순차적으로 행함으로써, 도 1, 도 2, 도 3 및 도 4에 도시한 바와 같은 구성을 갖는 반도체 집적 회로 장치(1)를 제조할 수 있다.
(3) 작용 및 효과
이상과 같은 반도체 집적 회로 장치(1)의 제조 방법에서는, 패터닝된 레지스트 Rr1a, Rr1b를 사용하여 주변 회로 영역 ER2의 도전층(37)을 패터닝하여 게이트 절연막(29a, 29b) 상에 로직 게이트 전극 G5, G6을 형성할 때, 이 레지스트 Rr1a, Rr1b를 그대로 이용하여, 메모리 회로 영역 ER1에 있어서의 선택 게이트 전극 절단 예정 영역(13a, 14b, 15a, 16a)의 도전층(37)의 일부도 제거한다(도 9∼도 10).
또한, 이 제조 방법에서는, 이와 같이 주변 회로 영역 ER2의 로직 게이트 전극 G5, G6을 형성하는 포토마스크 공정 시에, 메모리 회로 영역 ER1에 있어서의 선택 게이트 전극 절단 예정 영역(13a, 14a, 15a, 16a)의 도전층(37)의 일부를 미리 제거해 두고, 이 상태에서, 주변 회로 영역 ER2의 전체면을 덮고, 또한 메모리 회로 영역 ER1의 콘택트 형성 도전층(10a, 11a, 10b, 11b)의 형성 예정 영역을 덮도록 패터닝된 레지스트 Rm4a, Rm4b를 사용하여, 메모리 회로 영역 ER1의 도전층(37)을 에치 백한다(도 11∼도 12).
이에 의해, 이 제조 방법에서는, 메모리 게이트 구조체[4a(4b)]의 측벽 스페이서(27a)의 주변을 따라서 사이드 월 형상의 제1 선택 게이트 전극 G2a(G2b) 및 제2 선택 게이트 전극 G3a(G3b)를 형성할 수 있음과 함께, 제1 선택 게이트 전극 G2a(G2b) 및 제2 선택 게이트 전극 G3a(G3b)를 형성할 때에, 선택 게이트 전극 절단 예정 영역[13a, 14a(15a, 16a)]에 잔존한 잔존 도전층(37a)도 동시에 모두 제거할 수 있으므로, 제1 선택 게이트 전극 G2a(G2b) 및 제2 선택 게이트 전극 G3a(G3b)를 전기적으로 분리시키는 선택 게이트 전극 절단부[13, 14(15, 16)]도 형성할 수 있다(도 1).
이와 같이 하여, 본 발명에서는, 제조 과정에 있어서, 독립하여 제어 가능한 제1 선택 게이트 전극 G2a(G2b) 및 제2 선택 게이트 전극 G3a(G3b)를 형성할 때, 종래의 메모리 회로 영역만을 가공하는 전용 포토마스크 공정에 더하여, 이것과는 별도로 제1 선택 게이트 전극 G2a(G2b) 및 제2 선택 게이트 전극 G3a(G3b)를 전기적으로 분리시키기 위한 전용 포토마스크 공정을 여분으로 더 추가할 필요가 없어, 그만큼, 제조 비용을 저감할 수 있다.
또한, 이 제조 방법에서는, 선택 게이트 전극 절단부[13, 14(15, 16)]에 의해 전기적으로 분리된 제1 선택 게이트 전극 G2a(G2b) 및 제2 선택 게이트 전극 G3a(G3b)를 형성할 때에, 레지스트 Rm4b에 의해 메모리 회로 영역 ER1의 소정 위치에 도전층(37)을 그대로 잔존시키도록 한 것에 의해, 제1 선택 게이트 전극 G2a(G2b) 및 제2 선택 게이트 전극 G3a(G3b)에 연속 형성된 콘택트 형성 도전층[10a, 11a(10b, 11b)]도, 제1 선택 게이트 전극 G2a(G2b)나 제2 선택 게이트 전극 G3a(G3b), 선택 게이트 전극 절단부[13, 14(15, 16)]와 동시에 형성할 수 있다.
또한, 이 반도체 집적 회로 장치(1)의 제조 방법에서는, 메모리 회로 영역 ER1의 가공 전용으로 사용하는 전용의 포토마스크에 의해 레지스트를 패터닝하는 전용 포토마스크 공정에 주목하면, (i) 메모리 게이트 구조체(4a, 4b)의 형성 예정 위치로 되는 기판 표면에 불순물 주입에 의해 채널 형성층을 형성하고, 메모리 회로 영역 ER1의 희생 산화막(30a)을 제거하는 제1 포토마스크 가공 공정(도 5b)과, (ii) 메모리 게이트 전극용 도전층(35)을 패터닝하여 메모리 게이트 전극 G1a, G1b를 형성하는 제2 포토마스크 가공 공정(도 6a)과, (iii) 제1 선택 게이트 전극 G2a, G2b 및 제2 선택 게이트 전극 G3a, G3b의 형성 예정 위치에 불순물 주입에 의해 채널 형성층을 형성하는 제3 포토마스크 가공 공정(도 7b)과, (iV) 제1 선택 게이트 전극 G2a, G2b, 제2 선택 게이트 전극 G3a, G3b, 선택 게이트 전극 절단부(13, 14, 15, 16) 및 콘택트 형성 도전층(10a, 11a, 10b, 11b)을 메모리 회로 영역 ER1에 형성하는 제4 포토마스크 가공 공정(도 12a∼도 12c)의 합계 4공정에 그칠 수 있다.
이렇게 하여, 반도체 집적 회로 장치(1)의 제조 방법에서는, 일반적인 주변 회로의 제조 프로세스에 대하여, 포토마스크 4매분의 제조 프로세스를 추가하는 것만으로, 메모리 게이트 전극 G1a, G1b를 사이에 끼워 넣도록 배치한 제1 선택 게이트 전극 G2a, G2b 및 제2 선택 게이트 전극 G3a, G3b를 독립 제어할 수 있는 메모리 셀(3a, 3b, 3c, 3d, 3e, 3f)을 내장할 수 있어, 비용 저감을 도모할 수 있다.
덧붙여서, 본 발명에 의한 반도체 집적 회로 장치(1)의 제조 방법은, 본원 발명자들에 의한 일본 특허 출원 제2014-211096의 제조 방법(이하, 간단히 종래의 제조 방법이라 부름)과는 달리, 메모리 회로 영역 ER1의 제1 선택 게이트 전극 G2a, G2b 및 제2 선택 게이트 전극 G3a, G3b보다도 먼저, 주변 회로 영역 ER2에 로직 게이트 전극 G5, G6을 형성하고 있는 점에서 상이하다. 본 발명에서는, 상술한 제조 공정을 거침으로써, 도전층 패터닝 공정 시, 주변 회로 영역 ER2가 레지스트 Rm4a로 덮인 상태에서 도전층(37)의 에치 백을 행할 수 있기 때문에, 에치 백량을 조정하거나, 등방성 에칭을 추가해도, 전의 로직 게이트 구조체 형성 공정에서 주변 회로 영역 ER2에 이미 형성되어 있는 로직 게이트 전극 G5, G6의 치수가 변화되거나, 치수 변동이 증가되어 버리는 것을 방지할 수 있다. 이렇게 하여, 본 발명에 의한 반도체 집적 회로 장치(1)의 제조 방법에서는, 원하는 치수로 형성된 로직 게이트 전극 G5, G6을 그대로 유지하면서, 선택 게이트 전극 절단 예정 영역[13a, 14a(15a, 16a)] 내의 잔존 절연막(37a)을 모두 제거하여 선택 게이트 전극 절단부(13, 14, 15, 16)를 확실하게 형성할 수 있다고 하는 종래의 제조 방법이 갖지 않는 유리한 효과를 갖는다.
또한, 이 메모리 셀(3a)에서는, 전하 축적층 EC에 전하를 주입하는 데 필요한 전하 축적 게이트 전압이 메모리 게이트 전극 G1a에 인가되었을 때에, 제1 기입 방법을 사용하여 전하 축적층 EC에의 전하의 주입을 저지할 때, 메모리 게이트 전극 G1a와 대향한 메모리 웰 W1의 채널층 형성 캐리어 영역에 유기되어 있는 캐리어를 채널층 형성 캐리어 영역으로부터 배제한 상태에서, 제2 선택 게이트 구조체(6a)에 의해, 메모리 게이트 전극 G1a와 대향한 영역의 메모리 웰 W1과, 드레인 영역 D2의 전기적인 접속을 차단하고, 또한 제1 선택 게이트 구조체(5a)에 의해, 메모리 게이트 전극 G1a와 대향한 영역의 메모리 웰 W1과, 소스 영역 D1의 전기적인 접속을 차단하도록 하였다.
이에 의해, 메모리 셀(3a)에서는, 채널층 형성 캐리어 영역에 채널층이 형성되지 않고 공핍층이 형성된 상태로 되고, 전하 축적 게이트 전압에 기초하여 메모리 웰 W1 표면의 전위가 상승하여, 메모리 게이트 전극 G1a 및 메모리 웰 W1 표면의 전압차가 작아져, 전하 축적층 EC 내에의 전하 주입을 저지할 수 있고, 또한 공핍층에 의해, 메모리 게이트 구조체(4a) 바로 아래의 메모리 웰 W1 표면의 전위가, 게이트 절연막(25b)이나 게이트 절연막(25a)에 도달하는 것을 저지할 수 있다.
따라서, 메모리 셀(3a)에서는, 양자 터널 효과에 의해 전하 축적층 EC에 전하를 주입하는 데 필요한 고전압의 전하 축적 게이트 전압에 구속되지 않고, 메모리 게이트 전극 G1a와 대향한 영역의 메모리 웰 W1과, 비트선의 전기적인 접속을 제2 선택 게이트 구조체(6a)에 의해 차단하는 데 필요한 전압값이나, 메모리 게이트 전극 G1a와 대향한 영역의 메모리 웰 W1과, 소스선의 전기적인 접속을 제1 선택 게이트 구조체(5a)에 의해 차단하는 데 필요한 전압값으로까지, 비트선 및 소스선의 전압값을 내릴 수 있다. 이렇게 하여, 메모리 셀(3a)에서는, 이들 비트선 및 소스선에서의 전압 저감에 맞추어, 제2 선택 게이트 구조체(6a)의 게이트 절연막(25b)의 막 두께나, 제1 선택 게이트 구조체(5a)의 게이트 절연막(25a)의 막 두께도 얇게 할 수 있어, 그만큼, 고속 동작을 실현할 수 있다.
또한, 메모리 셀(3a)에서는, 제2 기입 방법을 사용하여 전하 축적층 EC에의 전하 주입을 저지할 때, 전하 축적층 EC에의 전하 주입에 필요한 전하 축적 게이트 전압이 메모리 게이트 전극 G1a에 인가되어, 메모리 게이트 전극 G1a가 대향한 메모리 웰 W1 표면에 채널층이 형성되어도, 제2 선택 게이트 구조체(6a)에 의해 드레인 영역 D2 및 채널층의 전기적인 접속을 차단하고, 또한, 제1 선택 게이트 구조체(5a)에 의해 소스 영역 D1 및 채널층의 전기적인 접속도 차단하도록 하였다.
이에 의해, 메모리 셀(3a)에서는, 메모리 게이트 구조체(4a)와 대향한 메모리 웰 W1의 채널층 주변에 공핍층이 형성됨과 함께, 전하 축적 게이트 전압에 기초하여 채널층의 채널 전위가 상승하여, 메모리 게이트 전극 G1a와 채널층 사이의 전압차가 작아져, 전하 축적층 EC 내에의 전하 주입을 저지하면서, 공핍층에 의해 채널층으로부터 게이트 절연막(25b) 및 게이트 절연막(25a)에의 전압 인가를 차단할 수 있다.
따라서, 메모리 셀(3a)에서는, 양자 터널 효과에 의해 전하 축적층 EC에 전하를 주입하는 데 필요한 고전압의 전하 축적 게이트 전압에 구속되지 않고, 제2 선택 게이트 구조체(6a) 및 제1 선택 게이트 구조체(5a)에 의해, 비트선 및 채널층의 전기적인 접속이나, 소스선 및 채널층의 전기적인 접속을 차단하는 데 필요한 전압값으로까지, 비트선 및 소스선의 전압값을 내릴 수 있다. 이렇게 하여, 메모리 셀(3a)에서는, 이들 비트선 및 소스선에서의 전압 저감에 맞추어, 제2 선택 게이트 구조체(6a)의 게이트 절연막(25b)의 막 두께나, 제1 선택 게이트 구조체(5a)의 게이트 절연막(25a)의 막 두께도 얇게 할 수 있어, 그만큼, 고속 동작을 실현할 수 있다.
(4) 제3 포토마스크 가공 공정을 생략한 다른 실시 형태에 의한 제조 방법
상술한 실시 형태에 있어서는, 메모리 회로 영역 ER1의 가공 전용으로 사용하는 전용의 포토마스크에 의해 레지스트를 패터닝하는 전용 포토마스크 공정에 주목하면, 제1 포토마스크 가공 공정, 제2 포토마스크 가공 공정, 제3 포토마스크 가공 공정, 및 콘택트 형성 도전층용의 제4 포토마스크 가공 공정의 합계 4공정을 행하고 있지만, 본 발명은 이것에 한하지 않고, 제3 포토마스크 가공 공정에서의 불순물 주입을 행하지 않고 제1 포토마스크 가공 공정, 제2 포토마스크 가공 공정 및 콘택트 형성 도전층용의 포토마스크 가공 공정(상기 제4 포토마스크 가공 공정에 상당)의 합계 3공정으로 해도 된다.
즉, 제3 포토마스크 가공 공정에서의 불순물 주입을 행하지 않아도, 제1 선택 게이트 구조체(5a, 5b) 및 제2 선택 게이트 구조체(6a, 6b)의 역치 전압(Vth)이 원하는 값으로 되는 경우에는, 제3 포토마스크 가공 공정을 행할 필요가 없어, 당해 제3 포토마스크 가공 공정을 생략할 수 있다.
실제상, 이와 같은 제3 포토마스크 가공 공정을 생략한 제조 방법에서는, 도 7a와 같이, 메모리 게이트 구조체(4a, 4b)의 주변을 덮는 측벽 스페이서(27a)를 형성(측벽 스페이서 형성 공정)한 후, 주변 회로 영역 ER2의 희생 산화막(30a)을 불산 등에 의해 제거하고, 도 7c와 같이, 열산화법 등에 의해, 메모리 회로 영역 ER1의 제1 선택 게이트 전극 G2a, G2b(도 1) 및 제2 선택 게이트 전극 G3a, G3b(도 1)의 형성 예정 위치에, 게이트 절연막(25a, 25b)을 형성함과 함께, 주변 회로 영역 ER2의 로직 게이트 전극 G5, G6(도 1)의 형성 예정 위치에도, 게이트 절연막(29a, 29b)을 형성한다. 그 후, 상술한 실시 형태의 제조 방법과 마찬가지로, 도 8∼도 12에 도시한 제조 공정을 거쳐, 도 1에 도시한 반도체 집적 회로 장치(1)를 제조할 수 있다.
제3 포토마스크 가공 공정을 생략한 다른 실시 형태에서는, 일반적인 주변 회로의 제조 프로세스에 대하여, 포토마스크 3매분의 제조 프로세스를 추가하는 것만으로, 메모리 게이트 전극 G1a, G1b를 사이에 끼워 넣도록 제1 선택 게이트 전극 G2a, G2b 및 제2 선택 게이트 전극 G3a, G3b가 배치되고, 또한 제1 선택 게이트 전극 G2a, G2b 및 제2 선택 게이트 전극 G3a, G3b를 독립 제어할 수 있는 메모리 셀(3a, 3b, 3c, 3d, 3e, 3f)을 내장할 수 있다. 따라서, 제3 포토마스크 가공 공정을 생략한 제조 방법에서는, 상술한 실시 형태에 의한 제조 방법에 비해 포토마스크를 줄일 수 있는 만큼, 비용 저감을 도모할 수 있다.
(5) 다른 실시 형태
또한, 본 발명은 본 실시 형태에 한정되는 것은 아니고, 본 발명의 요지의 범위 내에서 다양한 변형 실시가 가능하고, 예를 들어 메모리 셀(3a, 3b, 3c, 3d, 3e, 3f)의 수나, 주변 회로(18, 19)의 수, 콘택트 형성 도전층(10a, 11a, 10b, 11b)의 수, 선택 게이트 전극 절단부(13, 14, 15, 16)의 수 등은 다양한 수로 해도 되고, 또한, 메모리 웰 W1이나 로직 웰 W2, W3의 도전형도 N형 또는 P형 중 어느 것이어도 된다.
또한, 상술한 실시 형태에 있어서, 예를 들어 1열째의 콘택트 형성 도전층(10a, 11a)과 선택 게이트 전극 절단부(13, 14)는, 하나의 콘택트 형성 도전층(10a)에 연속 형성된 제1 선택 게이트 전극 G2a와, 다른 콘택트 형성 도전층(11a)에 연속 형성된 제2 선택 게이트 전극 G3a가 전기적으로 분리되어, 제1 선택 게이트 전극 G2a 및 제2 선택 게이트 전극 G3a가 독립하여 제어 가능하면, 다양한 위치에 형성하도록 해도 된다. 예를 들어, 메모리 게이트 전극 G1a(G1b)를 주회하는 사변형의 가상 주회선 상의 각부 4개소 중, 하나의 게이트 콘택트ㆍ절단 영역 ER12의 하나의 각(角)부에 선택 게이트 전극 절단부[13(15)]를 형성하고, 다른 게이트 콘택트ㆍ절단 영역 ER13의 하나의 각부에 선택 게이트 전극 절단부[14(16)]를 형성해도 되고, 이 경우에는, 제1 선택 게이트 전극 G2a(G2b)의 말단과, 제2 선택 게이트 전극 G3a(G3b)의 말단이 동일 직선 상에 배치되지 않고, 소정 거리를 두고 직각으로 배치된 구성으로 될 수 있다.
또한, 예를 들어 도 1에 도시한 반도체 집적 회로 장치(1)의 메모리 회로 영역 ER1에서는, 하나의 게이트 콘택트ㆍ절단 영역 ER12에, 콘택트 형성 도전층(10a)과 선택 게이트 전극 절단부(13)를 1개씩 형성하고, 다른 게이트 콘택트ㆍ절단 영역 ER13에도, 콘택트 형성 도전층(11a)과 선택 게이트 전극 절단부(14)를 1개씩 형성하도록 한 경우에 대하여 설명하였지만, 본 발명은 이것에 한하지 않고, 하나의 게이트 콘택트ㆍ절단 영역 ER12에, 2개의 콘택트 형성 도전층(10a, 11a)을 형성하고, 이들 2개의 콘택트 형성 도전층(10a, 11a) 간에 1개의 선택 게이트 전극 절단부(13)를 배치하고, 또한 다른 게이트 콘택트ㆍ절단 영역 ER13에 1개의 선택 게이트 전극 절단부(14)를 형성할 수도 있다.
이 경우에도, 하나의 콘택트 형성 도전층(10a)에 연속 형성된 제1 선택 게이트 전극 G2a와, 다른 콘택트 형성 도전층(11a)에 연속 형성된 제2 선택 게이트 전극 G3a를 전기적으로 분리시킬 수 있어, 제1 선택 게이트 전극 G2a 및 제2 선택 게이트 전극 G3a가 독립하여 제어 가능해진다.
즉, 본 발명의 반도체 집적 회로 장치의 제조 방법에서는, 콘택트 형성 도전층(10a, 11a, …)마다 연속 형성된 선택 게이트 전극이 서로 전기적으로 분리되는 위치에 선택 게이트 전극 절단부(13, 14, …)를 형성하면 된다.
덧붙여서, 상술한 실시 형태에 있어서의 주변 회로(18, 19)로서는, 메모리 셀(3a, 3b, 3c, 3d, 3e, 3f)과 동일 에어리어에 형성되는 센스 앰프나, 칼럼 디코더, 로우 디코더 등 그 밖의 다양한 주변 회로(직접 주변 회로) 외에, 메모리 셀(3a, 3b, 3c, 3d, 3e, 3f)과는 상이한 에어리어에 형성되는 CPU나, ASIC, 입출력 회로 등 그 밖의 다양한 주변 회로를 적용해도 된다.
1 : 반도체 집적 회로 장치
3a, 3b, 3c, 3d, 3e, 3f : 메모리 셀
4a, 4b : 메모리 게이트 구조체
5a, 5b : 제1 선택 게이트 구조체
6a, 6b : 제2 선택 게이트 구조체
7a, 7b : 로직 게이트 구조체
G1a, G1b : 메모리 게이트 전극
G2a, G2b : 제1 선택 게이트 전극
G3a, G3b : 제2 선택 게이트 전극
EC : 전하 축적층
23a : 하부 게이트 절연막
23b : 상부 게이트 절연막
Rr1a, Rr1b, Rm1, Rm2, Rm3, Rm4a, Rm4b : 레지스트

Claims (5)

  1. 제1 선택 게이트 전극을 가진 제1 선택 게이트 구조체와, 제2 선택 게이트 전극을 가진 제2 선택 게이트 구조체 사이에 측벽 스페이서를 개재하여 메모리 게이트 구조체가 배치된 메모리 셀이 형성되는 메모리 회로 영역과,
    주변 회로의 로직 게이트 구조체가 형성되는 주변 회로 영역을 구비한 반도체 집적 회로 장치의 제조 방법으로서,
    하부 게이트 절연막, 전하 축적층, 상부 게이트 절연막, 및 메모리 게이트 전극의 순으로 적층된 상기 메모리 게이트 구조체를, 상기 메모리 회로 영역에 형성한 후, 상기 메모리 게이트 구조체를 덮도록 상기 측벽 스페이서를 형성하는 측벽 스페이서 형성 공정과,
    상기 메모리 게이트 구조체가 형성된 상기 메모리 회로 영역과, 상기 주변 회로 영역에, 게이트 절연막 및 도전층을 순서대로 적층하는 도전층 형성 공정과,
    포토마스크에 의해 패터닝된 레지스트를 사용하여 상기 주변 회로 영역의 상기 도전층을 패터닝함으로써, 상기 게이트 절연막 상에 상기 로직 게이트 구조체의 로직 게이트 전극을 형성함과 함께, 상기 레지스트를 그대로 이용하여, 상기 메모리 회로 영역의 상기 측벽 스페이서 주변에 있는 복수의 선택 게이트 전극 절단 예정 영역의 상기 도전층도 일부 제거하는 로직 게이트 구조체 형성 공정과,
    포토마스크에 의해 패터닝된 레지스트를 사용하여, 상기 주변 회로 영역을 덮으면서, 상기 메모리 회로 영역의 상기 도전층을 에치 백함으로써, 상기 선택 게이트 전극 절단 예정 영역에 잔존한 상기 도전층을 제거하면서, 상기 측벽 스페이서를 따라서 상기 도전층을 잔존시켜, 사이드 월 형상의 상기 제1 선택 게이트 전극과, 상기 선택 게이트 전극 절단 예정 영역에 의해 상기 제1 선택 게이트 전극으로부터 전기적으로 분리된 사이드 월 형상의 상기 제2 선택 게이트 전극을 형성하는 도전층 패터닝 공정을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 도전층 패터닝 공정의 상기 에치 백은, 이방성 에칭과, 당해 이방성 에칭 후에 추가되는 등방성 에칭을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 측벽 스페이서 형성 공정 전에는,
    상기 메모리 회로 영역의 가공 전용의 제1 포토마스크를 사용하여 패터닝된 레지스트에 의해, 상기 메모리 회로 영역의 상기 메모리 게이트 구조체의 형성 예정 영역에 불순물을 주입하여, 채널 형성층을 형성하는 제1 포토마스크 가공 공정과,
    상기 상부 게이트 절연막 상에 메모리 게이트 전극용 도전층을 형성한 후, 상기 메모리 회로 영역의 가공 전용의 제2 포토마스크를 사용하여 패터닝한 레지스트에 의해 상기 메모리 게이트 전극용 도전층을 패터닝함으로써, 상기 메모리 게이트 전극을 형성하는 제2 포토마스크 가공 공정을 구비하고,
    상기 도전층 패터닝 공정은,
    상기 메모리 회로 영역의 가공 전용인 콘택트 형성 도전층용의 포토마스크를 사용하여 패터닝된 레지스트에 의해, 상기 메모리 회로 영역에, 콘택트 형성 도전층을 갖는 상기 제1 선택 게이트 전극과, 콘택트 형성 도전층을 갖는 상기 제2 선택 게이트 전극을 형성하는 포토마스크 가공 공정을 구비하고 있고,
    상기 메모리 회로 영역의 상기 메모리 셀을 형성하기 위해 전용의 포토마스크를 사용한 전용 포토마스크 공정이, 상기 제1 포토마스크 가공 공정, 상기 제2 포토마스크 가공 공정 및 상기 포토마스크 가공 공정의 합계 3공정인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 측벽 스페이서 형성 공정 후에는,
    상기 메모리 회로 영역의 가공 전용의 제3 포토마스크를 사용하여 패터닝된 레지스트에 의해, 상기 메모리 회로 영역의 상기 제1 선택 게이트 전극 및 상기 제2 선택 게이트 전극의 각 형성 예정 영역에 불순물을 주입하여, 상기 제1 선택 게이트 전극 및 상기 제2 선택 게이트 전극과 대향하는 기판 표면에, 채널 형성층을 형성하는 제3 포토마스크 가공 공정을 구비하고 있고,
    상기 메모리 회로 영역의 상기 메모리 셀을 형성하기 위해 전용의 포토마스크를 사용한 전용 포토마스크 공정이, 상기 제1 포토마스크 가공 공정, 상기 제2 포토마스크 가공 공정, 상기 제3 포토마스크 가공 공정 및 상기 포토마스크 가공 공정의 합계 4공정인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 제1 선택 게이트 전극을 가진 제1 선택 게이트 구조체와, 제2 선택 게이트 전극을 가진 제2 선택 게이트 구조체 사이에 측벽 스페이서를 개재하여 메모리 게이트 구조체가 배치된 메모리 셀이 형성되어 있는 메모리 회로 영역과,
    주변 회로의 로직 게이트 구조체가 형성되어 있는 주변 회로 영역을 구비하고 있고,
    상기 로직 게이트 구조체는, 상기 제1 선택 게이트 전극 및 상기 제2 선택 게이트 전극과 동일한 도전층으로 형성된 로직 게이트 전극이 게이트 절연막 상에 형성된 구성을 갖고,
    상기 메모리 게이트 구조체는, 하부 게이트 절연막, 전하 축적층, 상부 게이트 절연막, 및 메모리 게이트 전극의 순으로 적층된 구성을 갖고,
    상기 제1 선택 게이트 전극 및 상기 제2 선택 게이트 전극은, 상기 메모리 게이트 전극의 측벽의 상기 측벽 스페이서를 따라서 사이드 월 형상으로 형성되며, 상기 제1 선택 게이트 전극 및 상기 제2 선택 게이트 전극이 비형성의 복수의 선택 게이트 전극 절단부에 의해 전기적으로 분리되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
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