CN101866926A - 半导体存储装置及其制造方法 - Google Patents

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Abstract

提供一种半导体存储装置及其制造方法，能够削减通过光刻来形成抗蚀剂的工序，并降低成本。第2杂质区域(2b)构成为沿列方向相邻的第2杂质区域(2b)彼此连接，选择栅极电极(4)构成为环状，以包围第2杂质区域(2b)，并且与字线(WL)电连接，第1控制栅极电极(6a)在选择栅极电极(4)的外周侧构成为环状，第2控制栅极电极(6b)在选择栅极电极(4)的内周侧构成为环状，在存储单元上按每一行分别配置有所对应的第1、第2位线(BL)，第1位线(BL)与沿行方向相邻的第1杂质区域(2a)中的一个第1杂质区域电连接，第2位线(BL)与沿行方向相邻的第1杂质区域(2a)中的另一个第1杂质区域电连接。

Description

半导体存储装置及其制造方法
技术领域
本发明涉及一种具有分裂栅型的非易失性存储器的半导体存储装置及其制造方法。
背景技术
在具有分裂栅型的非易失性存储器的半导体存储装置中，有的半导体存储装置具有如下结构的存储单元：在基板101的主面形成有隔着沟道区域的一对杂质区域102a、102b，在沟道区域上经由栅极绝缘膜103形成有选择栅极(Select gate)电极104，在选择栅极电极104的两侧面及沟道区域(杂质区域102a、102b与选择栅极电极104之间的区域的沟道区域)的表面，经由栅极分离绝缘膜105(例如ONO膜)形成有侧壁状的控制栅极(Control gate)电极106a、106b(参照图7、9、10，例如参照专利文献1、2)。在这种半导体存储装置中，在选择栅极电极104被提供预定电位并选择该单元后，控制提供给各杂质区域102a、102b和各控制栅极电极106a、106b的电位，由此能够将电荷存储到各控制栅极电极106a、106b下方的栅极分离绝缘膜105中并进行写入，并且能够读出，还能够释放栅极分离绝缘膜105中的电荷并进行删除。
把这种存储单元设为阵列结构的电路中，如图8所示，存储单元的一个杂质区域经由位线(BL1、BL2、BL3、BL4)与位线驱动器(未图示)连接，存储单元的另一个杂质区域经由共用源极线(CS)与GND连接，存储单元的一个控制栅极电极(与共用源极线连接的杂质区域侧的控制栅极电极)经由布线(CG1、CG2)与控制栅极驱动器(未图示)连接，存储单元的另一个控制栅极电极(与位线连接的杂质区域侧的控制栅极电极)经由布线与GND连接，存储单元的选择栅极电极经由字线(WL1、WL2、WL3、WL4)与字线驱动器(未图示)连接。位线(BL1、BL2、BL3、BL4)与对应的沿行方向排列的各存储单元的一个杂质区域连接，并与相邻的存储单元的共用的杂质区域连接。共用源极线(CS)不论行方向和列方向都与各存储单元的另一个杂质区域连接，并与相邻的存储单元的共用的杂质区域连接。字线(WL1、WL2)与沿列方向排列的各存储单元的选择栅极电极连接。在与共用源极线(CS)连接的杂质区域的两侧所配置的控制栅极电极通过控制栅极驱动器(未图示)的控制而成为共同电位。在与位线(BL1、BL2、BL3、BL4)连接的杂质区域的两侧所配置的控制栅极电极成为共同的GND电位。例如，为了选择图8中用虚线包围的选择单元，通过位线驱动器(未图示)和字线驱动器(未图示)分别选择位线BL2和字线WL3。
这种半导体存储装置在基板101的沟道区域上经由栅极绝缘膜103形成选择栅极电极104(参照图9(A))，在包括选择栅极电极104的基板101的表面形成栅极分离绝缘膜105(参照图9(B))，在栅极分离绝缘膜105的表面形成硅层106(参照图9(C))，并回蚀刻(Etch back)(各向异性蚀刻)硅层106，由此形成侧壁状的控制栅极电极106a、106b(参照图10(A))，在基板101的沟道区域的两侧自对准而形成一对杂质区域102a、102b(参照图10(B))，去除选择栅极电极104和杂质区域102a、102b上的栅极分离绝缘膜105，使选择栅极电极104和杂质区域102a、102b的表面露出(参照图10(C))，由此能够制造与图7相同的半导体存储装置。
专利文献1：日本特开2002-231829号公报
专利文献2：日本特开2002-289711号公报
在使选择栅极电极104和杂质区域102a、102b的表面露出的状态(参照图10(C))下，如图11(A)所示，控制栅极电极106a、106b包围选择栅极电极104的周围而连接成一体，所以不能向选择栅极电极104两侧的控制栅极电极106a、106b提供不同电位。因此，以往为了能够向选择栅极电极104两侧的控制栅极电极106a、106b提供不同电位，如图11(B)所示，在选择栅极电极104的长度方向的两端部的区域，通过光刻形成具有开口部107a的抗蚀剂107，把该抗蚀剂107作为掩模来蚀刻露出的控制栅极电极106a、106b，如图11(C)所示，使控制栅极电极106a、106b分离。这样为了使控制栅极电极106a、106b分离，通过光刻来形成抗蚀剂107时，装置的成本上升。
发明内容
本发明的主要课题是提供一种半导体存储装置及其制造方法，能够削减通过光刻来形成抗蚀剂的工序，并降低成本。
本发明的第一方面的具有分裂栅型的非易失性存储器的半导体存储装置，其特征在于，具有存储单元，该存储单元包括：第1杂质区域和第2杂质区域，形成于基板的沟道区域的两侧；选择栅极电极，在所述沟道区域上经由栅极绝缘膜形成；以及第1控制栅极电极和第2控制栅极电极，在所述选择栅极电极的两侧面及沟道区域的表面经由栅极分离绝缘膜形成为侧壁状，所述存储单元沿行方向和列方向并列排列，所述第2杂质区域构成为沿列方向相邻的所述第2杂质区域彼此连接，并且与共用源极线电连接，所述选择栅极电极构成为环状，以包围所述第2杂质区域，并且与字线电连接，所述第1控制栅极电极在所述选择栅极电极的外周侧构成为环状，所述第2控制栅极电极在所述选择栅极电极的内周侧且所述第2杂质区域的外周侧构成为环状，所述第1杂质区域配置在所述第1控制栅极电极的外周侧，并且沿列方向相邻的所述第1杂质区域彼此不连接，在所述存储单元上按每一行分别配置有所对应的第1位线和第2位线，所述第1位线与隔着所述第2杂质区域沿行方向相邻的第1杂质区域中的一个第1杂质区域电连接，所述第2位线与隔着所述第2杂质区域沿行方向相邻的第1杂质区域中的另一个第1杂质区域电连接。
本发明的第二方面的具有分裂栅型的非易失性存储器的半导体存储装置的制造方法，其特征在于，包括如下工序：在基板的沟道区域上经由栅极绝缘膜形成选择栅极电极；在包括所述选择栅极电极的所述基板的表面上形成栅极分离绝缘膜；在所述栅极分离绝缘膜的表面上形成硅层后，通过回蚀刻所述硅层来形成侧壁状的第1控制栅极电极、第2控制栅极电极；在所述基板的沟道区域的两侧自对准而形成第1杂质区域、第2杂质区域；以及去除所述选择栅极电极和所述第1杂质区域、第2杂质区域上的所述栅极分离绝缘膜，使所述选择栅极电极和所述第1杂质区域、第2杂质区域的表面露出，在形成所述第1杂质区域、第2杂质区域的工序中，以使沿列方向相邻的所述第2杂质区域彼此连接的方式形成所述第2杂质区域，在形成所述选择栅极电极的工序中，使所述选择栅极电极形成为环状，以包围形成所述第2杂质区域的区域。
根据本发明，通过使单元阵列中的两列的选择栅极电极形成为环状，即使不使用通过光刻形成的抗蚀剂，也能够将第1、第2控制栅极电极分离，能够降低装置的成本。另外，由于将单元阵列中的两列的选择栅极电极与一个字线连接，因此地址信息减半，但通过对单元阵列中的每一行分别分配两个位线，能够补充减少的地址信息。
附图说明
图1是示意表示本发明的实施例1的半导体存储装置的结构的局部俯视图。
图2是示意表示本发明的实施例1的半导体存储装置的结构的(A)图1的X-X’间的剖视图、(B)图1的Y-Y’间的剖视图。
图3是示意表示本发明的实施例1的半导体存储装置的结构的图1的Z-Z’间的剖视图。
图4是示意表示本发明的实施例1的半导体存储装置的结构的等效电路图。
图5是示意表示本发明的实施例1的半导体存储装置的制造方法的第1工序局部俯视图。
图6是示意表示本发明的实施例1的半导体存储装置的制造方法的第2工序局部俯视图。
图7是示意表示现有例的半导体存储装置的存储单元的结构的局部剖视图。
图8是示意表示现有例的半导体存储装置的单元阵列的结构的电路图。
图9是示意表示现有例的半导体存储装置的存储单元的制造方法的第1工序局部俯视图。
图10是示意表示现有例的半导体存储装置的存储单元的制造方法的第2工序局部俯视图。
图11是示意表示现有例的半导体存储装置的单元阵列的制造方法的工序局部俯视图。
具体实施方式
在本发明的实施方式1的半导体存储装置中，具有存储单元，该存储单元包括：第1、第2杂质区域，形成于基板(图2、图3中的1)的沟道区域的两侧(图1～图3中的2a、2b)；选择栅极电极，在所述沟道区域上经由栅极绝缘膜(图2、图3中的3)形成(图1～图3中的4)；以及第1、第2控制栅极电极，在所述选择栅极电极(图1～图3中的4)的两侧面及沟道区域的表面经由栅极分离绝缘膜(图2、图3中的5)形成为侧壁状(图1～图3中的6a、6b)，所述存储单元沿行方向和列方向并列排列，所述第2杂质区域(图1～图3中的2b)构成为沿列方向相邻的所述第2杂质区域(图1～图3中的2b)彼此连接，并且与共用源极线(图1中的CS)电连接，所述选择栅极电极(图1～图3中的4)构成为环状，以包围所述第2杂质区域(图1～图3中的2b)，并且与字线(图1中的WL)电连接，所述第1控制栅极电极(图1～图3中的6a)在所述选择栅极电极(图1～图3中的4)的外周侧构成为环状，所述第2控制栅极电极(图1～图3中的6b)在所述选择栅极电极(图1～图3中的4)的内周侧且所述第2杂质区域(图1～图3中的2b)的外周侧构成为环状，所述第1杂质区域(图1～图3中的2a)配置在所述第1控制栅极电极(图1～图3中的6a)的外周侧，并且沿列方向相邻的所述第1杂质区域(图1～图3中的2a)彼此不连接，在所述存储单元上按每一行分别配置有所对应的第1、第2位线(图1～图3中的BL)，所述第1位线(图1～图3中的BL)与隔着所述第2杂质区域(图1～图3中的2b)沿行方向相邻的第1杂质区域(图1～图3中的2a)中的一个第1杂质区域电连接，所述第2位线(图1～图3中的BL)与隔着所述第2杂质区域(图1～图3中的2b)沿行方向相邻的第1杂质区域(图1～图3中的2a)中的另一个第1杂质区域电连接。
在本发明的实施方式2的半导体存储装置的制造方法中，包括如下工序：在基板的沟道区域上经由栅极绝缘膜形成选择栅极电极(图9(A))；在包括所述选择栅极电极的所述基板的表面上形成栅极分离绝缘膜(图9(B))；在所述栅极分离绝缘膜的表面上形成硅层后(图9(C))，通过回蚀刻所述硅层来形成侧壁状的第1控制栅极电极、第2控制栅极电极(图10(A))；在所述基板的沟道区域的两侧自对准而形成第1杂质区域、第2杂质区域(图10(B))；以及去除所述选择栅极电极和所述第1杂质区域、第2杂质区域上的所述栅极分离绝缘膜，使所述选择栅极电极和所述第1杂质区域、第2杂质区域的表面露出(图10(C))，在形成所述第1杂质区域、第2杂质区域的工序中，以使沿列方向相邻的所述第2杂质区域彼此连接的方式形成所述第2杂质区域(图6(A))，在形成所述选择栅极电极的工序中，使所述选择栅极电极形成为环状，以包围形成所述第2杂质区域的区域(图5(A))。
另外，在本申请中，在标注了附图标号的情况下，这些标号只是用于帮助理解，不能限定为图示的方式。
(实施例1)
使用附图说明本发明的实施例1的半导体存储装置。图1是示意表示本发明的实施例1的半导体存储装置的结构的局部俯视图。图2是示意表示本发明的实施例1的半导体存储装置的结构的(A)图1的X-X’间的剖视图、(B)图1的Y-Y’间的剖视图。图3是示意表示本发明的实施例1的半导体存储装置的结构的图1的Z-Z’间的剖视图。图4是示意表示本发明的实施例1的半导体存储装置的结构的等效电路图。
参照图1～图4，半导体存储装置是具有分裂栅(Split gate)型的非易失性存储器的半导体存储装置。在存储单元中，半导体存储装置在基板1的主面上隔着沟道区域形成有一对杂质区域2a、2b，在沟道区域上经由栅极绝缘膜3形成有选择栅极电极4，在选择栅极电极4的两侧面及沟道区域(杂质区域2a、2b与选择栅极电极4之间的区域的沟道区域)的表面，经由栅极分离绝缘膜5(例如ONO膜)形成有侧壁(Sidewall)状的控制栅极电极6a、6b。存储单元的基本结构与现有例(参照图7)相同，但在单元阵列的结构中，选择栅极电极4及控制栅极电极6a、6b的平面形状、字线(WL1、WL2)及位线(BL1～BL8)的数量、位线(BL1～BL8)与杂质区域2a的连接位置(导通件9的位置)不同。
基板1是与杂质区域2a、2b相反导电型的硅基板(参照图2、图3)。
杂质区域2a是向基板1注入与基板1为相反导电型的杂质而成的源极-漏极(Source-Drain)区域(参照图1、图2)。杂质区域2a经由对应的导通件9和位线(BL1～BL8)与位线驱动器(未图示)连接(参照图4)。杂质区域2a配置在单元阵列的第1列的存储单元的端侧(没有相邻的存储单元的一侧)的部分上，并配置在第2列和第3列、第4列和第5列、……、第2列和第2n+1列(n为自然数)的存储单元的彼此相邻的共同部分上，还配置在最后一列的存储单元的端侧(没有相邻的存储单元的一侧)的部分上。杂质区域2a不与沿列方向相邻的其他杂质区域2a连接。
杂质区域2b是向基板1注入与基板1为相反导电型的杂质而成的源极漏极区域(参照图1～图3)。杂质区域2b经由对应的导通件9和共用源极线(CS)与GND(接地布线)连接(参照图4)。杂质区域2b配置在单元阵列的第1列和第2列、第3列和第4列、……、第2m-1列和第2m列(m为自然数)的存储单元的彼此相邻的共同部分上。杂质区域2b与沿列方向相邻的其他杂质区域2b连接。
栅极绝缘膜3是氧化硅膜等绝缘膜(参照图2、图3)。
选择栅极电极4是由聚硅酮等构成的选择栅极用的电极(参照图1～图3)。在单元阵列中，选择栅极电极4与列方向的存储单元的各选择栅极电极4连接，而且第1列和第2列、第3列和第4列、……、第2m-1列和第2m列(m为自然数)的选择栅极电极4之间在两端相连接而形成为环状。通过使选择栅极电极4形成为环状，能够将选择栅极电极4的外周侧的控制栅极电极6a和内周侧的控制栅极电极6b分离。选择栅极电极4经由对应的导通件9、字线(WL1、WL2)与字线驱动器(未图示)连接(参照图4)。
栅极分离绝缘膜5是相比栅极绝缘膜3具有蓄电性的绝缘膜，例如可以使用ONO膜(参照图2、图3)。
控制栅极电极6a是由聚硅酮等构成的控制栅极用的电极(参照图1～图3)。控制栅极电极6a经由对应的导通件9、布线与GND(接地布线)连接(参照图4)。控制栅极电极6a在存储单元中被配置在选择栅极电极4的杂质区域2a一侧。在单元阵列中，控制栅极电极6a与列方向的存储单元的各控制栅极电极6a连接，而且第1列和第2列、第3列和第4列、……、第2m-1列和第2m列(m为自然数)的控制栅极电极6a之间在两端相连接，从而控制栅极电极6a在选择栅极电极4的外周形成为环状。
控制栅极电极6b是由聚硅酮等构成的控制栅极用的电极(参照图1～图3)。控制栅极电极6b经由对应的导通件9、布线(CG1、CG2)与控制栅极驱动器(未图示)连接(参照图4)。控制栅极电极6b在存储单元中被配置在选择栅极电极4的杂质区域2b一侧。在单元阵列中，控制栅极电极6b与列方向的存储单元的各控制栅极电极6b连接，而且第1列和第2列、第3列和第4列、……、第2m-1列和第2m列(m为自然数)的控制栅极电极6b之间在两端相连接，从而控制栅极电极6b在选择栅极电极4的内周形成为环状。
层间绝缘膜8是形成于包括存储单元的基板1上的由氧化硅膜等构成的绝缘膜(参照图2、图3)。层间绝缘膜8在预定的位置形成有导孔(Pilot hole)，该导孔连通至杂质区域2a、2b、选择栅极电极4、控制栅极电极6a、6b，导通件9被埋设在该导孔中。在层间绝缘膜8上形成有与对应的导通件9电连接的位线(BL1～BL8)、字线(WL1、WL2)、共用源极线(CS)等各种布线。
导通件9是在形成于层间绝缘膜8的导孔中所埋设的由钨等构成的导体部分(参照图1～图3)。导通件9将层间绝缘膜8下方的存储单元的构成部分和所对应的层间绝缘膜8上方的布线电连接。
位线(BL：BL1～BL8)是经由导通件9与对应的存储单元的杂质区域2a电连接的布线，在层间绝缘膜8上沿行方向延伸(参照图1～图4)。位线(BL：BL1～BL8)是两个位线对应于一行存储单元，这一点与现有例(在图8中是一个位线对应于一行存储单元)不同。例如，关于第1行的存储单元，位线BL1与第1列的存储单元的杂质区域2a、第4列和第5列的存储单元的共用的杂质区域2a、以及第4n-4列和第4n-3列(n为自然数)的共用的杂质区域2a电连接。位线BL2与第2列和第3列的存储单元的共用的杂质区域2a、以及第4m-2列和第4m-1列(m为自然数)的共用的杂质区域2a电连接。即，位线BL1和位线BL2交替地与间隔一个杂质区域2a而配置的杂质区域2a电连接，以便不与相同的杂质区域2a电连接。关于其他行的存储单元的位线(BL3～BL8)，与第1行的存储单元的位线(BL1、BL2)的连接方式相同。
字线(WL：WL1、WL2)是经由导通件9与对应的存储单元的选择栅极电极4电连接的布线，形成于层间绝缘膜8上(参照图1～图4)。字线(WL：WL1、WL2)是一个字线对应于两列存储单元，这一点与现有例(在图8中是一个字线对应于一列存储单元)不同。例如，字线WL1与第1列和第2列的存储单元共用的选择栅极电极4电连接。关于其他列的存储单元的字线(WL2)，与字线(WL1)的连接方式相同。
共用源极线(CS)不论行方向和列方向，都与各存储单元的杂质区域2b电连接。共用源极线(CS)经由导通件9与单元阵列的第1列和第2列、第3列和第4列、……、以及第2m-1列和第2m列(m为自然数)的存储单元的彼此相邻的共用的杂质区域2b电连接。
另外，在图1～图4中，为了便于说明，示出了存储单元为4行4列的单元阵列的示例，但不限于此。并且，位线BL的数量相比现有例的位线BL的数量(一般是一百几十个)增加一倍，但是字线WL的数量相比现有例的字线WL的数量(一般是几千个)大大地减少了一半，所以半导体存储装置的周边电路的结构整体上能够小型化。
在这种半导体存储装置中，在选择栅极电极4被提供预定的电位并选择单元后，控制提供给各杂质区域2a、2b和各控制栅极电极6a、6b的电位，由此能够将电荷存储到各控制栅极电极6a、6b下方的栅极分离绝缘膜5中并进行写入，并且能够读出，还能够释放栅极分离绝缘膜5中的电荷并进行删除。并且，例如为了选择图4中利用虚线包围的选择单元，利用位线驱动器(未图示)和字线驱动器(未图示)分别选择位线BL4和字线WL2。
下面，使用附图说明本发明的实施例1的半导体存储装置的制造方法。图5、图6是示意表示本发明的实施例1的半导体存储装置的制造方法的工序局部俯视图。
首先，在基板1上形成作为栅极绝缘膜3的绝缘膜，在该绝缘膜上形成作为选择栅极电极4的硅层，在该硅层上形成覆盖作为选择栅极电极4而保留的部分的抗蚀剂，然后把该抗蚀剂作为掩模并蚀刻聚硅酮和绝缘膜，由此在基板1的沟道区域上形成栅极绝缘膜3和选择栅极电极4。然后，去除抗蚀剂。此时，选择栅极电极4从俯视图中观察时形成为如图5(A)所示的环状。栅极绝缘膜3也相同。此时的剖面形状与图9(A)相同。
然后，在包括选择栅极电极4的基板1的表面形成栅极分离绝缘膜5。此时的剖面形状与图9(B)相同。
然后，在栅极分离绝缘膜5的表面形成控制栅极电极6a、6b用的硅层。此时的剖面形状与图9(C)相同。
然后，蚀刻(各向异性蚀刻)硅层，由此形成侧壁状的控制栅极电极6a、6b。此时，控制栅极电极6a、6b从俯视图中观察时如图5(B)所示沿着选择栅极电极4的外周侧和内周侧的壁面侧形成为环状，并且是彼此分离的状态。此时的剖面形状与图10(A)相同。
然后，在包括选择栅极电极4和控制栅极电极6a、6b的基板1上，形成在作为杂质区域2a、2b的区域具有开口部的抗蚀剂，把该抗蚀剂作为掩模，向基板1注入杂质，由此在基板1的沟道区域的两侧自对准(self aligning)而形成一对杂质区域2a、2b。此时的剖面形状与图10(B)相同。
然后，选择性地去除选择栅极电极4和杂质区域2a、2b上的栅极分离绝缘膜5，露出选择栅极电极4和杂质区域2a、2b的表面。此时的平面形状如图6(A)所示，剖面形状与图10(C)相同。
然后，在包括杂质区域2a、2b、选择栅极电极4和控制栅极电极6a、6b的基板1上，形成层间绝缘膜8，在层间绝缘膜8上形成在用于形成导通件9的区域具有开口部的抗蚀剂，把该抗蚀剂作为掩模，形成导通件9用的导孔。
然后，在层间绝缘膜8的导孔中埋设导通件9。此时的平面形状如图6(B)所示。
然后，在包括导通件9的层间绝缘膜8上形成位线BL、字线WL等布线，由此实现与图1～图3相同的半导体存储装置。
根据实施例1，将单元阵列中的两列的选择栅极电极4连接而成为环状，由此即使不使用通过光刻形成的抗蚀剂，也能够将控制栅极电极6a、6b分离，能够降低装置的成本。另外，虽然将单元阵列中的两列的选择栅极电极4与一个字线WL连接而使得地址信息减半，但通过对单元阵列中的每一行分别分配位线BL，能够补充减少的地址信息。

Claims (4)

1.一种半导体存储装置，其特征在于，
具有存储单元，该存储单元包括：
第1杂质区域和第2杂质区域，形成于基板的沟道区域的两侧；
选择栅极电极，在所述沟道区域上经由栅极绝缘膜形成；以及
第1控制栅极电极和第2控制栅极电极，在所述选择栅极电极的两侧面及沟道区域的表面经由栅极分离绝缘膜形成为侧壁状，
所述存储单元沿行方向和列方向并列排列，
所述第2杂质区域构成为沿列方向相邻的所述第2杂质区域彼此连接，并且与共用源极线电连接，
所述选择栅极电极构成为环状，以包围所述第2杂质区域，并且与字线电连接，
所述第1控制栅极电极在所述选择栅极电极的外周侧构成为环状，
所述第2控制栅极电极在所述选择栅极电极的内周侧且所述第2杂质区域的外周侧构成为环状，
所述第1杂质区域配置在所述第1控制栅极电极的外周侧，并且沿列方向相邻的所述第1杂质区域彼此不连接，
在所述存储单元上按每一行分别配置有所对应的第1位线和第2位线，
所述第1位线与隔着所述第2杂质区域沿行方向相邻的第1杂质区域中的一个第1杂质区域电连接，
所述第2位线与隔着所述第2杂质区域沿行方向相邻的第1杂质区域中的另一个第1杂质区域电连接。
2.根据权利要求1所述的半导体存储装置，其特征在于，
所述第1控制栅极电极与接地布线电连接，
所述第2控制栅极电极与被实施电压控制的布线电连接。
3.一种半导体存储装置的制造方法，其特征在于，
包括如下工序：
在基板的沟道区域上经由栅极绝缘膜形成选择栅极电极；
在包括所述选择栅极电极的所述基板的表面上形成栅极分离绝缘膜；
在所述栅极分离绝缘膜的表面上形成硅层后，通过回蚀刻所述硅层来形成侧壁状的第1控制栅极电极、第2控制栅极电极；
在所述基板的沟道区域的两侧自对准而形成第1杂质区域、第2杂质区域；以及
去除所述选择栅极电极和所述第1杂质区域、第2杂质区域上的所述栅极分离绝缘膜，使所述选择栅极电极和所述第1杂质区域、第2杂质区域的表面露出，
在形成所述第1杂质区域、第2杂质区域的工序中，以使沿列方向相邻的所述第2杂质区域彼此连接的方式形成所述第2杂质区域，
在形成所述选择栅极电极的工序中，使所述选择栅极电极形成为环状，以包围形成所述第2杂质区域的区域。
4.根据权利要求3所述的半导体存储装置的制造方法，其特征在于，还包括如下工序：
在使所述选择栅极电极和所述第1杂质区域、第2杂质区域的表面露出的工序之后，在包括所述第1杂质区域和第2杂质区域、所述选择栅极电极、所述第1控制栅极电极和第2控制栅极电极的所述基板上，形成层间绝缘膜；
在所述层间绝缘膜的预定位置形成导孔，该导孔连通至所述第1杂质区域和第2杂质区域、所述选择栅极电极、所述第1控制栅极电极和第2控制栅极电极；
在所述导孔中埋设导通件；以及
在包括所述导通件的所述层间绝缘膜上的预定位置形成包括位线、字线的布线。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103366810A (zh) * 2013-07-26 2013-10-23 上海宏力半导体制造有限公司 Eeprom存储器阵列
CN103904081A (zh) * 2012-12-26 2014-07-02 爱思开海力士有限公司 非易失性存储器件及其制造方法
CN104752435A (zh) * 2013-12-27 2015-07-01 瑞萨电子株式会社 半导体器件
CN107112237A (zh) * 2014-10-15 2017-08-29 株式会社佛罗迪亚 半导体装置及其制造方法
CN107148668A (zh) * 2014-10-15 2017-09-08 株式会社佛罗迪亚 半导体集成电路装置的制造方法及半导体集成电路装置
KR20180031629A (ko) * 2015-08-13 2018-03-28 플로디아 코포레이션 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치
CN109216466A (zh) * 2017-07-05 2019-01-15 北京兆易创新科技股份有限公司 存储单元及存储器
CN109313924A (zh) * 2016-06-10 2019-02-05 赛普拉斯半导体公司 减少非易失性存储器单元阵列中的编程干扰的方法和设备
CN110246845A (zh) * 2018-03-07 2019-09-17 瑞萨电子株式会社 半导体器件和半导体器件的制造方法
CN117295341A (zh) * 2023-09-28 2023-12-26 北京大学 铁电非易失存储器及制备方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150592A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020067641A1 (en) * 2000-12-05 2002-06-06 Halo Lsi Device & Design Technology Inc. Usage of word voltage assistance in twin MONOS cell during program and erase
JP2002231829A (ja) * 2001-01-22 2002-08-16 Halo Lsi Design & Device Technol Inc 不揮発性半導体メモリおよびその製造方法
US20040256653A1 (en) * 2003-05-13 2004-12-23 Hiroshi Iwata Semiconductor device and manufacturing method therefor, portable electronic equipment, and IC card
CN1707798A (zh) * 2004-06-04 2005-12-14 松下电器产业株式会社 非易失半导体存储装置及其制造方法
CN1728401A (zh) * 2004-07-29 2006-02-01 株式会社瑞萨科技 半导体器件及其制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0125113B1 (ko) * 1993-02-02 1997-12-11 모리시타 요이찌 불휘발성 반도체 메모리 집적장치 및 그 제조방법
US5427968A (en) * 1994-04-13 1995-06-27 United Microelectronics Corp. Split-gate flash memory cell with separated and self-aligned tunneling regions
DE19600307C1 (de) * 1996-01-05 1998-01-08 Siemens Ag Hochintegrierter Halbleiterspeicher und Verfahren zur Herstellung des Halbleiterspeichers
US5950087A (en) * 1998-09-10 1999-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method to make self-aligned source etching available in split-gate flash
US6204126B1 (en) * 2000-02-18 2001-03-20 Taiwan Semiconductor Manufacturing Company Method to fabricate a new structure with multi-self-aligned for split-gate flash
JP4904631B2 (ja) * 2000-10-27 2012-03-28 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
EP1248298B1 (en) * 2001-03-26 2009-02-25 Halo Lsi Design and Device Technology Inc. Stitch and select implementation in twin monos array
US6518123B2 (en) * 2001-06-14 2003-02-11 Taiwan Semiconductor Manufacturing Co., Ltd Split gate field effect transistor (FET) device with annular floating gate electrode and method for fabrication thereof
DE60222504T2 (de) * 2001-07-06 2008-06-19 Halo Lsi Design And Device Technology Inc. Verfahren zur Herstellung von selbstjustierenden L-förmigen Seitenwand-Abstandsstücken
JP2003163292A (ja) * 2001-08-13 2003-06-06 Halo Lsi Inc ツインｎａｎｄ素子構造、そのアレイ動作およびその製造方法
JP2003218244A (ja) * 2002-01-24 2003-07-31 Seiko Epson Corp 半導体装置の製造方法
US6624028B1 (en) * 2002-03-04 2003-09-23 Megawin Technology Co., Ltd. Method of fabricating poly spacer gate structure
US6838344B2 (en) * 2002-03-12 2005-01-04 Halo Lsi, Inc. Simplified twin monos fabrication method with three extra masks to standard CMOS
JP4647175B2 (ja) * 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP2003332472A (ja) * 2002-05-16 2003-11-21 Sony Corp 不揮発性半導体メモリ装置およびその製造方法
US6746920B1 (en) * 2003-01-07 2004-06-08 Megawin Technology Co., Ltd. Fabrication method of flash memory device with L-shaped floating gate
JP4629982B2 (ja) * 2004-02-13 2011-02-09 ルネサスエレクトロニクス株式会社 不揮発性記憶素子およびその製造方法
US7352033B2 (en) * 2005-08-30 2008-04-01 Halo Lsi Inc. Twin MONOS array for high speed application

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020067641A1 (en) * 2000-12-05 2002-06-06 Halo Lsi Device & Design Technology Inc. Usage of word voltage assistance in twin MONOS cell during program and erase
JP2002231829A (ja) * 2001-01-22 2002-08-16 Halo Lsi Design & Device Technol Inc 不揮発性半導体メモリおよびその製造方法
US20040256653A1 (en) * 2003-05-13 2004-12-23 Hiroshi Iwata Semiconductor device and manufacturing method therefor, portable electronic equipment, and IC card
CN1707798A (zh) * 2004-06-04 2005-12-14 松下电器产业株式会社 非易失半导体存储装置及其制造方法
CN1728401A (zh) * 2004-07-29 2006-02-01 株式会社瑞萨科技 半导体器件及其制造方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103904081B (zh) * 2012-12-26 2018-05-01 爱思开海力士有限公司 非易失性存储器件及其制造方法
CN103904081A (zh) * 2012-12-26 2014-07-02 爱思开海力士有限公司 非易失性存储器件及其制造方法
CN103366810A (zh) * 2013-07-26 2013-10-23 上海宏力半导体制造有限公司 Eeprom存储器阵列
CN103366810B (zh) * 2013-07-26 2017-07-28 上海华虹宏力半导体制造有限公司 Eeprom存储器阵列
CN104752435B (zh) * 2013-12-27 2019-04-09 瑞萨电子株式会社 半导体器件
CN104752435A (zh) * 2013-12-27 2015-07-01 瑞萨电子株式会社 半导体器件
CN107112237B (zh) * 2014-10-15 2019-02-15 株式会社佛罗迪亚 半导体装置及其制造方法
CN107112237A (zh) * 2014-10-15 2017-08-29 株式会社佛罗迪亚 半导体装置及其制造方法
CN107148668A (zh) * 2014-10-15 2017-09-08 株式会社佛罗迪亚 半导体集成电路装置的制造方法及半导体集成电路装置
CN107912068A (zh) * 2015-08-13 2018-04-13 株式会社佛罗迪亚 半导体集成电路装置的制造方法及半导体集成电路装置
KR20180031629A (ko) * 2015-08-13 2018-03-28 플로디아 코포레이션 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치
CN107912068B (zh) * 2015-08-13 2021-08-06 株式会社佛罗迪亚 半导体集成电路装置的制造方法及半导体集成电路装置
KR102582876B1 (ko) 2015-08-13 2023-09-27 플로디아 코포레이션 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치
CN109313924A (zh) * 2016-06-10 2019-02-05 赛普拉斯半导体公司 减少非易失性存储器单元阵列中的编程干扰的方法和设备
CN109313924B (zh) * 2016-06-10 2019-11-12 赛普拉斯半导体公司 减少非易失性存储器单元阵列中的编程干扰的方法和设备
CN109216466A (zh) * 2017-07-05 2019-01-15 北京兆易创新科技股份有限公司 存储单元及存储器
CN110246845A (zh) * 2018-03-07 2019-09-17 瑞萨电子株式会社 半导体器件和半导体器件的制造方法
CN117295341A (zh) * 2023-09-28 2023-12-26 北京大学 铁电非易失存储器及制备方法

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