KR20020080228A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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KR20020080228A KR1020010061007A KR20010061007A KR20020080228A KR 20020080228 A KR20020080228 A KR 20020080228A KR 1020010061007 A KR1020010061007 A KR 1020010061007A KR 20010061007 A KR20010061007 A KR 20010061007A KR 20020080228 A KR20020080228 A KR 20020080228A
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Abstract

소거 시의 디스터브(disturb) 불량의 발생을 억제할 수 있는 불휘발성 반도체 기억 장치를 얻는다.
비트선 BL은 매트릭스의 열 방향으로 연장하여 형성되어 있다. 채널 영역 CH 상에는 게이트 전극(9)이 형성되어 있다. 불휘발성 반도체 기억 장치는 게이트 전극(9)과 워드선을 상호 접속하기 위한 플러그(10)를 구비하고 있다. 각 행의 워드선은, 2개의 서브워드선 WL을 각각 구비하고 있다. 서브워드선 WL1a, WL1b 및 서브워드선 WL2a, 2b는 각각 동일한 행에 속하는 서브워드선이다. 서브워드선 WL1a는 플러그(1012, 1014)에 접촉하고, 서브워드선 WL1b는 플러그(1011, 1013)에 접촉하며, 서브워드선 WL2a는 플러그(1022, 1024)에 접촉하고, 서브워드선 WL2b는 플러그(1021, 1023)에 접촉한다.

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY}
본 발명은 불휘발성 반도체 기억 장치에 관한 것으로, 특히 NROM (Nitride Read Only Memory)형의 불휘발성 반도체 기억 장치의 구조에 관한 것이다.
도 61은 종래의 NROM 형의 종래의 불휘발성 반도체 기억 장치의 구조의 일부를 나타내는 상면도이다. 단, 도 61에서는 워드선 WL1, WL2와, 비트선 BL1, BL2와, 채널 영역 CH1∼CH3과의 배치 관계만을 모식적으로 나타내고 있다. 워드선 WL1, WL2는 소정 방향(이하 「행 방향」)으로 연장하여 형성되고 있다. 비트선 BL1, BL2는 행 방향으로 직교하는 방향(이하 「열 방향」)으로 연장하여 형성되고있다. 채널 영역 CH1∼CH3은 상호 인접하는 비트선사이에서 열 방향으로 연장하여 형성된다.
도 62는, 메모리 셀 트랜지스터의 구조를 나타내는 단면도이다. 도 62는, 도 61에 나타낸 선분 A1-A1을 따라 취한 단면 구조에 상당한다. 실리콘 기판(101)의 상면 내에는, 소자 형성 영역을 규정하기 위한 LOCOS(LOCal Oxidation of Silicon)형의 소자 분리 절연막(10612, 10623)이 선택적으로 형성된다. 소자 분리 절연막(10612, 10623)의 계면 부분에서의 실리콘 기판(101) 내에는, n+형의 불순물 확산 영역(10712, 10723)이 형성되어 있다. 불순물 확산 영역(10712, 10723)은, 도 61에 나타낸 비트선 BL1, BL2에 대응한다. 불순물 확산 영역(10712, 10723)은 소자 분리 절연막(10612, 10623) 아래의 실리콘 기판(101) 내에 이온 주입법으로 n형의 불순물을 도입한 후, 그 불순물을 열 확산함으로써 형성한다.
소자 형성 영역 내에서의 실리콘 기판(101)의 상면 상에는 ONO 막(1051∼1053)이 형성되어 있다. ONO 막(1051∼1053)은 소자 분리 절연막(10612, 10623)의 단부 상에도 연장하여 형성되어 있다. ONO 막(1051∼1053)은 실리콘 산화막(1021∼1023), 실리콘 질화막(1031∼1033), 및 실리콘 산화막(1041∼1043)이 그 순서대로 실리콘 기판(101) 상에 형성된 3층 구조를 이룬다. MNOS(Metal Nitride Oxide Semiconductor)형의 메모리 셀 트랜지스터와는 달리, 전자의 터널링 현상을방지하기 위해 실리콘 산화막(1021∼1023, 1041∼1043)의 막 두께는 5㎚ 이상이다.
ONO 막(1051∼1053) 및 소자 분리 절연막(10612, 10623) 상에는 도전막(1091)이 형성되어 있다. 도전막(1091)은 예를 들면 폴리사이드 구조나 폴리 메탈 구조를 이룬다. 단, 메모리 셀 트랜지스터 동작의 고속화를 도모하기 위해, 폴리사이드 구조보다도 저저항인 폴리 메탈 구조를 채용하는 것이 바람직하다. 도전막(1091)은 도 61에 나타낸 워드선 WL1에 대응한다. 소자 형성 영역 내에서의 실리콘 기판(101)의 상면 내에는 p형의 채널 영역(1081∼1083)이 형성되어 있다. 채널 영역(1081∼1083)은 도 61에 나타낸 채널 영역 CH1∼CH3에 대응한다. 채널 영역(1081∼1083)의 불순물 농도를 조정함으로써, 메모리 셀 트랜지스터의 임계치 전압을 원하는 값으로 설정할 수 있다.
불순물 확산 영역(10712, 10723)은 메모리 셀 트랜지스터의 소스·드레인 영역으로서 기능한다. ONO막(1051∼1053)은 메모리 셀 트랜지스터의 게이트 절연막으로서 기능한다. ONO막(1051∼1053) 상에 위치하는 부분의 도전막(1091)은 메모리 셀 트랜지스터의 게이트 전극으로서 기능한다.
소자 분리 절연막(10612, 10623)은 이하와 같이 함으로써 형성된다. 우선, 실리콘 기판(101)의 상면 상에 ONO 막을 전면에 형성한다. 이어서, 그 ONO 막을패터닝함으로써 ONO 막(1051∼1053)을 형성한다. 이에 따라, 실리콘 기판(101)의 상면의 일부가 노출된다. 이어서, 노출된 부분의 실리콘 기판(101)을 열 산화함으로써, 소자 분리 절연막(10612, 10623)을 형성한다. 이와 같이, ONO 막(1051∼1053)에, 메모리 셀 트랜지스터의 게이트 절연막으로서의 기능 외에, 소자 분리 절연막(10612, 10623)을 형성할 때의 산화 방지 마스크로서의 기능도 갖게 함으로써, 제조 공정 수를 삭감시킬 수 있다.
NROM 형의 불휘발성 반도체 기억 장치에 있어서는, 후술된 바와 같이 하나의 메모리 셀 트랜지스터의 두 부분에 각각 1 비트, 즉 합계 2 비트의 정보를 기억할 수 있다. 또한, 도 61을 참조하여, NROM 형의 불휘발성 반도체 기억 장치의 단위 셀 면적은 2F×2.5F=5F2이다. 여기서, F(featured size)는 설계 규칙에 상당한다. F=0.35㎛인 경우에는 5F2=0.6125㎛2이고, F=0.25㎛인 경우에는 5F2=0.3125㎛2이다. 또한, NROM형의 불휘발성 반도체 기억 장치는 기존의 CMOS 프로세스에 4매의 포토마스크(메모리 셀용으로 2매, 주변 회로용으로 2매)를 추가하는 것만으로, 비교적 간단히 제조할 수 있다. 이러한 이유에 의해, NROM 형의 불휘발성 반도체 기억 장치는 기억 밀도가 높고, 또한 제조 비용이 저렴하다는 특징을 갖고 있다.
이어서, NROM 형의 메모리 셀 트랜지스터의 동작에 대하여 구체적으로 설명한다. NROM 형의 메모리 셀 트랜지스터는, 하나의 메모리 셀 트랜지스터의 두 부분에 각 1비트의 정보를 기억할 수 있다. 본 명세서에서는, 정보를 기억하는 한부분을 BitR로 하고, 다른 부분을 BitL로 정의한다.
도 63은 기입 동작을 설명하기 위한 모식도이다. 도 63(a)는 BitR에 대한 기입 동작을 나타내고 있다. 소스 영역으로서 기능하는 불순물 확산 영역(10712)에는 VS=0V의 전압이 인가되고, 드레인 영역으로서 기능하는 불순물 확산 영역(10723)에는 VD=4V의 전압이 인가되며, 게이트 전극(1091)에는 VG=8V의 전압이 인가된다. 이에 따라, 채널 열 전자(channel hot electron)가 실리콘 산화막(1022)을 통해 실리콘 질화막(1032) 내에 주입되고, 주입된 전자는 실리콘 질화막(1032) 내에 이산적으로 분포되어 있는 트랩(포획 준위 혹은 포획 중심이라고도 함)에 포획되어 축적된다. 플래시 메모리 등의 플로우팅 게이트 내에 축적된 전자와는 달리, 실리콘 질화막(1032) 내에 축적된 전자는 실리콘 질화막(1032) 내를 가로 방향(게이트 길이 방향)으로 확산하기 어렵다. 또, 기입에 필요한 전자는 200∼500개로 적으므로, 100㎱ 정도의 단시간에 기입이 완료된다. 불순물 확산 영역(10712, 10723)에 인가하는 전압을 상기와 반대로 함으로써, 도 63(b)에 도시된 바와 같이 BitL에 대한 기입을 행할 수 있다.
도 64는 소거 동작을 설명하기 위한 모식도이다. 도 64(a)는 BitR에 관한 소거 동작을 나타내고 있다. 불순물 확산 영역(10712)에는 VSD12=0V의 전압이 인가되고, 불순물 확산 영역(10723)에는 VSD23=4V의 전압이 인가되며, 게이트 전극(1091)에는 VG=-6V의 전압이 인가된다. 이에 따라, 실리콘 기판(101)(혹은 채널 영역(1082)과 불순물 확산 영역(10723) 사이에 전위차가 생기고, 실리콘 기판(101)의 에너지 대역이 구부러지게 되어, 대역간 터널 전류가 흐른다. 대역간 터널 전류에 의해 핫 홀이 유기되며, 이 핫 홀은 -6V의 게이트 전압에 가까워져서, 실리콘 산화막(1022)을 통해 실리콘 질화막(1032) 내로 주입된다. 그리고, 주입된 홀은 실리콘 질화막(1032) 내에 축적되어 있는 전자와 결합하고, 그 결과 BitR의 기억 정보가 소거된다. 또, 소거해야 할 전자가 적기 때문에, 1∼10㎲ 정도의 단시간에 소거가 완료된다. 불순물 확산 영역(10712, 10723)에 인가하는 전압을 상기된 바와 반대로 함으로써, 도 64(b)에 도시된 바와 같이 BitL에 관한 소거를 행할 수 있다.
도 65는 판독 동작을 설명하기 위한 모식도이다. 도 65(a)는 BitR로부터의 판독 동작을 나타내고 있다. 드레인 영역으로서 기능하는 불순물 확산 영역(10712)에는 VD=1.5V의 전압이 인가되고, 소스 영역으로서 기능하는 불순물 확산 영역(10723)에는 VS=0V의 전압이 인가되며, 게이트 전극(1091)에는 VG=3V의 전압이 인가된다. 불순물 확산 영역(10712)에 VD=1.5V의 전압을 인가함으로써, BitL의 기억 내용에 상관없이 채널 전류를 불순물 확산 영역(10712)으로 흘릴 수 있다. BitR의 실리콘 질화막(1032)내에 전자가 축적되어 있는 경우에는 임계치 전압이 높아진 상태이기 때문에, 게이트 전극(1091)에 3V의 전압을 인가해도 채널 전류는 흐르지않는다. 한편, BitR의 실리콘 질화막(1032) 내에 전자가 축적되지 않은 경우에는, 임계치 전압이 낮게 되어 있는 상태이기 때문에, 게이트 전극(1091)에 대한 3V의 전압의 인가에 의해서 채널 전류가 흐른다. 따라서, 드레인 전류 혹은 드레인 전압을 검출함으로써, BitR의 기억 정보를 판독할 수 있다. 불순물 확산 영역(10712, 10723)에 인가하는 전압을 상기된 바와 반대로 함으로써, 도 65(b)에 도시된 바와 같이 BitL로부터의 판독을 행할 수 있다.
도 66은 종래의 NROM형의 불휘발성 반도체 기억 장치의 메모리 셀 어레이의 구성을 나타내는 회로도이다. 비트선은, 메인 비트선 MBL1, MBL2와 서브비트선 SBL1∼SBL5의 계층 구조를 이루고 있다. 도 61에 나타낸 비트선 BL1, BL2나 도 62에 나타낸 불순물 확산 영역(10712, 10723)은 도 66의 서브비트선 SBL1∼SBL5에 상당한다. 도 66에는 2개의 메인 비트선 MBL1, MBL2와 5개의 서브비트선 SBL1∼SBL5가 도시되어 있지만, 이들 비트선의 개수는 이에 한정되는 것은 아니다. 양단의 서브비트선 SBL1, SBL5를 제외한 서브비트선 SBL2∼SBL4는, 행 방향으로 인접하는 두개의 메모리 셀에 공유되어 있으며, 이에 따라 메모리 셀 어레이의 높은 집적도가 실현된다.
서브비트선 SBL1∼SBL5의 양단에는 선택 트랜지스터 ST1a∼ST4a, ST2b∼ST5b가 각각 접속되어 있다. 선택 트랜지스터 ST1a∼ST4a는 메인 비트선 MBL1에 접속되어 있고, 선택 트랜지스터 ST2b∼ST5b는 메인 비트선 MBL2에 접속되어 있다. 선택 트랜지스터 ST1a∼ST4a, ST2b∼ST5b의 각 게이트는 선택 배선 SL1a∼SL4a, SL2b∼SL5b에 각각 접속되어 있다. 선택 배선 SL1a∼SL4a, SL2b∼SL5b에 인가하는 전압에 의해, 메인 비트선 MBL1, MBL2와 서브비트선 SBL1∼SBL5의 접속을 제어할 수 있다.
예를 들면 메모리 셀 트랜지스터 MT11을 대상으로, 도 63(a)의 기입 동작을 행하는 경우를 생각해보자. 우선, 메인 비트선 MBL1에 0V의 전압을 인가하고, 메인 비트선 MBL2에 4V의 전압을 인가한다. 이어서, 선택 배선 SL1a에 1.5V+Vth의 전압을 인가함과 함께 선택 배선 SL2b에 4V+Vth의 전압을 인가한다. 여기서, Vth는 선택 트랜지스터 ST1a∼ST4a, ST2b∼ST5b의 임계치 전압이다. 이에 따라, 서브비트선 SBL1, SBL2에는 각각 0V, 4V의 전압이 인가된다. 이어서, 워드선 WL1에 8V의 전압을 인가함으로써, 메모리 셀 트랜지스터 MT11의 서브비트선 SBL2측의 ONO 막 내에 전자가 주입되어, BitR에 대한 기입이 행해진다.
도 67은 메모리 셀 트랜지스터 MT11의 BitR에 관하여, 기입, 판독 및 소거의 각 동작을 나타내는 타이밍차트이다. 기입 동작은 상기에서 설명한 바와 같다. 판독을 행하는 경우에는, 메인 비트선 MBL1, MBL2에 각각 1.5V, 0V의 전압을 인가하고, 선택 배선 SL1a, SL2b에 1.5V+Vth의 전압을 인가하며, 워드선 WL1에 3V의 전압을 인가한다. 또한, 소거를 행하는 경우에는, 메인 비트선 MBL1, MBL2에 각각 0V, 4V의 전압을 인가하고, 선택 배선 SL1a, SL2b에 각각 1.5V+Vth, 4V+Vth의 전압을 인가하며, 워드선 WL1에 -6V의 전압을 인가한다. 또, 1.5V 및 0V의 2개의 전원을 사용하는 경우, 이들 이외의 8V, 4V, 3V, -6V의 각 전압은 칩의 내부에서 생성할 필요가 있다.
그러나, 이러한 종래의 불휘발성 반도체 기억 장치에는 이하와 같은 문제점이 있었다.
<제1 문제점>
도 68은 행 방향에 인접하는 두개의 메모리 셀 트랜지스터 MT12, MT13의 구조를 나타내는 단면도이다. 불순물 확산 영역(10723)은 두개의 메모리 셀 트랜지스터 MT12, MT13에 공유되어 있다. ONO 막(1052) 상에 위치하는 부분의 도전막(1091)은 메모리 셀 트랜지스터 MT12의 게이트 전극으로서 기능하고, ONO막(1053) 상에 위치하는 부분의 도전막(1091)은 메모리 셀 트랜지스터 MT13의 게이트 전극으로서 기능한다. 메모리 셀 트랜지스터 MT12의 게이트 전극과, 메모리 셀 트랜지스터 MT13의 게이트 전극은, 소자 분리 절연막(10623) 상에 위치하는 부분의 도전막(1091)을 통해 상호 전기적으로 접속된다.
메모리 셀 트랜지스터 MT12의 BitR 및 메모리 셀 트랜지스터 MT13의 BitL에 관하여, ONO 막(1052, 1053) 내에 모두 전자가 축적되어 있는 것으로 한다. 여기서, 메모리 셀 트랜지스터 MT12의 BitR의 기억 내용을 소거하는 경우에 대해 생각한다. 이러한 경우, 불순물 확산 영역(10712)에 0V, 불순물 확산 영역(10723)에 4V, 도전막(1091)에 -6V의 각 전압을 인가함으로써, ONO막(1052) 내로 핫 홀을 주입하고, 이에 따라 기억 내용의 소거가 행해진다.
그러나, 이 때 인접하는 비선택된 메모리 셀 트랜지스터 MT13에서도, 불순물 확산 영역(10723)에 대한 4V의 전압의 인가에 기인하여 핫 홀이 유기된다. 또한, 메모리 셀 트랜지스터 MT13의 게이트 전극에도 -6V의 전압이 인가되기 때문에, 유기된 핫 홀은 ONO 막(1053)내로 주입된다. 그 결과, 비선택된 메모리 셀 트랜지스터 MT13의 BitL의 기억 내용이 소거되어 버린다. 이와 같이 종래의 불휘발성 반도체 기억 장치에 의하면, 메모리 셀 트랜지스터의 기억 내용의 소거 시에, 그에 인접하는 비선택된 메모리 셀 트랜지스터의 기억 내용도 함께 소거되는, 즉 소거 시의 디스터브 불량이 발생하는 문제점이 있었다.
<제2 문제점>
도 62에 도시된 바와 같이, NROM형의 메모리 셀 트랜지스터에서는 실리콘 기판(101) 내에 n+형의 불순물 확산 영역(107)이 형성되어 있고, 불순물 확산 영역(107)이 도 66의 서브비트선 SBL에 대응한다. 여기서, 예를 들면 폴리사이드 구조인 워드선 WL의 시트 저항이 5∼6Ω/□ 정도인데 비해, n+형의 불순물 확산 영역(107)의 시트 저항은 100Ω/□ 정도이다. 그 때문에, 워드선 WL에 비해 서브비트선 SBL에서의 신호 전달의 지연 시간이 커지기 때문에, 전체적으로 메모리 셀 트랜지스터의 동작 속도가 늦어진다는 문제점이 있었다.
<제3 문제점>
상기된 바와 같이, NROM 형의 메모리 셀 트랜지스터에서는 ONO막(105) 내의 전자의 축적 유무에 기인하는 메모리 셀 트랜지스터의 임계치 전압의 높고 낮음을 검출함으로써, 상기 메모리 셀 트랜지스터의 기억 내용을 판독한다. 따라서, 메모리 셀 트랜지스터의 기억 내용을 정확하게 판독하기 위해서는, ONO막(105) 내에 전자가 축적되어 있는 경우의 임계치 전압과, 전자가 축적되지 있지 않은 경우의 임계치 전압과의 차이가 큰 것, 즉 임계치 전압의 분포가 예리한 것이 바람직하다.
도 69는 임계치 전압의 분포를 나타내는 도면이다. ONO 막(105) 내에 전자가 축적되어 있는 메모리 셀 트랜지스터의 임계치 전압의 분포가「0」에 대응하며, 전자가 축적되지 있지 않은 메모리 셀 트랜지스터의 임계치 전압의 분포가 「1」에 대응한다. 분포 「0」의 최대치와 분포 「1」의 최소치와의 차이(이하「WINDOW」)가 클 수록, 메모리 셀 트랜지스터의 기억 내용을 정확하게 판독할 수 있다. 그러나, 도 69에 도시된 바와 같이 초기의 상태에서는 비교적 큰 WINDOW는 메모리 셀 트랜지스터의 동작이 반복되는 동안에 점차로 작아진다.
도 70은 종래의 메모리 셀 트랜지스터의 구조를 나타내는 단면도이다. 도 70에 도시된 바와 같이 WINDOW의 축소화는 실리콘 질화막(103) 단부의 트랩에 포획되고 축적된 전자가 호핑(hopping) 등에 의해 중앙 방향으로 서서히 이동하는 것 등에 기인하여 발생한다. 이와 같이 종래의 불휘발성 반도체 기억 장치에 의하면, 메모리 셀 트랜지스터의 동작이 반복되는 동안에 WINDOW가 서서히 작아지게 되어, 메모리 셀 트랜지스터의 기억 내용을 정확하게 판독할 수 없게 된다는 문제점이 있었다.
본 발명은 이들의 문제점을 해결하기 위해 이루어진 것으로, 소거 시의 디스터브 불량의 발생을 억제하거나 회피하고, 서브비트선의 고저항에 기인하는 메모리 셀 트랜지스터의 동작 속도의 저하를 억제하며, 및 WINDOW의 축소화에 기인하는 메모리 셀 트랜지스터의 오동작을 회피할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 하는 것이다.
도 1은 본 발명의 실시예1에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도.
도 2는 도 1에 나타낸 구조에 워드선을 추가하여 나타내는 상면도.
도 3은 도 2에 나타낸 선분 A2-A2를 따라 취한 단면 구조를 나타내는 단면도.
도 4는 도 2에 나타낸 선분 A3-A3을 따라 취한 단면 구조를 나타내는 단면도.
도 5는 본 발명의 실시예1의 제1 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도.
도 6은 도 5에 나타낸 구조에 워드선을 추가하여 나타내는 상면도.
도 7은 본 발명의 실시예1의 제2 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도.
도 8은 도 7에 나타낸 구조에 워드선을 추가하여 나타내는 상면도.
도 9는 본 발명의 실시예1의 제3 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도.
도 10은 도 9에 나타낸 구조에 워드선을 추가하여 나타내는 상면도.
도 11은 본 발명의 실시예1의 제4 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도.
도 12는 도 11에 나타낸 구조에 워드선을 추가하여 나타내는 상면도.
도 13은 본 발명의 실시예1의 제5 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도.
도 14는 도 13에 나타낸 구조에 워드선을 추가하여 나타내는 상면도.
도 15는 본 발명의 실시예1의 제6 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도.
도 16은 도 15에 나타낸 구조에 워드선을 추가하여 나타내는 상면도.
도 17은 본 발명의 실시예1의 제7 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도.
도 18은 도 17에 나타낸 구조에 워드선을 추가하여 나타내는 상면도.
도 19는 본 발명의 실시예1의 제8 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도.
도 20은 도 19에 나타낸 구조에 워드선을 추가하여 나타내는 상면도.
도 21은 본 발명의 실시예1의 제9 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도.
도 22는 도 21에 나타낸 구조에 워드선을 추가하여 나타내는 상면도.
도 23은 본 발명의 실시예1의 제10 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도.
도 24는 도 23에 나타낸 구조에 워드선을 추가하여 나타내는 상면도.
도 25는 본 발명의 실시예2에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도.
도 26은 도 25에 나타낸 선분 A4-A4를 따라 취한 단면 구조를 나타내는 단면도.
도 27은 본 발명의 실시예2의 제1 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도.
도 28은 도 27에 나타낸 선분 A5-A5를 따라 취한 단면 구조를 나타내는 단면도.
도 29는 본 발명의 실시예2의 제2 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도.
도 30은 도 29에 나타낸 선분 A6-A6을 따라 취한 단면 구조를 나타내는 단면도.
도 31은 본 발명의 실시예2의 제3 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도.
도 32는 본 발명의 실시예2의 제4 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도.
도 33은 도 32에 나타낸 구조에 워드선을 추가하여 나타내는 상면도.
도 34는 본 발명의 실시예3에 따른 불휘발성 반도체 기억 장치에 관한 것으로, 메모리 셀 트랜지스터의 구조를 나타내는 단면도.
도 35는 본 발명의 실시예3의 제1 변형예에 따른 불휘발성 반도체 기억 장치에 관한 것으로, 메모리 셀 트랜지스터의 구조를 나타내는 단면도.
도 36은 본 발명의 실시예3의 제2 변형예에 따른 불휘발성 반도체 기억 장치에 관하여, 메모리 셀 트랜지스터의 구조를 나타내는 단면도.
도 37은 본 발명의 실시예3의 제3 변형예에 따른 불휘발성 반도체 기억 장치에 관하여, 메모리 셀 트랜지스터의 구조를 나타내는 단면도.
도 38은 본 발명의 실시예3의 제4 변형예에 따른 불휘발성 반도체 기억 장치에 관하여 메모리 셀 트랜지스터의 구조를 나타내는 단면도.
도 39는 도 36에 나타낸 게이트 절연막의 형성 방법을 공정순으로 나타내는 단면도.
도 40은 도 36에 나타낸 게이트 절연막의 형성 방법을 공정순으로 나타내는 단면도.
도 41은 도 37에 나타낸 게이트 절연막의 형성 방법을 공정순으로 나타내는 단면도.
도 42는 도 37에 나타낸 게이트 절연막의 형성 방법을 공정순으로 나타내는 단면도.
도 43은 본 발명의 실시예4에 따른 불휘발성 반도체 기억 장치의 전체 구성을 나타내는 블록도.
도 44는 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치의 구조를 나타내는 단면도.
도 45는 본 발명의 실시예5의 제1 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 나타내는 단면도.
도 46은 본 발명의 실시예5의 제1 변형예에 따른 불휘발성 반도체 기억 장치에 관하여, STI의 형성 방법을 공정순으로 나타내는 단면도.
도 47은 본 발명의 실시예5의 제1 변형예에 따른 불휘발성 반도체 기억 장치에 관하여, STI의 형성 방법을 공정순으로 나타내는 단면도.
도 48은 본 발명의 실시예5의 제1 변형예에 따른 불휘발성 반도체 기억 장치에 관하여, STI의 형성 방법을 공정순으로 나타내는 단면도.
도 49는 본 발명의 실시예5의 제1 변형예에 따른 불휘발성 반도체 기억 장치에 관하여, STI의 형성 방법을 공정순으로 나타내는 단면도.
도 50은 본 발명의 실시예5의 제1 변형예에 따른 불휘발성 반도체 기억 장치에 관하여, STI의 형성 방법을 공정순으로 나타내는 단면도.
도 51은 본 발명의 실시예5의 제1 변형예에 따른 불휘발성 반도체 기억 장치에 관하여, STI의 형성 방법을 공정순으로 나타내는 단면도.
도 52는 본 발명의 실시예5의 제1 변형예에 따른 불휘발성 반도체 기억 장치에 관하여, STI의 형성 방법을 공정순으로 나타내는 단면도.
도 53은 본 발명의 실시예5의 제1 변형예에 따른 불휘발성 반도체 기억 장치에 관하여, STI의 형성 방법을 공정순으로 나타내는 단면도.
도 54는 본 발명의 실시예5의 제2 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 나타내는 단면도.
도 55는 본 발명의 실시예5의 제3 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 나타내는 단면도.
도 56은 본 발명의 실시예5의 제3 변형예에 따른 불휘발성 반도체 기억 장치의 전체 구성을 나타내는 블록도.
도 57은 본 발명의 실시예5의 제4 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 나타내는 단면도.
도 58은 본 발명의 실시예5의 제5 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 나타내는 단면도.
도 59는 본 발명의 실시예5의 제6 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 나타내는 단면도.
도 60은 본 발명의 실시예5의 제7 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 나타내는 단면도.
도 61은 종래의 불휘발성 반도체 기억 장치의 구조의 일부를 나타내는 상면도.
도 62는 종래의 메모리 셀 트랜지스터의 구조를 나타내는 단면도.
도 63은 기입 동작을 설명하기 위한 모식도.
도 64는 소거 동작을 설명하기 위한 모식도.
도 65는 판독 동작을 설명하기 위한 모식도.
도 66은 종래의 불휘발성 반도체 기억 장치의 메모리 셀 어레이의 구성을 나타내는 회로도.
도 67은 종래의 메모리 셀 트랜지스터에 관하여, 기입, 판독, 및 소거의 각 동작을 나타내는 타이밍차트.
도 68은 행 방향으로 인접하는 두개의 메모리 셀 트랜지스터의 구조를 나타내는 단면도.
도 69는 종래의 메모리 셀 트랜지스터의 임계치 전압의 분포를 나타내는 도면.
도 70은 종래의 메모리 셀 트랜지스터의 구조를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
1a : 지지 기판
1b : 매립 산화막
1c : 실리콘층
1d : SOI 기판
5 : ONO막
7 : 불순물 확산 영역
9 : 게이트 전극
10, 13, 14, 20, 35 : 플러그
11, 12, 31, 36 : 층간 절연막
32, 39, 151a, 151b : 금속 배선
50, 52, 54, 55 : 게이트 절연막
51 : 폴리실리콘막
53 : 실리콘
56 : 실리콘 질화막
81 : 패리티 체크 회로
70 : 메모리 셀 어레이부
71 : 행 디코더
72 : 행 드라이버
74 : 열 디코더
6s1∼6s6 : STI
158 : 오목부
본 발명의 제1 특징에 따른 불휘발성 반도체 기억 장치는, 반도체 기판과, 반도체 기판 내에 매트릭스형상으로 형성된 복수의 메모리 셀 트랜지스터와, 매트릭스의 열마다 형성된 복수의 비트선과, 매트릭스의 행마다 형성된 복수의 워드선을 구비하고, 워드선은 복수의 서브워드선을 가지며, 매트릭스의 행 방향으로 상호 인접하는 메모리 셀 트랜지스터의 각 게이트 전극은, 상이한 서브워드선에 접속되는 것을 특징으로 하는 것이다.
또한, 본 발명의 제2 특징에 따른 불휘발성 반도체 기억 장치는, 제1 특징과 관련하여, 메모리 셀 트랜지스터를 피복하여 형성된 층간 절연막을 더 구비하고, 서브워드선은 매트릭스의 행 방향으로 연장하여 층간 절연막 내에 형성되며, 게이트 전극은 전자를 축적할 수 있는 게이트 절연막을 통해 반도체 기판 상에 형성되고, 또한 층간 절연막 내에 형성된 플러그를 통해 서브워드선에 접속되며, 게이트 전극과 플러그와의 컨택트 부분에는 게이트 전극의 광폭부가 형성되는 것을 특징으로 하는 것이다.
또한, 본 발명의 제3 특징에 따른 불휘발성 반도체 기억 장치는, 제1 특징에관련하여, 메모리 셀 트랜지스터를 피복하여 형성된 층간 절연막을 더 구비하고, 서브워드선은 매트릭스의 행 방향으로 연장하여 층간 절연막 내에 형성되어 있고, 게이트 전극은, 전자를 축적할 수 있는 게이트 절연막을 통해 반도체 기판 상에 형성되며, 또한 층간 절연막 내에 형성된 플러그를 통해 서브워드선에 접속되고, 플러그는 게이트 전극의 중앙부에 컨택트되는 것을 특징으로 하는 것이다.
또한, 본 발명의 제4 특징에 따른 불휘발성 반도체 기억 장치는, 제1 특징에 관련하여, 메모리 셀 트랜지스터를 피복하여 형성된 층간 절연막을 더 구비하고, 서브워드선은 층간 절연막 내에 형성되어 있고, 게이트 전극은 전자를 축적할 수 있는 게이트 절연막을 통해 반도체 기판 상에 형성되며, 또한 층간 절연막 내에 형성된 플러그를 통해 서브워드선에 접속되고, 서브워드선은 매트릭스의 행 방향을 따라 직선형으로 연장하는 것을 특징으로 하는 것이다.
또한, 본 발명의 제5 특징에 따른 불휘발성 반도체 기억 장치는, 제1 특징에 관련하여, 비트선은 매트릭스의 열 방향으로 연장하여 반도체 기판 내에 형성된 불순물 확산 영역을 구비하며, 메모리 셀 트랜지스터를 피복하여 형성된 층간 절연막과, 매트릭스의 열 방향으로 연장하여 층간 절연막 내에 형성되며, 층간 절연막 내에 형성된 플러그를 통해 불순물 확산 영역에 접속되고, 불순물 확산 영역보다도 도전율이 높은 배선을 더 구비하는 것을 특징으로 하는 것이다.
또한, 본 발명의 제6 특징에 따른 불휘발성 반도체 기억 장치에 있어서, 제1 특징에 관련하여, 서브워드선은 매트릭스의 행 방향으로 연장하여 형성되고, 또한 전자를 축적할 수 있는 게이트 절연막을 통해 반도체 기판 상에 형성된, 메모리 셀트랜지스터의 게이트 전극으로서 기능하는 부분을 구비하며, 메모리 셀 트랜지스터를 피복하여 형성된 층간 절연막과, 매트릭스의 행 방향으로 연장하여 층간 절연막 내에 형성되고, 층간 절연막 내에 형성된 플러그를 통해 서브워드선에 접속되고, 서브워드선보다도 도전율이 높은 배선을 더 구비하는 것을 특징으로 하는 것이다.
또한, 본 발명의 제7 특징에 따른 불휘발성 반도체 기억 장치는 제1 내지 제6 특징 중 어느 하나와 관련하여, 게이트 전극은 전하를 축적할 수 있는 전하 축적 영역을 구비하는 게이트 절연막을 통해 반도체 기판의 주면 상에 형성되며, 메모리 셀 트랜지스터는 반도체 기판의 주면 내에 형성된 소스·드레인 영역을 더 구비하고, 전하 축적 영역은, 소스·드레인 영역에 근접하는 게이트 절연막의 단부 내에만 형성되는 것을 특징으로 하는 것이다.
또한, 본 발명의 제8 특징에 따른 불휘발성 반도체 기억 장치는, 제7 특징과 관련하여, 게이트 절연막은 실리콘 산화막이, 전하 축적 영역은 실리콘 산화막 내에 형성된 폴리실리콘막인 것을 특징으로 하는 것이다.
또한, 본 발명의 제9 특징에 따른 불휘발성 반도체 기억 장치는, 제1 내지 제8 특징 중 어느 하나와 관련하여, 열 어드레스 신호에 기초하여 복수의 비트선 중에서 활성화해야 할 비트선을 검출하는 검출 회로와, 행 어드레스 신호와, 검출 회로에 의한 검출의 결과에 기초하여, 복수의 서브워드선 중에서 활성화해야 할 서브워드선을 선택하는 선택 회로를 더 구비하는 것을 특징으로 하는 것이다.
또한, 본 발명의 제10 특징에 따른 불휘발성 반도체 기억 장치는, 제1 내지 제8 특징 중 어느 하나와 관련하여 워드선은 2개의 서브워드선을 구비하며, 열 어드레스 신호의 패리티를 검출하는 패리티 체크 회로와, 행 어드레스 신호와, 패리티 체크 회로에 의한 검출의 결과에 기초하여 2개의 서브워드선 중에서 활성화해야 할 1개의 서브워드선을 선택하는 선택 회로를 더 구비하는 것을 특징으로 하는 것이다.
또한, 본 발명의 제11 특징에 따른 불휘발성 반도체 기억 장치는, 제1 특징과 관련하여 반도체 기판의 주면 내에 형성되고, 매트릭스의 행 방향으로 상호 인접하는 메모리 셀 트랜지스터끼리 분리하는 트렌치형의 제1 소자 분리 절연막을 더 구비하고, 비트선은 제1 소자 분리 절연막과의 계면에서의 반도체 기판 내에 형성된 불순물 확산 영역을 구비하는 것을 특징으로 하는 것이다.
또한, 본 발명의 제12 특징에 따른 불휘발성 반도체 기억 장치는, 제11 특징과 관련하여 반도체 기판은 복수의 메모리 셀 트랜지스터가 형성된 메모리 셀 트랜지스터가 형성된 메모리 셀 어레이부와, 메모리 셀 어레이 트랜지스터를 제어하기 위한 주변 회로가 형성된 주변 회로부를 가지며, 메모리 셀 어레이부와 주변 회로부와의 경계 부분에 있어서의 반도체 기판의 주면 내에 형성된 트렌치형의 제2 소자 분리 절연막을 더 구비하고, 제2 소자 분리 절연막은 제1 소자 분리 절연막보다도 깊게 형성되는 것을 특징으로 하는 것이다.
또한, 본 발명의 제13 특징에 따른 불휘발성 반도체 기억 장치는, 제11 또는 제12 특징과 관련하여 게이트 전극은 반도체 기판의 주면과의 경계 부분에서의 제1 소자 분리 절연막의 단부 상에도 연장하여 형성되며, 제1 소자 분리 절연막 단부의 상면 내에는 게이트 전극에 의해 매립된 오목부가 형성되는 것을 특징으로 하는 것이다.
또한, 본 발명의 제14 특징에 따른 불휘발성 반도체 기억 장치는, 제11 내지 제13 특징과 관련하여 제1 소자 분리 절연막은 중앙부의 깊이가 단부의 깊이보다도 깊은 대략 T 자형의 단면 형상을 가지며, 하나의 메모리 셀 트랜지스터가 갖는 불순물 확산 영역과, 제1 소자 분리절연막을 사이에 두고 하나의 메모리 셀 트랜지스터에 인접하는 다른 메모리 셀 트랜지스터가 갖는 불순물 영역은, 제1 소자 분리 절연막의 중앙부에 의해 상호 분리되는 것을 특징으로 하는 것이다.
또한, 본 발명의 제15 특징에 따른 불휘발성 반도체 기억 장치는, 제1 내지 제14 특징과 관련하여 반도체 기판은 지지 기판과 절연층과 반도체층이 그 순서대로 적층된 구조를 갖는 SOI 기판의 반도체층인 것을 특징으로 하는 것이다.
또한, 본 발명의 제16 특징에 따른 불휘발성 반도체 기억 장치는, 제12 특징과 관련하여 반도체 기판은 지지 기판과 절연층과 반도체층이 그 순서대로 적층된 구조를 갖는 SOI 기판의 반도체층이고, 제2 소자 분리 절연막은 절연층에 접촉하는 것을 특징으로 한다.
또한, 본 발명의 제17 특징에 따른 불휘발성 반도체 기억 장치는, 제12 특징과 관련하여 반도체 기판은 지지 기판과 절연층과 반도체층이 그 순서대로 적층된 구조를 갖는 SOI 기판의 반도체층이고, 제2 소자 분리 절연막의 저면은 반도체층 내에 존재하는 것을 특징으로 하는 것이다.
또한, 본 발명의 제18 특징에 따른 불휘발성 반도체 기억 장치는, 반도체 기판과, 반도체 기판 내에 매트릭스 형상으로 형성된 복수의 메모리 셀 트랜지스터와, 매트릭스의 열마다 형성된 복수의 비트선과, 매트릭스의 행마다 형성된 복수의 워드선과, 메모리 셀 트랜지스터를 피복하여 형성된 층간 절연막을 구비하고, 비트선은 매트릭스의 열 방향으로 연장하여 반도체 기판 내에 형성된 불순물 확산 영역을 가지며, 매트릭스의 열 방향으로 연장하여 층간 절연막 내에 형성되고, 층간 절연막 내에 형성된 플러그를 통해 불순물 확산 영역에 접속되며, 불순물 확산 영역보다도 도전율이 높은 배선을 더 구비하는 것을 특징으로 하는 것이다.
또한, 본 발명의 제19 특징에 따른 불휘발성 반도체 기억 장치는, 제18 특징과 관련하여 워드선은 매트릭스의 행 방향으로 연장하여 형성되고, 또한 전자를 축적할 수 있는 게이트 절연막을 통해 반도체 기판 상에 형성된, 메모리 셀 트랜지스터의 게이트 전극으로서 기능하는 부분을 갖고 있으며, 매트릭스의 행 방향으로 연장하여 층간 절연막 내에 형성되고, 층간 절연막 내에 형성된 플러그를 통해 워드선에 접속되고, 워드선보다도 도전율이 높은 배선을 더 구비하는 것을 특징으로 하는 것이다.
또한, 본 발명의 제20 특징에 따른 불휘발성 반도체 기억 장치는, 반도체 기판과, 반도체 기판 내에 매트릭스 형상으로 형성된 복수의 메모리 셀 트랜지스터를 구비하고, 메모리 셀 트랜지스터는 반도체 기판의 주면 상에 형성되고, 전하를 축적할 수 있는 전하 축적 영역을 구비하는 게이트 절연막과, 게이트 절연막 상에 형성된 게이트 전극과, 반도체 기판의 주면 내에 형성된 소스·드레인 영역을 가지며, 전하 축적 영역은 소스·드레인 영역에 근접하는 게이트 절연막의 단부 내에만 형성되는 것을 특징으로 하는 것이다.
<실시예1>
도 1은 본 발명의 실시예1에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도이다. 불휘발성 반도체 기억 장치는, 복수의 메모리 셀 트랜지스터가 반도체 기판 내에 매트릭스 형상으로 형성된 메모리 셀 어레이부를 구비하고, 도 1에서는 상기 메모리 셀 어레이부의 일부 구조를 샘플로 하여 나타내고 있다. 또한 도 1에서는 워드선의 기재를 생략하고 있다. 비트선 BL(도 1에서는 부호 BL01, BL12, BL23, BL34, BL45를 붙임)은 상기 매트릭스의 열 방향으로 연장하여 형성되어 있다.
채널 영역 CH(도 1에서는 부호 CH1∼CH4를 붙임)는 상호 인접하는 비트선 BL 사이에서, 열 방향으로 연장하여 형성되어 있다. 채널 영역 CH 상에는 게이트 전극(9)(도 1에서는 부호 911∼914, 921∼924를 붙임)이 형성되어 있다. 게이트 전극(911∼914) 및 게이트 전극(921∼924)은 각각 상기 매트릭스에서의 동일한 행에 속하는 메모리 셀 트랜지스터의 게이트 전극이다. 또한, 게이트 전극(911∼914) 및 게이트 전극(921∼924)은 각각 상기 매트릭스에서의 행 방향을 따라 직선형으로 배열하여 형성된다.
또한, 본 실시예1에 따른 불휘발성 반도체 기억 장치는 게이트 전극(9)과 워드선을 상호 접속하기 위한 플러그(10)(도 1에서는 부호 1011∼1014, 1021∼1024를 붙임)를 구비하고 있다. 플러그(1011, 1013, 1021, 1023)는 게이트 전극(9)의 한변(도1에서는 게이트 전극(9)의 하변)에 접하여, 각각 게이트 전극(911, 913, 921, 923)에 컨택트된다. 또한, 플러그(1012, 1014, 1022, 1024)는 게이트 전극(9)의 다른 변(도 1에서는 게이트 전극(9)의 상변)에 접하여, 각각 게이트 전극(912, 914, 922, 924)에 컨택트된다.
도 2는, 도 1에 나타낸 구조에 워드선을 추가하여 나타내는 상면도이다. 상기 매트릭스에서의 각 행의 워드선은 2개의 서브워드선 WL(도 2에서는 부호 WL1a, WL1b, WL2a, WL2b를 붙임)을 각각 구비하고 있다. 서브워드선 WL은 지그재그형상으로 행 방향으로 연장한다. 서브워드선 WL1a, WL1b 및 서브워드선 WL2a, 2b는 각각 상기 매트릭스에서의 동일한 행에 속하는 서브워드선이다. 구체적으로는, 서브워드선 WL1a, WL1b 및 게이트 전극(911∼914)은 상기 매트릭스에서의 동일한 행에 속하며, 서브워드선 WL2a, WL2b 및 게이트 전극(921∼924)은 상기 매트릭스에서의 동일한 행에 속한다. 서브워드선 WL1a는 플러그(1012, 1014)에 접촉하며, 서브워드선 WL1b는 플러그(1011, 1013)에 접촉하고, 서브워드선 WL2a는 플러그(1022, 1024)에 접촉하며, 서브워드선 WL2b는 플러그(1021, 1023)에 접촉한다.
도 3은, 도 2에 나타낸 선분 A2-A2에 따라 취한 단면 구조를 나타내는 단면도이다. 실리콘 기판(1)의 상면 내에는 소자 형성 영역을 규정하기 위한 LOCOS 형의 소자 분리 절연막(6)(도 3에서는 부호 601, 612, 623, 634, 645를 붙임)이 선택적으로 형성되어 있다. 소자 분리 절연막(6)과의 계면 부분에서의 실리콘 기판(1)내에는 n+형의 불순물 확산 영역(7)(도 3에서는 부호 701, 712, 723, 734, 745를 붙임)이 형성되어 있다. 불순물 확산 영역(701, 712, 723, 734, 745)은 각각 도 1, 도 2에 나타낸 비트선 BL01, BL12, BL23, BL34, BL45에 대응한다. 불순물 확산 영역(7)은 메모리 셀 트랜지스터의 소스·드레인 영역으로서 기능한다.
소자 형성 영역 내에서의 실리콘 기판(1)의 상면 내에는 p형의 채널 영역(8)(도 3에서는 부호 81∼84를 붙임)이 형성되어 있다. 채널 영역(81∼84)은 각각 도 1, 도 2에 나타낸 채널 영역 CH1∼CH4에 대응한다.
소자 형성 영역 내에서의 실리콘 기판(1)의 상면 상에는 ONO막(5)(도 3에서는 부호 511∼514를 붙임)이 형성되어 있다. ONO 막(5)은 소자 분리 절연막(6)의 단부 상에도 연장하여 형성되어 있다. ONO 막(5)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막이 그 순서대로 실리콘 기판(1) 상에 형성된 3층 구조를 이룬다. 단, 실리콘 질화막을 대신하여 실리콘산 질화막(SiON)막을 형성해도 좋다. ONO 막(5)은 메모리 셀 트랜지스터의 게이트 절연막으로서 기능한다.
또한, 메모리 셀 트랜지스터를 피복하여, 층간 절연막(11)이 전면에 걸쳐 형성되어 있다. 층간 절연막(11) 상에는 층간 절연막(12)이 전면에 걸쳐 형성되어 있다. 층간 절연막(12) 상에는 금속 배선(151a)이 형성되어 있다. 금속 배선(151a)은 도 2의 서브워드선 WL1a에 대응한다. 금속 배선(151a)은 층간 절연막(12) 내에 형성된 플러그(14)(도 3에서는 부호 1412, 1414를 붙임) 및 층간 절연막(11) 내에 형성된 플러그(13)(도 3에서는 부호 1312, 1314를 붙임)를 통해 게이트 전극(912, 914)에 접속되어 있다. 플러그(1312) 및 플러그(1412)가 도 1, 도 2의 플러그(1012)에 대응하고, 플러그(1314) 및 플러그(1414)가 도 1, 도 2의 플러그(1014)에 대응한다.
도 4는, 도 2에 나타낸 선분 A3-A3에 따라 취한 단면 구조를 나타내는 단면도이다. 층간 절연막(11) 상에는 금속 배선(151b)이 형성되어 있다. 금속 배선(151b)은 도 2의 서브워드선 WL1b에 대응한다. 금속 배선(151b)은 층간 절연막(11) 내에 형성된 플러그(1011, 1013)를 통해 게이트 전극(911, 913)에 접속되어 있다.
금속 배선(151a, 151b)의 재질은 W, Al, Cu, AlSi, Ag, Au, Mo, Zr 등이다. 따라서, 금속 배선(151a, 151b)은 예를 들면 폴리사이드 구조의 배선보다도 저항이 낮다. 또한, 플러그(10, 13, 14)의 재질은 W, Cu, Ag, Au, Al, 금속 실리사이드, 도핑된 폴리실리콘 등이다.
또, 이상의 설명에서는 상기 매트릭스에서의 각 행의 워드선이 2개의 서브워드선 WL을 갖는 경우에 대해 설명했지만, 서브워드선의 개수는 3개 이상이라도 좋다.
또한, 이상의 설명에서는 LOCOS 형의 소자 분리 절연막(6)이 형성되어 있는 경우에 대해 설명했지만, STI (Shallow Trench Isolation)형의 소자 분리 절연막(6)을 형성해도 좋다.
또한, 이상의 설명에서는 금속 배선(151a)과 금속 배선(151b)이 상이한 배선층의 배선으로서 형성되는 경우에 대해 설명했지만, 이들 금속 배선이 상호 전기적으로 분리되어 있으면, 동일한 배선층의 배선으로 하여 형성해도 좋다.
이와 같이 본 실시예1에 따른 불휘발성 반도체 기억 장치에 따르면, 메모리 셀 어레이의 매트릭스에서의 각 행의 워드선이 각각 복수의 서브워드선 WL을 갖고 있으며, 행 방향으로 상호 인접하는 메모리 셀 트랜지스터의 게이트 전극(9)은, 상이한 서브워드선 WL에 접속된다. 따라서, 행 방향으로 상호 인접하는 메모리 셀 트랜지스터의 각 게이트 전극(9)에 상이한 전압을 개별적으로 인가할 수 있다.
도 3, 도 4를 참조하여, 예를 들면 게이트 전극(911)을 갖는 메모리 셀 트랜지스터의 BitR의 기억 내용을 소거하는 경우를 생각한다. 이러한 경우, 서브워드선 WL1b에 대응하는 금속 배선(151b)에는 -6V의 전압이 인가되고, 비트선 BL01에 대응하는 불순물 확산 영역(701)에는 0V의 전압이 인가되며, 비트선 BL12에 대응하는 불순물 확산 영역(712)에는 4V의 전압이 인가된다. 이 때, 서브워드선 WL1a에 대응하는 금속 배선(151a)에 0V의 전압을 인가함에 따라, 종래의 불휘발성 반도체 기억 장치에서 문제로 되었던 소거 시의 디스터브 불량의 발생을 피할 수 있다. 게이트 전극(912)에는 0V의 전압이 인가되므로, 실리콘 기판(1) 내에서 유기된 핫 홀은, ONO 막(512)내로 주입되지 않고, 실리콘 기판(1)측으로 흐르기 때문이다.
도 5는, 도 1에 대응시켜, 본 실시예1의 제1 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도이다. 플러그(10)와 컨택트되는 게이트 전극(9)의 중앙 부분의 게이트 폭은, 비트선 BL 상에 위치하는 게이트전극(9) 단부의 게이트 폭보다도 넓다. 즉, 게이트 전극(9)은 플러그(10)와의 컨택트 부분에 광폭부가 형성된, 대략 십자형의 상면 형상이다. 게이트 전극(911∼914) 및 게이트 전극(921∼924)은 각각 행 방향을 따라 직선형으로 배열하여 형성된다. 플러그(10)는 게이트 전극(9)의 한변 혹은 다른 변에 근접하여 게이트 전극(9)에 컨택트되어 있다. 도 6은, 도 5에 나타낸 구조에 워드선을 추가하여 나타내는 상면도이다. 서브워드선 WL은 지그재그형상으로 행 방향으로 연장한다. 본 실시예1의 제1 변형예에 따른 불휘발성 반도체 기억 장치에 따르면, 게이트 전극(9)에 위치 정렬하여 층간 절연막(11, 12) 내에 플러그(10)를 형성할 때에 마스크 얼라이먼트 오프셋의 마진이 증가한다는 효과를 얻을 수 있다.
도 7은, 도 1에 대응시켜, 본 실시예1의 제2 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도이다. 게이트 전극(9)은 플러그(10)와의 컨택트 부분에 광폭부가 형성된, 대략 T 자형의 상면 형상이다. 게이트 전극(911∼914) 및 게이트 전극(921∼924)은 각각 행 방향을 따라 직선형으로 배열하여 형성된다. 플러그(10)는 게이트 전극(9)의 한변 혹은 다른 변에 근접하여 게이트 전극(9)에 컨택트되고 있다. 도 8은, 도 7에 나타낸 구조에 워드선을 추가하여 나타내는 상면도이다. 서브워드선 WL은 지그재그형상으로 행 방향으로 연장하고 있다. 본 실시예1의 제2 변형예에 따른 불휘발성 반도체 기억 장치에 따르면, 게이트 전극(9)에 위치 정렬하여 층간 절연막(11, 12) 내에 플러그(10)를 형성할 때에 마스크 얼라이먼트 오프셋의 마진이 증가한다는 효과를 얻을 수 있다.
도 9는, 도 1에 대응시켜, 본 실시예1의 제3 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도이다. 게이트 전극(911, 913)은 게이트 전극(912, 914)에 대하여, 0.5F만큼 열 방향으로 어긋나 있다. 또한, 게이트 전극(921, 923)은 게이트 전극(922, 924)에 대해 0.5F만큼 열 방향으로 어긋나 있다. 플러그(10)는 게이트 전극(9)의 중앙부에 컨택트되어 있다. 도 10은, 도 9에 나타낸 구조에 워드선을 추가하여 나타내는 상면도이다. 서브워드선 WL은 지그재그형상으로 행 방향으로 연장하고 있다. 본 실시예1의 제3 변형예에 따른 불휘발성 반도체 기억 장치에 따르면, 게이트 전극(9)에 위치 정렬하여 층간 절연막(11, 12) 내에 플러그(10)를 형성할 때에, 마스크 얼라이먼트 오프셋의 마진이 증가한다는 효과를 얻을 수 있다.
도 11은, 도 1에 대응시켜, 본 실시예1의 제4 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도이다. 게이트 전극(911, 913)은 게이트 전극(912, 914)에 대하여, 0.5F만큼 열 방향으로 어긋나 있다. 또한, 게이트 전극(921, 923)은 게이트 전극(922, 924)에 대하여, 0.5F만큼 열 방향으로 어긋나 있다. 도 12는, 도 11에 나타낸 구조에 워드선을 추가하여 나타내는 상면도이다. 서브워드선 WL은 행 방향을 따라 직선형으로 연장하고 있다. 본 실시예1의 제4 변형예에 따른 불휘발성 반도체 기억 장치에 따르면, 지그재그형상의 서브워드선 WL보다도 직선형으로 연장하는 서브워드선 WL이 배선 길이가 짧아지기 때문에, 서브워드선 WL에서의 신호 전달의 지연 시간을 단축시킬 수 있다는 효과를 얻을 수 있다. 또한, 금속막을 패터닝하여 서브워드선 WL을 형성하는 데 있어서, 완성 형상의 변동을 줄일 수 있다는 효과도 얻을 수 있다.
도 13은, 도 1에 대응시켜, 본 실시예1의 제5 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도이다. 게이트 전극(911, 913)은 게이트 전극(912, 914)에 대하여, 0.5F만큼 열 방향으로 어긋나 있다. 또한, 게이트 전극(921, 923)은 게이트 전극(922, 924)에 대하여, 0.5F만큼 열 방향으로 어긋나 있다. 게이트 전극(9)은 플러그(10)와의 컨택트 부분에 광폭부가 형성된, 대략 십자형의 상면 형상이다. 플러그(10)는 게이트 전극(9)의 한변 혹은 다른 변에 근접하여 게이트 전극(9)에 컨택트되어 있다. 도 14는, 도 13에 나타낸 구조에 워드선을 추가하여 나타내는 상면도이다. 서브워드선 WL은, 행 방향을 따라 직선형으로 연장하고 있다. 본 실시예1의 제5 변형예에 따른 불휘발성 반도체 기억 장치에 따르면, 플러그(10)를 형성할 때에 마스크 얼라이먼트 오프셋의 마진이 증가한다는 효과를 얻을 수 있음과 함께, 서브워드선 WL에서의 신호 전달의 지연 시간을 단축시킬 수 있다는 효과도 얻을 수 있다.
도 15는, 도 1에 대응시켜, 본 실시예1의 제6 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도이다. 게이트 전극(911, 913)은 게이트 전극(912, 914)에 대하여, 0.5F만큼 열 방향으로 어긋나 있다. 또한, 게이트 전극(921, 923)은 게이트 전극(922, 924)에 대하여, 0.5F만큼 열 방향으로 어긋나 있다. 게이트 전극(9)은 플러그(10)와의 컨택트 부분에 광폭부가 형성된, 대략 T 자형의 상면 형상이다. 플러그(10)는 게이트 전극(9)의 한변 혹은 다른 변에 근접하여 게이트 전극(9)에 컨택트되어 있다. 도 16은, 도 15에 나타낸 구조에 워드선을 추가하여 나타내는 상면도이다. 서브워드선 WL은, 행 방향을 따라 직선형으로 연장하고 있다. 본 실시예1의 제6 변형예에 따른 불휘발성 반도체 기억 장치에 따르면, 플러그(10)를 형성할 때에 마스크 얼라이먼트 오프셋의 마진이 증가한다는 효과를 얻을 수 있음과 함께, 서브워드선 WL에서의 신호 전달의 지연 시간을 단축시킬 수 있다는 효과도 얻을 수 있다.
도 17은, 도 1에 대응시켜, 본 실시예1의 제7 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도이다. 게이트 전극(911, 913)은 게이트 전극(912, 914)에 대하여 1F만큼 열 방향으로 어긋나 있다. 또한, 게이트 전극(921, 923)은 게이트 전극(922, 924)에 대하여 1F만큼 열 방향으로 어긋나 있다. 플러그(10)는 게이트 전극(9)의 중앙부에 컨택트되어 있다. 도 18은, 도 17에 나타낸 구조에 워드선을 추가하여 나타내는 상면도이다. 서브워드선 WL은 행 방향을 따라 직선형으로 연장하고 있다. 본 실시예1의 제7 변형예에 따른 불휘발성 반도체 기억 장치에 따르면, 플러그(10)를 형성할 때에 마스크 얼라이먼트 오프셋의 마진이 증가한다는 효과를 얻을 수 있음과 함께, 서브워드선 WL에서의 신호 전달의 지연 시간을 단축시킬 수 있다는 효과도 얻을 수 있다.
도 19는, 도 1에 대응시켜, 본 실시예1의 제8 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도이다. 게이트 전극(911, 913)은 게이트 전극(912, 914)에 대하여 1F만큼 열 방향으로 어긋나 있다. 또한, 게이트 전극(921, 923)은 게이트 전극(922, 924)에 대하여 1F만큼 열 방향으로 어긋나 있다. 게이트 전극(9)은, 플러그(10)와의 컨택트 부분에 광폭부가 형성된, 대략 십자형의 상면 형상이다. 플러그(10)는 게이트 전극(9)의 중앙부에 컨택트되어 있다. 도 20은, 도 19에 나타낸 구조에 워드선을 추가하여 나타내는 상면도이다. 서브워드선 WL은, 행 방향을 따라 직선형으로 연장하고 있다. 본 실시예1의 제8 변형예에 따른 불휘발성 반도체 기억 장치에 따르면, 플러그(10)를 형성할 때에 마스크 얼라이먼트 오프셋의 마진이 더 증가한다는 효과를 얻을 수 있음과 함께 서브워드선 WL에서의 신호 전달의 지연 시간을 단축시킬 수 있다는 효과도 얻을 수 있다.
도 21은, 도 1에 대응시켜, 본 실시예1의 제9 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도이다. 게이트 전극(911, 913)은 게이트 전극(912, 914)에 대하여, 1F만큼 열 방향으로 어긋나 있다. 또한, 게이트 전극(921, 923)은 게이트 전극(922, 924)에 대하여, 1F만큼 열 방향으로 어긋나 있다. 게이트 전극(9)은 플러그(10)와의 컨택트 부분에 광폭부가 형성된, 대략 T 자형의 상면 형상이다. 플러그(10)는 게이트 전극(9)의 중앙부에 컨택트되어 있다. 도 22는, 도 21에 나타낸 구조에 워드선을 추가하여 나타내는 상면도이다. 서브워드선 WL은 행 방향을 따라 직선형으로 연장하고 있다. 본 실시예1의 제9 변형예에 따른 불휘발성 반도체 기억 장치에 따르면, 플러그(10)를 형성할 때에 마스크 얼라이먼트 오프셋의 마진이 더 증가한다는 효과를 얻을 수 있음과 함께 서브워드선 WL에서의 신호 전달의 지연 시간을 단축시킬 수 있다는 효과도 얻을 수 있다.
도 23은, 도 1에 대응시켜, 본 실시예1의 제10 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도이다. 게이트 전극(911, 913)은 게이트 전극(912, 914)에 대하여 1F만큼 열 방향으로 어긋나 있다. 또한, 게이트 전극(921, 923)은 게이트 전극(922, 924)에 대하여 1F만큼 열 방향으로 어긋나 있다. 게이트 전극(9)은 플러그(10)와의 컨택트 부분에 광폭부가 형성된, 대략 T 자형의 상면 형상이다. 플러그(10)는 게이트 전극(9)의 중앙부에 컨택트되어 있다. 도 24는, 도 23에 나타낸 구조에 워드선을 추가하여 나타내는 상면도이다. 서브워드선 WL은 행 방향을 따라 직선형으로 연장하고 있다. 본 실시예1의 제10 변형예에 따른 불휘발성 반도체 기억 장치에 따르면, 플러그(10)를 형성할 때에 마스크 얼라이먼트 오프셋의 마진이 더 증가한다는 효과를 얻을 수 있음과 함께, 서브워드선 WL에서의 신호 전달의 지연 시간을 단축시킬 수 있다는 효과도 얻을 수 있다.
<실시예2>
도 25는, 본 발명의 실시예2에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도이다. 본 실시예2에 따른 불휘발성 반도체 기억 장치는, 종래 기술과 관련하여 설명한 불휘발성 반도체 기억 장치(도 61 및 도 62 참조)에부가하여, 금속 배선 ML(도 25에서는 부호 ML01, ML12, ML23, ML34, ML45를 붙임)과, 플러그(20)를 더 구비한 것이다. 금속 배선 ML은, 각 비트선 BL에 대응하여, 열 방향으로 연장하여 형성된다. 또한, 금속 배선 ML은 플러그(20)를 통해 비트선 BL에 접속되어 있다.
도 26은, 도 25에 나타낸 선분 A4-A4를 따라 취한 단면 구조를 나타내는 단면도이다. 도 25의 워드선 WL1, WL2에 대응하는 도전막(9)은, 도핑된 폴리실리콘막(25), 텅스텐 실리사이드막(26), 텅스텐 니트라이드막(27), 및 텅스텐막(28)이 ONO 막(5) 상에 그 순서대로 적층된 구조를 갖고 있다. ONO 막(5)은, 소자 분리 절연막(6) 상에 형성되어 있다. 도핑된 폴리실리콘막(25) 내에는 인이나 비소 등의 불순물이 1×1020/㎤ 이상의 농도로 도입되어 있다. 텅스텐 니트라이드막(27)은 배리어 메탈로서의 기능을 가지고, 텅스텐막(28)과 텅스텐 실리사이드막(26) 사이에서의 원자의 상호 확산을 억제한다. 텅스텐 실리사이드막(26)은, 텅스텐막(28)과 도핑된 폴리실리콘막(25)과의 컨택트 저항을 저감시키는 역할을 완수한다. 단, 텅스텐 실리사이드막(26)은 생략하는 것도 가능하다.
도전막(9)의 그 밖의 구조로서, 도핑된 폴리실리콘막, 텅스텐 니트라이드막, 및 텅스텐막의 적층 구조나, 도핑된 폴리실리콘막, 티탄니트라이드막, 및 텅스텐막의 적층 구조나, 도핑된 폴리실리콘막 및 코발트 실리사이드막의 적층 구조나, 도핑된 폴리실리콘막 및 니켈 실리사이드막의 적층 구조나, 도핑된 폴리실리콘막 및 텅스텐 실리사이드막의 적층 구조 등을 채용해도 좋다.
도전막(9)의 측면에는, 실리콘 산화막(29) 및 실리콘 질화막(30)을 포함하는 측벽이 형성되어 있다. 실리콘 산화막(29)의 비유전률은 3.9∼4.1 정도이고, 실리콘 질화막(30)의 비유전률은 7∼9 정도이다. 실리콘 질화막(30) 아래에 실리콘 산화막(29)을 형성함으로써, 불순물 확산 영역(7)과 도전막(9)에 의해 발생하는 기생 용량을 줄일 수 있고, 이에 따라 도전막(9)에서의 신호 전달의 지연 시간을 단축시킬 수 있다.
실리콘 기판(1) 상에는, 메모리 셀 트랜지스터를 피복하여 층간 절연막(31)이 형성되어 있다. 층간 절연막(31) 상에는, 도 25의 금속 배선 ML에 대응하는 금속 배선(32)이 형성되어 있다. 금속 배선(32)의 재질은 Cu, Al, Ag, Au, Mo, W 등이고, 금속 배선(32)은 불순물 확산 영역(7)보다도 도전율이 높다. 즉, 금속 배선(32)의 저항치는 불순물 확산 영역(7)의 저항치보다도 작다. 금속 배선(32)은, 층간 절연막(31) 및 소자 분리 절연막(6) 내에 형성된 플러그(20)를 통해 불순물 확산 영역(7)에 접속되어 있다. 플러그(20)는 도핑된 폴리실리콘막(21), 코발트 실리사이드막(22), 티탄니트라이드막(23), 및 텅스텐막(24)이 그 순서대로 적층된 구조를 갖고 있다. 층간 절연막(31) 상에는, 금속 배선(32)을 피복하여 층간 절연막(33)이 형성된다. 배선 용량을 줄이기 위해 층간 절연막(33)에는 낮은 유전률의 재질을 채용하는 것이 바람직하다.
이어서, 플러그(20)의 형성 방법에 대하여 설명한다. 층간 절연막(31)을 형성한 후, 소정의 개구 패턴을 갖는 포토레지스트를 층간 절연막(31) 상에 형성한다. 다음에, 포토레지스트 및 도전막(9)의 측벽을 에칭 마스크에 이용한 이방성에칭법을 이용하여, 불순물 확산 영역(7)이 노출될 때까지, 층간 절연막(31) 및 소자 분리 절연막(6)을 부분적으로 에칭하여, 컨택트홀을 형성한다. 층간 절연막(31)의 재질로서는, 도전막(9) 측벽의 재질에 대하여 에칭의 선택비가 충분히 큰 재질이면, 어떠한 것을 채용해도 좋다. 단, 배선 용량을 줄이기 위해 비유전률이 작은 재질을 채용하는 것이 바람직하다. 예를 들면, silicon oxyfluoride, hydrogen silsesquioxane(HSQ), fluorinated polysilicon, poly-phenylquinoxaline polymer, fluoro-polymide, amorphous fluoro carbon(a-C:F), methylpoly-siloxane(MPS), poly arylene ether(PAE), SiOC나, 공기, 헬륨, 아르곤, 질소 등의 저유전률의 절연성 기체를 채용한다. 절연성 기체를 이용하는 경우에는, 기둥형의 절연물을 이용하여 금속 배선(32)을 기계적으로 지지한다.
상기 에칭 공정에 있어서, 에칭 조건을 조정함으로써, 층간 절연막(31) 상에 형성된 포토레지스트가, 불순물 확산 영역(7)이 노출된 시점에서 완전하게 제거되도록 하면, 포토레지스트의 애싱(ashing) 공정을 생략할 수 있어, 제조 비용을 억제할 수 있다.
상기 컨택트홀을 형성한 후, 컨택트홀내에, 도핑된 폴리실리콘막(21), 코발트 실리사이드막(22), 티탄니트라이드막(23), 및 텅스텐막(24)을 그 순서대로 퇴적하여 그 내부를 채운다. 코발트 실리사이드막(22)을 형성하는 것은, 컨택트 저항을 줄이기 위해서이다. 단, 코발트 실리사이드막(22)을 대신하여 텅스텐 실리사이드막, 니켈 실리사이드막, 혹은 티탄 실리사이드막을 형성해도 좋다. 이어서, 텅스텐막(24)의 상면이 층간 절연막(31) 상면과 맞추어지도록, CMP(ChemicalMechanical Polishing)법으로 텅스텐막(24)의 상면을 평탄화한다.
이와 같이 본 실시예2에 따른 불휘발성 반도체 기억 장치에 따르면, 반도체 기판(1) 내에 형성된, 비트선 BL로서 기능하는 비교적 고저항의 불순물 확산 영역(7)은, 플러그(20)를 통해 저저항의 금속 배선(32)에 접속되어 있다. 따라서, 종래의 불휘발성 반도체 기억 장치와 비교하여 비트선 BL의 저항치를 저감시킬 수 있기 때문에 비트선 BL에서의 신호 전달의 지연 시간을 단축시킬 수 있고, 전체적으로 메모리 셀 트랜지스터의 동작을 고속화할 수 있다.
도 27은, 본 실시예2의 제1 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도이다. 본 실시예2의 제1 변형예에 따른 불휘발성 반도체 기억 장치는 종래 기술과 관련하여 설명한 불휘발성 반도체 기억 장치(도 61 및 도 62 참조)에 부가하여, 금속 배선 ML(도 27에서는 부호 ML1, ML2를 붙임)과, 플러그(35)를 더 구비한 것이다. 금속 배선 ML은 각 워드선 WL에 대응하여, 행 방향으로 연장하여 형성된다. 또한, 금속 배선 ML은 플러그(35)를 통해 워드선 WL에 접속된다. 플러그(35)는, 평면에서 볼 때 상부 비트선 BL에 중첩되는 부분에 형성된다.
도 28은, 도 27에 나타낸 선분 A5-A5를 따라 취한 단면 구조를 나타내는 단면도이다. 실리콘 기판(1) 상에는 메모리 셀 트랜지스터를 피복하여 층간 절연막(36)이 형성된다. 층간 절연막(36) 상에는 도 27의 금속 배선 ML에 대응하는 금속 배선(39)이 형성되어 있다. 금속 배선(39)의 재질은, Cu, Al, Ag, Au, Mo, W 등이고, 금속 배선(39)은 도 27의 워드선 WL에 대응하는 도전막(9)보다도 도전율이 높다. 즉, 금속 배선(39)의 저항치는 도전막(9)의 저항치보다도 작다. 금속 배선(39)은, 층간 절연막(36) 및 실리콘 질화막(30) 내에 형성된 플러그(35)를 통해 도전막(9)에 접속된다. 플러그(35)는 티탄니트라이드 등으로 이루어지는 배리어 메탈(37)과, 텅스텐막(38)으로 구성된다. 단, 층간 절연막(36) 내에서는 텅스텐의 확산 계수가 작기 때문에, 배리어 메탈(37)은 생략해도 좋다.
층간 절연막(36) 상에는 금속 배선(39)을 피복하여 층간 절연막(40)이 형성된다. 배선 용량을 줄이기 위해 층간 절연막(36, 40)에는 저유전률의 재질을 채용하는 것이 바람직하다. 예를 들면, silicon oxyfluoride, hydrogen silsesquioxane(HSQ), fluorinated polysilicon, poly-phenylquinoxaline polymer, fluoro-polymide, amorphous fluoro carbon (a-C : F) , methylpoly-siloxane(MPS), poly arylene ether(PAE), SiOC나, 공기, 헬륨, 아르곤, 질소 등의 저유전률의 절연성 기체를 채용하는 것이 고려된다. 층간 절연막(36)에 절연성 기체를 이용하는 경우에는, 기둥형의 절연물에 의해 금속 배선(39)을 기계적으로 지지한다.
이어서, 플러그(35)의 형성 방법에 대하여 설명한다. 층간 절연막(36)을 형성한 후, 소정의 개구 패턴을 갖는 포토레지스트를 층간 절연막(36) 상에 형성한다. 이어서, 포토레지스트를 에칭 마스크에 이용한 이방성 에칭법을 이용하여 실리콘 질화막(30)이 노출될 때까지 층간 절연막(36)을 부분적으로 에칭한다. 이어서, 노출된 부분의 실리콘 질화막(30)을 제거함으로써, 도전막(9)을 노출시킨다. 이에 따라, 층간 절연막(36) 및 실리콘 질화막(30) 내에 컨택트홀이 형성된다. 이어서, 컨택트홀의 측면과 저면 상에 배리어 메탈(37)을 형성한 후, 컨택트홀 내를 텅스텐막(38)으로 채운다.
이와 같이 본 실시예2의 제1 변형예에 따른 불휘발성 반도체 기억 장치에 따르면, 워드선 WL로서 기능하는 도전막(9)은 플러그(35)를 통해 저저항의 금속 배선(39)에 접속되어 있다. 따라서, 종래의 불휘발성 반도체 기억 장치와 비교하여 워드선 WL의 저항치를 저하시킬 수 있기 때문에, 워드선 WL에서의 신호 전달의 지연 시간을 단축시킬 수 있어, 전체적으로 메모리 셀 트랜지스터의 동작을 고속화할 수 있다.
도 29는 본 실시예2의 제2 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도이다. 또한, 도 30은, 도 29에 나타낸 선분 A6-A6을 따라 취한 단면 구조를 나타내는 단면도이다. 본 실시예2의 제2 변형예에 따른 불휘발성 반도체 기억 장치는 도 27 및 도 28에 나타낸 불휘발성 반도체 기억 장치에 있어서, 플러그(35)를 평면에서 볼 때 상부 비트선 BL에 중첩되는 부분이 아니고, 평면에서 볼 때 상부 채널 영역 CH에 중첩되는 부분에 형성한 것이다. 이러한 구조에 의해서도, 도 27, 도 28에 나타낸 불휘발성 반도체 기억 장치와 동일한 효과를 얻을 수 있다.
도 31은, 본 실시예2의 제3 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도이다. 본 실시예2의 제3 변형예에 따른 불휘발성 반도체 기억 장치는 도 25에 나타낸 금속 배선 ML01, ML12, ML23, ML34, ML45 및 플러그(20)와, 도 29에 나타낸 금속 배선 ML1, ML2 및 플러그(35)를 모두 형성한것이다. 본 실시예2의 제3 변형예에 따른 불휘발성 반도체 기억 장치에 따르면, 비트선 BL에서의 신호 전달의 지연 시간 및 워드선 WL에서의 신호 전달의 지연 시간을 모두 단축할 수 있다.
도 32는 본 실시예2의 제4 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 모식적으로 나타내는 상면도이다. 본 실시예2의 제4 변형예에 따른 불휘발성 반도체 기억 장치는, 도 1, 도 2에 나타낸 상기 실시예1에 따른 불휘발성 반도체 기억 장치에 대하여, 본 실시예2에 따른 발명을 적용한 것이다. 도 33은, 도 32에 나타낸 구조에 워드선을 추가하여 나타내는 상면도이다. 본 실시예2의 제4 변형예에 따른 불휘발성 반도체 기억 장치에 따르면, 상기 실시예1에 따른 발명에 의한 효과와 본 실시예2에 따른 발명에 의한 효과를 모두 얻을 수 있다.
<실시예3>
도 34는, 본 발명의 실시예3에 따른 불휘발성 반도체 기억 장치와 관련하여, 메모리 셀 트랜지스터의 구조를 나타내는 단면도이다. 실리콘 산화막을 포함하는 게이트 절연막(50) 내에 폴리실리콘막(51)이 형성되어 있다. 소자 분리 절연막(6) 아래에는, 메모리 셀 트랜지스터의 소스·드레인 영역으로서 기능하는 불순물 확산 영역(7)이 형성되어 있다. 폴리실리콘막(51)은 불순물 확산 영역(7)에 근접하는 게이트 절연막(50)의 단부 내에만 형성되어 있다. 폴리실리콘막(51)은 메모리 셀 트랜지스터의 부유 게이트로서 기능하며, 내부에 전자를 축적할 수 있다.
기입은, 열 전자를 폴리실리콘막(51) 내에 주입함으로써 행해진다. 소거는, 대역간 터널 전류에 의해 유기된 핫 홀을 폴리실리콘막(51) 내에 주입함으로써 행해진다. 판독은, 드레인 전류 또는 드레인 전압을 모니터링함으로써, 폴리실리콘막(51) 내의 전자의 유무에 기인하는 임계치 전압의 고저를 검출함으로써 행해진다.
이와 같이 본 실시예3에 따른 불휘발성 반도체 기억 장치에 따르면, 내부에 전자를 축적할 수 있는 폴리실리콘막(51)이 게이트 절연막(50)의 단부 내에만 형성된다. 또한, 게이트 절연막(50)은 ONO 막(5)의 실리콘 질화막보다도 트랩 밀도가 낮은 실리콘 산화막으로 형성되어 있다. 따라서, 메모리 셀 트랜지스터가 반복하여 동작되었다고 해도, 전자의 호핑에 기인하는 WINDOW의 축소화는 발생하기 어렵기 때문에, 메모리 셀 트랜지스터의 기억 내용을 정확하게 판독할 수 있다.
도 35는 본 실시예3의 제1 변형예에 따른 불휘발성 반도체 기억 장치에 관하여, 메모리 셀 트랜지스터의 구조를 나타내는 단면도이다. 본 실시예3의 제1 변형예에 따른 불휘발성 반도체 기억 장치는 도 3, 도 4에 나타낸 상기 실시예1에 따른 불휘발성 반도체 기억 장치에 대하여, 본 실시예3에 따른 발명을 적용한 것이다. 본 실시예3의 제1 변형예에 따른 불휘발성 반도체 기억 장치에 따르면, 상기 실시예1에 따른 발명에 의한 효과와 본 실시예3에 따른 발명에 의한 효과를 모두 얻을 수 있다.
도 36은, 본 실시예3의 제2 변형예에 따른 불휘발성 반도체 기억 장치에 관하여, 메모리 셀 트랜지스터의 구조를 나타내는 단면도이다. 본 실시예3의 제2 변형예에 따른 불휘발성 반도체 기억 장치는, 도 34의 폴리실리콘막(51)을 대신하여 게이트 절연막(52)의 단부 내에 도트형상의 복수의 실리콘(53)을 형성한 것이다.실리콘(53)은 부유 게이트로서 기능하여 전하를 축적한다. 게이트 절연막(52)은 실리콘 산화막으로 형성된다. 또, 도 36에서는, 게이트 절연막(52)의 단부 내에 4개의 실리콘(53)이 형성되는 경우의 예를 나타내었지만, 형성되는 실리콘(53)의 개수는 이것에 한정되는 것은 아니다. 또한, 실리콘(53)을 대신하여 질화실리콘 혹은 산 질화실리콘(SiON)을 형성해도 좋다.
도 37은, 본 실시예3의 제3 변형예에 따른 불휘발성 반도체 기억 장치에 관하여, 메모리 셀 트랜지스터의 구조를 나타내는 단면도이다. 본 실시예3의 제3 변형예에 따른 불휘발성 반도체 기억 장치는 도 36에 나타낸 불휘발성 반도체 기억 장치에 있어서, 실리콘 산화막을 포함하는 게이트 절연막(54)의 단부 내에 실리콘(53)을 2층으로 형성한 것이다.
도 38은 본 실시예3의 제4 변형예에 따른 불휘발성 반도체 기억 장치에 관하여, 메모리 셀 트랜지스터의 구조를 나타내는 단면도이다. 본 실시예3의 제4 변형예에 따른 불휘발성 반도체 기억 장치는, 도 34의 폴리실리콘막(51)을 대신하여 실리콘 산화막으로 이루어지는 게이트 절연막(55)의 단부 내에, 실리콘 질화막(56)을 형성한 것이다. 단, 실리콘 질화막(56)을 대신하여 실리콘산 질화막을 형성해도 좋다. 폴리실리콘(51)이나 실리콘(53)과는 달리, 실리콘 질화막(56)(혹은 실리콘산 질화막)은 트랩에 전하를 축적한다.
본 실시예3의 제2∼제4 변형예에 따른 불휘발성 반도체 기억 장치에 의해서도, WINDOW의 축소화를 억제할 수 있다는 상기된 바와 같은 효과를 얻을 수 있다.
도 39와 도 40은, 도 36에 나타낸 게이트 절연막(52)의 형성 방법을 공정순으로 나타내는 단면도이다. 도 39를 참조하면, 우선 실리콘 기판(1) 내에 소자 분리 절연막(6), 불순물 확산 영역(7), 및 채널 영역(8)을 형성한다. 이어서, 실리콘 산화막(57), 비정질 실리콘막(58), 및 실리콘 산화막(59)을 그 순서대로 전면에 걸쳐 형성한다. 이어서, 실리콘 질화막을 실리콘 산화막(59) 상에 전면에 걸쳐 형성한 후, 그 실리콘 질화막을 패터닝함으로써 실리콘 질화막(60)을 형성한다.
이어서, 도 40을 참조하여, 산화 분위기 내에서 비정질 실리콘막(58)을 산화한다. 산화제는 실리콘 산화막(59) 내를 확산하여 비정질 실리콘막(58)으로 도달하여, 비정질 실리콘막(58)을 산화시킨다. 이 때, 실리콘 질화막(60)의 하측에 위치하는 부분의 비정질 실리콘막(58)에는 산화제가 도달하지 않기 때문에, 그 부분의 비정질 실리콘막(58)은 산화되지 않고, 실리콘(53)으로서 남는다. 그 후, 실리콘 질화막(60)을 제거한다.
도 41과 도 42는, 도 37에 나타낸 게이트 절연막(54)의 형성 방법을 공정순으로 나타내는 단면도이다. 도 41을 참조하면, 우선 실리콘 기판(1) 내에 소자 분리 절연막(6), 불순물 확산 영역(7), 및 채널 영역(8)을 형성한다. 이어서, 실리콘 산화막(57), 비정질 실리콘막(58), 및 실리콘 산화막(59)을, 그 순으로 전면에 걸쳐 형성한다. 이어서, 도트 형상의 실리콘(61)을 실리콘 산화막(59) 상에 전면에 걸쳐 적층시킨 후, 불필요한 부분의 실리콘(61)을 패터닝으로 제거한다.
이어서, 도 42를 참조하면, 산화 분위기 내에서 비정질 실리콘막(58)을 산화시킨다. 산화제는 실리콘 산화막(59) 내를 확산하여 비정질 실리콘막(58)으로 도달하여, 비정질 실리콘막(58)을 산화시킨다. 이 때, 실리콘(61)의 하측에 위치하는 부분의 비정질 실리콘막(58)에는 산화제가 도달하지 않기 때문에, 그 부분의 비정질 실리콘막(58)은 산화되지 않고, 실리콘(53)으로서 남는다. 또한, 실리콘(61)은 표면이 산화되어 실리콘(53)이 된다. 그 후, 실리콘 산화막을 전면에 걸쳐 퇴적시킴으로써, 실리콘 산화막(62)이 형성된다.
<실시예4>
도 43은 본 발명의 실시예4에 따른 불휘발성 반도체 기억 장치의 전체 구성을 나타내는 블록도이다. 메모리 셀 어레이부(70)에는 복수의 메모리 셀이 매트릭스 형상으로 배치되어 있다. 도 43에 나타낸 메모리 셀 MCm·even및 메모리 셀 MCm·odd는 매트릭스에서의 동일 행에 속하고, 또한 행 방향에 상호 인접하는 메모리 셀이다. 메모리 셀 MCm·even에는 서브워드선 WLm(even)이 접속되어 있고, 메모리 셀 MCm·odd에는 서브워드선 WLm(odd)이 접속되어 있다. 또한, 메모리 셀 MCm·even에는 비트선 BLn-1, BLn이 접속되어 있고, 메모리 셀 MCm·odd에는 비트선 BLn, BLn+1이 접속되어 있다. 서브워드선 WLm(even), WLm(odd)은 행 드라이버(72)에 접속되어 있고, 비트선 BLn-1, BLn, BLn+1은 비트 검지 회로(73)에 접속되어 있다. 비트 검지 회로(73)는 잘 알려진 감지 증폭기 등으로 구성되어 있다. 또한, 행 드라이버(72)에는 행 디코더(71)가 접속되어 있다.
행 디코더(71)에는 패리티 체크 회로(81)가 접속되어 있다. 패리티 체크 회로(81)는 열 어드레스의 패리티(짝수, 홀수)를 검출하여, 그 검출 결과인 패리티검출 신호 PS를 행 디코더(71)(혹은 행 드라이버(72))로 전송하는 것이다. 본 실시예4에 따른 불휘발성 반도체 기억 장치에 있어서는, 동일한 행 어드레스가 제공되는 2개의 서브워드선 WLm(even), WLm(odd)이 메모리 셀 어레이부(70)에 설치되는 것과 패리티 검출 신호 PS에 기초하여, 서브워드선 WLm(even)및 서브워드선 WLm(odd)중 어느 한쪽이 선택되는 것이 특징이다.
행 어드레스 버퍼(78) 및 열 어드레스 버퍼(79)는 외부로부터 어드레스 단자에 입력된 2진수의 N 비트의 외부 어드레스 신호 Ai를 N세트의 내부 어드레스 신호 ai, ai바로 변환하고, 그 내부 어드레스 신호 ai, ai바를 각각 행 디코더(71) 및 열 디코더(74)로 입력한다. 기억 용량이 커지면 어드레스 단자 수가 증대하기 때문에, 패키지가 대형화된다는 문제가 생긴다. 이를 해결하기 위해, 어드레스 신호 다중화 방식이 제안되어 있다. 이것은, 1개의 어드레스 단자를 행 계통통과 열 계통통에서 겸용하고, 2개의 외부 동기 클럭 RAS 바 및 CAS 바를 시계열적으로 제공함으로써, 시분할로 구분하여 사용하는 방식이다. NROM의 칩은, 메인 메모리용 등으로 하여 하나의 메모리 시스템 내에서 다수개 사용되는 경우가 많다. 따라서, 패키지의 소형화는 시스템 전체의 소형화에 직결된다. 따라서, 특히, 휴대 기기 등에 탑재되는 메모리에서는 어드레스 신호 다중화 방식이 채용되고 있다.
이하, 어드레스 신호 다중화 방식에 의한 동작에 대하여 설명한다. 외부 어드레스 신호 Ai는, 우선 RAS 바에 동기하여 행 어드레스 버퍼(78) 내로 입력되어,내부 어드레스 신호(행 어드레스 신호) ai, ai바로 변환되어, 행 디코더(71)로 전송된다. 행 디코더(71)는 행 어드레스 신호 ai, ai바에 기초하여, 메모리 셀 어레이부(70)의 복수의 행 중에서 하나의 행(여기서는 행 WLm으로 함)을 선택한다.
행 어드레스 버퍼(78)에 있어서 외부 어드레스 신호 Ai의 래치가 완료되면, 래치 완료 신호 LCH가 행 어드레스 버퍼(78)로부터 열 어드레스 버퍼(79)로 입력되고, 열 어드레스 버퍼(79)에 외부 어드레스 신호 Ai가 입력된다. 입력된 외부 어드레스 신호 Ai는 내부 어드레스 신호(열 어드레스 신호) ai, ai바로 변환된 후, 열 디코더(74), ATD (Address Transition Detector) 회로(82), 및 패리티 체크 회로(81)로 전송된다. 열 디코더(74)는, 열 어드레스 신호 ai, ai바에 기초하여, 메모리 셀 어레이부(70)의 복수의 열 중에서 하나의 열을 선택한다.
패리티 체크 회로(81)는, 예를 들면 열 어드레스 신호 ai, ai바의 LSB(Least Significant Bit)에 기초하여 그 패리티를 검출하고, 그 검출 결과인 패리티 검출 신호 PS를 행 디코더(71)에 입력한다. 행 디코더(71)는, 이미 선택되어 있는 행 WLm에 포함되는 2개의 서브워드선 WLm(even), WLm(odd)중에서 패리티 검출 신호 PS에 기초하여 하나의 서브워드선(엄밀히 말하면, 그 서브워드선에 대응하는 논리 게이트)을 선택한다. 구체적으로는, 패리티 검출 신호 PS의 내용이 「짝수」인 경우에는 WLm(even)이 선택되고, 「홀수」인 경우에는 WLm(odd)이 선택된다. 예를 들면서브워드선 WLm(even)에 대응하는 논리 게이트가 선택된 경우에는, 그것에 접속된 행 드라이버(72)가 활성화되고, 대응하는 서브워드선 WLm(even)에 소정의 전압이 인가된다.
또한, 래치 완료 신호 LCH가 입력된 이후이면, 열 어드레스 버퍼(79)는 CAS 바에 규제되지 않고 열 어드레스 신호를 언제나 수신할 수 있다. RAS 바가 입력되고나서 일정 시간이 경과한 시점에서의 어드레스 신호가 유효한 열 어드레스 신호라고 간주되어, CAS 바에 규제되지 않고 열 디코더(74)가 선택되어, 신호는 출력 버퍼(76)로 전송된다. 이 최종단에서 비로소 CAS 바에 동기하여, DoutR, DoutL이 출력된다. 여기서, DoutR, DoutL은 각각 각 어드레스의 메모리 셀의 bitR, bitL의 정보를 의미한다.
따라서, 열 계통 회로의 초단에서 CAS 바와 동기를 이루는 데에 필요한 시간을 없앨 수 있기 때문에, 그 시간 만큼 열 어드레스 신호가 인가되고나서 데이터가 출력되기까지의 액세스 시간을 짧게 할 수 있다. CAS 바의 기능은 열 래치 신호를 인가하여 열 어드레스 신호를 래치하는 것뿐이고, 또한 CAS 바의 제어는 최종단에서 행해지므로, 액세스 시간에는 직접 영향은 끼치지 않는다. 단, 열 어드레스 신호가 천이된 것을 검출하기 위한 ATD 회로(82)가 필요하게 되며, 상기 ATD 회로(82)로부터의 출력 펄스 EQ 바가 열 계통 회로를 제어한다. 열 어드레스 신호가 바뀔 때마다 EQ 바가 발생한다. 이 펄스에 기초하여 발생된 각종 펄스로 열 계통 회로가 제어된다. AND 회로(83)는 펄스 EQ 바와 버퍼(77)로부터 출력되는 셀증폭 완료 신호 YE를 입력으로 하고, 그 출력 신호 CY를 통해 열 드라이버(75)의 동작을 개시시킨다.
이와 같이 본 실시예4에 따른 불휘발성 반도체 기억 장치에 따르면, 패리티 체크 회로(81)에 의해 열 어드레스 신호의 패리티가 검출되고, 그 검출 결과인 패리티 검출 신호 PS에 기초하여, 서브워드선 WLm(even)및 서브워드선 WLm(odd)의 어느 한쪽이 선택된다. 이에 따라, 상기 실시예1에 따른 불휘발성 반도체 기억 장치에 있어서의 서브워드선의 선택 동작을 실현하는 것이 가능해진다.
<실시예5>
도 44는, 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치의 구조를 나타내는 단면도이다. 메모리 셀 어레이부에서, 도 62에 나타낸 종래의 불휘발성 반도체 기억 장치에 있어서의 LOCOS 형의 소자 분리 절연막(106)을 대신하여 STI (Shallow Trench Isolation)(6s1)이 형성된다. STI(6s1)의 계면 부분에서의 실리콘 기판(1) 내에는 비트선 BL로서 기능하는 n+형의 불순물 확산 영역(7)이 형성된다. 또한, 메모리 셀 어레이부와 주변 회로부와의 경계 부분에는 STI(6s1)보다도 깊은 STI(6s2)가 형성된다. 또, 도 44에는 나타내지 않았지만, 주변 회로부의 소자 분리 절연막도 STI이고, 그 깊이는 STI(6s1) 혹은 STI(6s2)의 깊이와 동일하다.
또한, 메모리 셀 어레이부에서의 실리콘 기판(1) 내에는 모두 p형의 펀치 스루 스토퍼층(90a) 및 채널 스토퍼층(91a)이 형성된다. 펀치 스루 스토퍼층(90a)은 MOS 트랜지스터의 소스-드레인 사이의 펀치 스루를 방지하기 위해 형성된다. 채널스토퍼층(91a)은 소자간 누설을 방지하기 위해, 기생 MOS 트랜지스터의 임계치 전압을 높이는 것을 목적으로 하여 형성된다.
또한, 주변 회로부에서의 실리콘 기판(1) 내에는 펀치 스루 스토퍼층(90b) 및 채널 스토퍼층(91b)이 형성되어 있다. 이들 층의 도전형은, P형 MOS 트랜지스터가 형성되어 있는 영역 내에서는 n형이고, N형 MOS 트랜지스터가 형성되어 있는 영역 내에서는 p형이다.
도 44에서는 펀치 스루 스토퍼층(90a)의 형성 깊이와 펀치 스루 스토퍼층(90b)의 형성 깊이가 동일하고, 채널 스토퍼층(91a)의 형성 깊이와 채널 스토퍼층(91b)의 형성 깊이가 동일한 경우의 예를 나타내고 있지만, 각 층의 형성 깊이는 반드시 동일할 필요는 없다. 예를 들면, 메모리 셀 어레이부에서의 펀치 스루 스토퍼층(90a) 및 채널 스토퍼층(91a)을, 주변 회로부에서의 펀치 스루 스토퍼층(90b) 및 채널 스토퍼층(91b)보다도 얕게 형성해도 좋다.
주변 회로부와의 경계 부분에서의 메모리 셀 어레이부의 단부에는 더미 셀이 형성되어 있다. 패턴의 소밀 격차가 큰 영역에서는 전사 공정이나 가공 공정 시에 그 소밀 격차에 기인하여 완성 형상의 변동이 커진다. 주변 회로부와 메모리 셀 어레이부와의 경계 부분은 패턴의 소밀격차가 큰 영역이다. 따라서, 주변 회로부와의 경계 부분에 더미 셀을 형성함으로써, 통상의 메모리 셀의 완성 형상이 상기 소밀격차에 영향을 받지 않도록 할 수 있다. 여기서, 더미 셀의 채널 길이 Ld를 통상의 메모리 셀의 채널 길이 Lm보다도 짧게 함으로써, 더미 셀의 점유 면적을 축소하여 집적도를 높일 수 있다.
이와 같이 본 실시예5에 따른 불휘발성 반도체 기억 장치에 따르면, 메모리 셀 어레이부에서, 종래의 불휘발성 반도체 기억 장치에 있어서의 LOCOS 형의 소자 분리 절연막(106)을 대신하여 STI(6s1)이 형성되어 있다. 일반적으로 STI는 LOCOS보다도 버즈 빅이 작다. 그 때문에, 소자 분리 절연막에 STI(6s1)을 채용함으로써, 버즈 빅의 점유 면적이 축소되는 만큼 집적도를 높일 수 있다.
또한, 메모리 셀 어레이부와 주변 회로부와의 경계 부분에는 STI(6s1)보다도 깊은 STI(6s2)가 형성되어 있다. 이에 따라, 메모리 셀과 주변 회로와의 간섭을 억제할 수 있다. 이하, 이러한 효과에 대하여 구체적으로 설명한다. 주변 회로부에서 p형의 실리콘 기판(1)내로 소수 캐리어인 전자가 주입되면, 실리콘 기판 내에서의 전자의 확산 길이는 100㎛ 이상이기 때문에, 그 전자는 메모리 셀 어레이부까지 확산된다. 이 전자는 메모리 셀의 포텐셜 웰에 포획되고, 불순물 확산 영역(7) 주변의 고전계에 의해 가속되어 핫 캐리어로 되어 ONO 막(5) 내로 주입된다. 1회당 약간의 전자가 ONO 막(5) 내로 주입되었어도, 이들 전자가 여러차례 중첩되면, 메모리 셀의 기억 내용이 파괴되기에 이른다. 반대로, 메모리 셀의 기입 동작이나 소거 동작에 의해 발생된 핫 캐리어가 주변 회로부까지 확산하고, 주변 회로의 오동작을 야기시키는 경우도 있다. 그러나, 메모리 셀 어레이부와 주변 회로부와의 경계 부분에 깊은 STI(6s2)를 형성함으로써, 캐리어의 상호 확산을 억제할 수 있어, 메모리 셀과 주변 회로와의 간섭을 억제할 수 있다.
도 45는, 본 실시예5의 제1 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 나타내는 단면도이다. 본 실시예5의 제1 변형예에 따른 불휘발성 반도체 기억 장치는, 도 44의 STI(6s1)을 대신하여 상면의 단부에 오목부가 형성된 STI(6s3)을 형성한 것이다. 본 실시예5의 제1 변형예에 따른 불휘발성 반도체 기억 장치에 따르면, 도핑된 폴리실리콘막(25)의 일부가 상기 오목부 내를 충전하도록 형성되기 때문에, STI(6s3)의 상단부에 접하는 부분의 불순물 확산 영역(7)에는 STI(6s3)의 측벽측과 실리콘 기판(1)의 상면측과의 2 방향으로부터 전압이 인가된다. 따라서, 그 부분의 전계 강도가 높아지게 되어, 기입 시나 소거 시에 있어서 높은 에너지를 갖는 핫 캐리어가 생성된다. 그 결과, 핫 캐리어를 효율적으로 ONO 막(5) 내로 주입할 수 있기 때문에, 기입 시간이나 소거 시간을 단축시킬 수 있다.
도 46∼도 53은, STI(6s3)의 형성 방법을 공정순으로 나타내는 단면도이다. 도 46을 참조하여, 우선 실리콘 기판(1) 상에 실리콘 산화막(150), 폴리실리콘막(151), 및 실리콘 질화막(152)을 그 순서대로 전면에 걸쳐서 형성한다. 단, 폴리실리콘막(151)의 형성은 생략해도 좋다. 이어서, 도 47을 참조하면, 실리콘 질화막(152) 상에 포토레지스트(153)를 형성한 후, 포토레지스트(153)를 에칭 마스크로 이용하여, 이방성 에칭법에 따라 폴리실리콘막(151)의 상면이 노출될 때까지 실리콘 질화막(152)을 제거한다. 도 48을 참조하면, 포토레지스트(153)를 제거한 후, 실리콘 질화막(152)을 에칭 마스크로 이용하여, 이방성 에칭법으로 폴리실리콘막(151), 실리콘 산화막(150), 및 실리콘 기판(1)을 제거한다. 이에 따라, 실리콘 기판(1)의 상면 내에 200∼400㎚ 정도 깊이의 트렌치(154)가 형성된다.
도 49를 참조하면, 질화 분위기 내에서의 열 처리에 의해 트렌치(154)의 내벽을 질화시킨 후, 열 산화법으로 트렌치(154)의 내벽에 실리콘 산화막(155)을 형성한다. 이 때, 폴리실리콘막(151)이나 실리콘 기판(1)의 상면도 산화되어, 버즈 빅(156)이 형성된다. 이어서, 도 50을 참조하여, 트렌치(154) 내부를 채우도록 전면에 걸쳐 실리콘 산화막(157)을 형성한다. 이어서, 도 51을 참조하면, CMP 법으로 실리콘 산화막(157)의 상면을 평탄화한다. 이 CMP는, 실리콘 질화막(152)의 밑부분을 남기고 정지한다.
이어서, 도 52를 참조하면, 남은 실리콘 질화막(152) 및 폴리실리콘막(151)을 에칭으로 제거한다. 이어서, 도 53을 참조하면, 실리콘 산화막(150)을 에칭으로 제거한다. 이 때, 과도에칭량을 많게 함으로써, 버즈 빅(156) 내에 실리콘 기판(1)의 상면보다도 깊은 오목부(158)가 형성된다. 또, 오목부(158)는 폴리실리콘막(151)이 없는 경우에 형성되기 쉽다. 폴리실리콘막(151)이 없는 경우가 버즈 빅(156)의 두께가 얇아지기 때문이다.
도 54는, 본 실시예5의 제2 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 나타내는 단면도이다. 본 실시예5의 제2 변형예에 따른 불휘발성 반도체 기억 장치는 도 44에 도시된 구조에 있어서, 더미 셀을 생략한 것이다. STI6s4는, 도 44의 STI(6s2)와 STI(6s1)이 상호 접촉하여 형성된 것이다. 본 실시예5의 제2 변형예에 따른 불휘발성 반도체 기억 장치에 따르면, 더미 셀의 형성을 생략함으로써, 더미 셀의 점유 면적만큼 메모리 셀 어레이부의 면적을 줄일 수 있다.
도 55는 본 실시예5의 제3 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 나타내는 단면도이다. 본 실시예5의 제3 변형예에 따른 불휘발성 반도체 기억 장치는 도 54에 나타낸 STI(6s1)을 대신하여 STI(6s5)를 형성한 것이다. STI(6s5)는 대략 T 자형의 단면 형상이며, 중앙부가 단부보다도 깊은 구조를 이루고 있다. 불순물 확산 영역(7)은 STI(6s5)의 중앙부에 의해 불순물 확산 영역(7a)과 불순물 확산 영역(7b)으로 분리되어 있다. 본 실시예5의 제3 변형예에 따른 불휘발성 반도체 기억 장치에 따르면, 불순물 확산 영역(7a)에 대한 전압의 인가와, 불순물 확산 영역(7b)에 대한 전압의 인가를 독립적으로 제어할 수 있기 때문에, 소거 시의 디스터브 불량을 완전하게 방지할 수 있다.
도 56은, 본 실시예5의 제3 변형예에 따른 불휘발성 반도체 기억 장치의 전체 구성을 나타내는 블록도이다. 서브비트선 BLn-1(a), BLn(a), BLn+1(a)은 도 55의 불순물 확산 영역(7a)에 대응하며, 서브비트선 BLn-1(b), BLn(b), BLn+1(b)은 도 55의 불순물 확산 영역(7b)에 대응한다. 또한, 열 어드레스 버퍼(79)에는 비트선을 선택하기 위한 열 어드레스와, 서브비트선을 선택하기 위한 열 서브 어드레스가 저장된다. ATD 회로(82)는 열 어드레스의 천이 및 열 서브 어드레스의 천이를 검출한다. 열 디코더(74)는 열 어드레스에 기초하여 비트선을 선택함과 함께, 열 서브 어드레스에 기초하여 서브비트선을 선택하는 기능을 갖는다. 열 드라이버(75)는 열 디코더(74)에 의해 선택된 열 어드레스 및 열 서브 어드레스에 대응하는 서브비트선에 소정의 전압을 인가한다.
도 57은 본 실시예5의 제4 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 나타내는 단면도이다. 본 실시예5의 제4 변형예에 따른 불휘발성 반도체 기억 장치는 도 54에 나타낸 실리콘 기판(1)을 대신하여 SOI 기판(1d)를 채용한 것이다.SOI 기판(1d)는 실리콘 기판(지지 기판 : 1a), 매립 산화막(1b), 및 실리콘층(1c)이 그 순서대로 적층된 구조를 갖는다. STI(6s1, 6s4)나 채널 영역(8)은 SOI 기판(1d)의 실리콘층(1c) 내에 형성되어 있다. STI(6s4)의 저면은 SOI 기판(1d)의 매립 산화막(1b)에 도달되어 있다. 본 실시예5의 제4 변형예에 따른 불휘발성 반도체 기억 장치에 따르면, SOI 기판(1d)을 채용함으로써, 특히 주변 회로부에서 중성자선 등의 우주선(cosmic-ray)에 기인하는 소프트 에러의 발생을 억제할 수 있다. 또한, STI(6s4)의 저면이 매립 산화막(1b)에 도달하기 때문에, 주변 회로부와 메모리 셀 어레이부와의 간섭을 완전하게 방지할 수 있다.
도 58은, 본 실시예5의 제5 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 나타내는 단면도이다. 본 실시예5의 제5 변형예에 따른 불휘발성 반도체 기억 장치는 도 57에 나타낸 STI(6s4)를 대신하여 STI(6s6)를 형성한 것이다. STI(6s6)의 저면은 SOI 기판(1d)의 매립 산화막(1b)에 도달하고 있지 않고, STI(6s6)의 저면과 매립 산화막(1b)의 상면 사이에는 실리콘층(1c)이 존재한다. 불순물 확산층(92a)은 도 44의 펀치 스루 스토퍼층(90a) 및 채널 스토퍼층(91a)에 상당하며, 불순물 확산층(92b)은 도 44의 펀치 스루 스토퍼층(90b) 및 채널 스토퍼층(91b)에 상당한다. 본 실시예5의 제5 변형예에 따른 불휘발성 반도체 기억 장치에 따르면, 메모리 셀 어레이부에서의 실리콘층(1c)과, 주변 회로부에서의 실리콘층(1c)이 STI(6s6) 아래의 불순물 확산층(92a, 92b)을 통해 상호 전기적으로 접속되어 있다. 따라서, MOSFET의 본체 영역의 전위를 고정시킬 때에 단일 본체 전압 발생 회로를 이용하여, 메모리 셀 어레이부 및 주변 회로부의 본체 전위를 고정시킬 수 있다. 즉, 메모리 셀 어레이부와 주변 회로부에서 본체 전압 발생 회로를 공유할 수 있기 때문에, 본체 전압 발생 회로의 점유 면적을 줄일 수 있다.
도 59는 본 실시예5의 제6 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 나타내는 단면도이다. 본 실시예5의 제6 변형예에 따른 불휘발성 반도체 기억 장치는 도 55에 나타낸 실리콘 기판(1)을 대신하여 SOI 기판(1d)을 채용한 것이다. 불순물 확산층(93a)은 도 44의 펀치 스루 스토퍼층(90a) 및 채널 스토퍼층(91a)에 상당하며, 불순물 확산층(93b)은 도 44의 펀치 스루 스토퍼층(90b) 및 채널 스토퍼층(91b)에 상당한다. 본 실시예5의 제6 변형예에 따른 불휘발성 반도체 기억 장치에 따르면, 도 55에 나타낸 불휘발성 반도체 기억 장치에 의한 효과 외에 소프트 에러 내성을 향상시킬 수 있는 등의 효과를 얻을 수 있다.
도 60은, 본 실시예5의 제7 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 나타내는 단면도이다. 본 실시예5의 제7 변형예에 따른 불휘발성 반도체 기억 장치는, 도 59에 나타낸 매립 산화막(1b)에 도달하는 저면을 갖는 STI(6s5)를 대신하여 매립 산화막(1b)에 도달하지 않은 저면을 갖는 STI(6s5)를 형성한 것이다. 실리콘층(1c) 내에는 펀치 스루 스토퍼층(94a, 94b) 및 채널 스토퍼층(95a, 95b)이 형성된다. 본 실시예5의 제7 변형예에 따른 불휘발성 반도체 기억 장치에 따르면, 도 55에 나타낸 불휘발성 반도체 기억 장치에 의한 효과 외에 본체 전압 발생 회로의 점유 면적을 줄일 수 있는 효과를 얻을 수 있다.
또, 상기 각 실시예1∼5에 따른 구조, 및 각 실시예의 변형예에 따른 구조를 임의로 조합하여 적용 가능함은 물론이다. 또한, 이들의 구조를 SOI 기판 상에 형성하는 경우에도 동일한 효과를 갖는다.
본 발명에 따르면, 매트릭스의 행 방향에 상호 인접하는 메모리 셀 트랜지스터의 각 게이트 전극에, 상이한 전압을 개별로 인가할 수 있다. 따라서, 소거 시의 디스터브 불량의 발생을 회피할 수 있다.
또한, 본 발명에 따르면, 게이트 전극과 위치 정렬하여 층간 절연막 내에 플러그를 형성할 때에, 마스크 얼라이먼트 오프셋의 마진이 증가한다는 효과를 얻을 수 있다.
또한, 본 발명에 따르면, 게이트 전극에 위치 정렬하여 층간 절연막 내에 플러그를 형성할 때에, 마스크 얼라이먼트 오프셋의 마진이 증가한다는 효과를 얻을 수 있다.
또한, 본 발명에 따르면, 서브워드선이 지그재그 형상으로 매트릭스의 행 방향으로 연장하는 경우와 비교하면, 서브워드선의 배선 길이가 짧아지기 때문에, 서브워드선에 있어서의 신호 전달의 지연 시간을 단축시킬 수 있다.
또한, 본 발명에 따르면, 저저항의 배선을 플러그를 통해 불순물 확산 영역에 접속함으로써, 비트선의 저항치를 내릴 수 있기 때문에, 비트선에서의 신호 전달의 지연 시간을 단축시킬 수 있다.
또한, 본 발명에 따르면, 저저항의 배선을 서브워드선에 접속함으로써, 서브워드선의 저항치를 내릴 수 있기 때문에, 서브워드선에서의 신호 전달의 지연 시간을 단축시킬 수 있다.
또한, 본 발명에 따르면, 전하 축적 영역 내에 축적된 전하가 게이트 절연막내를 확산되는 것을 억제할 수 있기 때문에, 메모리 셀 트랜지스터의 반복 동작에 기인하여 발생하는 WINDOW의 축소화를 억제할 수 있다.
또한, 본 발명에 따르면, 부유 게이트로서 기능하는 폴리실리콘막 내에 전하를 축적할 수 있다. 또한, 트랩이 적은 실리콘 산화막으로 게이트 절연막이 구성되기 때문에, WINDOW의 축소화를 효과적으로 억제할 수 있다.
또한, 본 발명에 따르면, 선택 회로는 활성화되는 비트선에 기초하여 매트릭스의 동일 행에 속하는 복수의 서브워드선 중에서 적절한 서브워드선을 선택할 수 있다.
또한, 본 발명에 따르면, 선택 회로는 열 어드레스 신호의 패리티에 기초하여 매트릭스의 동일 행에 속하는 2개의 서브워드선 중에서 적절한 1개의 서브워드선을 선택할 수 있다.
또한, 본 발명에 따르면, LOCOS형의 소자 분리 절연막이 형성되는 경우와 비교하면, 버즈 빅의 점유 면적이 삭감되기 때문에, 칩의 집적도를 높일 수 있다.
또한, 본 발명에 따르면, 메모리 셀 트랜지스터와 주변 회로와의 간섭을 억제할 수 있다.
또한, 본 발명에 따르면, 오목부가 형성되어 있는 부분에서 전계 강도가 높아지기 때문에, 기입 동작이나 소거 동작의 효율화를 도모할 수 있다.
또한, 본 발명에 따르면, 하나의 메모리 셀 트랜지스터의 불순물 확산 영역과, 다른 메모리 셀 트랜지스터의 불순물 확산 영역이 제1 소자 분리 절연막의 중앙부에 의해 상호 분리되기 때문에, 소거 시의 디스터브 불량의 발생을 회피할 수 있다.
또한, 본 발명에 따르면, 소프트 에러 내성을 향상시킬 수 있음과 함께, 기생 용량의 저감에 따른 동작의 고속화를 도모할 수도 있다.
또한, 본 발명에 따르면, 메모리 셀 어레이부에서의 반도체층과 주변 회로부에서의 반도체층이 제2 소자 분리 절연막에 의해 상호 전기적으로 분리되기 때문에, 메모리 셀 트랜지스터와 주변 회로와의 간섭을 완전하게 방지할 수 있다.
또한, 본 발명에 따르면, 메모리 셀 어레이부에서의 반도체층과 주변 회로부에서의 반도체층이 상호 전기적으로 접속되어 있다. 그 때문에, 메모리 셀 트랜지스터나 주변 회로부의 트랜지스터의 본체 전위를 고정할 때에, 메모리 셀 어레이부와 주변 회로부에서 본체 전압 발생 회로를 공유할 수 있다.
또한, 본 발명에 따르면, 저저항의 배선을 플러그를 통해 불순물 확산 영역에 접속함으로써, 비트선의 저항치를 내릴 수 있기 때문에, 비트선에서의 신호 전달의 지연 시간을 단축시킬 수 있다.
또한, 본 발명에 따르면, 저저항의 배선을 워드선에 접속함으로써, 워드선의 저항치를 내릴 수 있기 때문에, 워드선에 있어서의 신호 전달의 지연 시간을 단축시킬 수 있다.
또한, 본 발명에 따르면, 전하 축적 영역 내에 축적된 전하가 게이트 절연막내를 확산하는 것을 억제할 수 있기 때문에, 메모리 셀 트랜지스터의 반복 동작에 기인하여 발생하는 WINDOW의 축소화를 억제할 수 있다.

Claims (3)

  1. 반도체 기판과,
    상기 반도체 기판 내에 매트릭스 형상으로 형성된 복수의 메모리 셀 트랜지스터와,
    상기 매트릭스의 열마다 형성된 복수의 비트선과,
    상기 매트릭스의 행마다 형성된 복수의 워드선을 구비하고,
    상기 워드선은, 복수의 서브워드선을 가지고,
    상기 매트릭스의 행 방향으로 상호 인접하는 상기 메모리 셀 트랜지스터의 각 게이트 전극은, 상이한 상기 서브워드선에 접속되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 반도체 기판과,
    상기 반도체 기판 내에 매트릭스 형상으로 형성된 복수의 메모리 셀 트랜지스터와,
    상기 매트릭스의 열마다 형성된 복수의 비트선과,
    상기 매트릭스의 행마다 형성된 복수의 워드선과,
    상기 메모리 셀 트랜지스터를 피복하여 형성된 층간 절연막을 구비하고,
    상기 비트선은, 상기 매트릭스의 열 방향으로 연장하여 상기 반도체 기판 내에 형성된 불순물 확산 영역을 구비하며,
    상기 매트릭스의 열 방향으로 연장하여 상기 층간 절연막 내에 형성되고, 상기 층간 절연막 내에 형성된 플러그를 통해 상기 불순물 확산 영역에 접속되며, 상기 불순물 확산 영역보다도 도전율이 높은 배선을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 반도체 기판과,
    상기 반도체 기판 내에 매트릭스 형상으로 형성된 복수의 메모리 셀 트랜지스터를 구비하고,
    상기 메모리 셀 트랜지스터는,
    상기 반도체 기판의 주면 상에 형성되고, 전하를 축적할 수 있는 전하 축적 영역을 구비하는 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 게이트 전극과,
    상기 반도체 기판의 상기 주면 내에 형성된 소스·드레인 영역을 가지고,
    상기 전하 축적 영역은, 상기 소스·드레인 영역에 근접하는 상기 게이트 절연막의 단부 내에만 형성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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