JP2007043185A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】 主記憶及びこの主記憶を制御するコントローラを有し、ICカードに好適な半導体集積回路装置を提供すること。
【解決手段】 不揮発性メモリセルアレイを持つメモリ回路(92)と、メモリ回路(92)を制御するコントロール回路(91)とを具備し、コントロール回路(91)はページバッファ(94)を持ち、このページバッファ(94)は3トランジスタセルブロックを含む。
【選択図】 図26
【解決手段】 不揮発性メモリセルアレイを持つメモリ回路(92)と、メモリ回路(92)を制御するコントロール回路(91)とを具備し、コントロール回路(91)はページバッファ(94)を持ち、このページバッファ(94)は3トランジスタセルブロックを含む。
【選択図】 図26
Description
この発明は半導体集積回路装置に係わり、特に不揮発性のメモリトランジスタを含む半導体集積回路装置に関する。
不揮発性半導体記憶装置、例えばNAND型フラッシュメモリの代表的なメモリセルは、非特許文献1(R. Shirota)に記載されている。
非特許文献1には、特に素子分離に、STI(Shallow Trench Isolation)を用いた256Mbit NAND型フラッシュメモリ製品の開発経緯が示されている。
非特許文献1に記載されたメモリセルユニットは、直列接続された複数のメモリセルトランジスタに対して、その両側に選択トランジスタが配置された構造を持つ。複数のメモリセルトランジスタはそれぞれ素子活性領域に形成される。素子活性領域は、素子分離領域、例えばSTIにより分離され、素子活性領域、及びSTIは互いに併行して配置され、メモリセルアレイをなしている。
メモリセルトランジスタの浮遊ゲート層の一部は、STI上に覆い被さる。この覆い被さった部分の容積で、浮遊ゲート層とチャネルとの間の容量と、浮遊ゲート層と制御ゲート層との間の容量との比、いわゆる“カップリング比”を稼いでいる。
このようなメモリセルトランジスタを形成するためには、浮遊ゲート層の一部となる導電体層に、非常に細い短冊状のパターン、いわゆる“スリット”を形成しなければならない。図28に、スリットを形成した段階を示す。
図28に示すように、導電体層104は、メモリセルトランジスタの浮遊ゲート層の一部、並びに選択トランジスタのゲートとなる導電物である。スリット103は、導電体層104のうち、STI上の部分に、STIと並行に形成される。その幅はSTIよりも狭い。このようなスリット103を導電体層104に形成することにより、浮遊ゲート層を、メモリセルトランジスタ毎に分離することができる。
通常のNAND型フラッシュメモリでは、メモリセルトランジスタを複数個直列に接続し、ビット線とメモリセルユニットとのコンタクトの数を減らすことによって、メモリセルの微細化を実現している。
しかし、図29に示すように、上記メモリセルトランジスタでは、その数が1つ、あるいは2つ程度の少数になると、選択トランジスタのゲート間の間隔DSG-SGが相対的に狭まる。間隔DSG-SGが相対的に狭まると、導電体層104にスリット103を形成することが困難になってくる。
非特許文献1によると、リソグラフィによってパターニングした領域よりも狭い領域を加工することは、いわゆるスペーサ加工によって可能となる、とされている。
しかし、間隔DSG-SGが狭くなってきた場合、加工変換差等を考えると、スリット103を、メモリセルユニット内で必要な素子分離幅よりも十分に広く形成することは、難しくなってきてしまう。また、STIの幅、並びに素子活性領域AAの幅をそれぞれ最小加工寸法で形成した場合、露光によるパターニングではスリット103を形成することは難しい。
なお、メモリセルユニット内のメモリセルトランジスタ数を少数にする例は、例えば、非特許文献2(K. Imamiya, et al.)、特許文献1(特開2000-149581号公報(作井他))、非特許文献3(G. Tao et al.)に記載されている。
例えば非特許文献2には、メモリセルトランジスタが1つの場合について、その利用が報告されている。いわゆる3トランジスタセルユニットを用いたEEPROMである。このようなフラッシュメモリにおいては、その微細化を進めていく上で、上述した課題の影響を受けやすい。
そこで、非特許文献4(S. Aritome, et al.)に記載されるように、浮遊ゲート層を、STIに対して自己整合的に形成する方法が提案されるに至っている。
しかし、非特許文献4に記載されるように、浮遊ゲート層をSTIに対して自己整合的に形成すると、例えば選択トランジスタのゲート層の一部となる部分が、メモリセルトランジスタの浮遊ゲート層となる部分と同様に、選択トランジスタ毎に分離されてしまう事情がある。
特開2000−149581号公報
R. Shirota, "A Review of 256Mbit NAND Flash Memories and NAND Flash Future Trend", Non-Volatile Semiconductor Memory Workshop(=NVSMW) 2000 pp22-31.
K. Imamiya, et al., "32kbyte three-transistor flash for embedded applications using 0.4um NAND flash technology", Non-Volatile Semiconductor Memory Workshop(=NVSMW) 2000 pp78-80.
G. Tao et al., "Reliability aspect of embedded floating-gate non-volatile memories with uniform channel FN tunneling for both program", Non-Volatile Semiconductor Memory Workshop(=NVSMW) 2001 pp130-132.
S. Aritome, et al., "A 0.67um2 SELF-ALIGNED SHALLOW TRENCH ISOLATION CELL(SA-STI CELL) FOR 3V-only 256Mbit NAND EEPROMs" IEDM(1994) pp61-64.
この発明は、主記憶及びこの主記憶を制御するコントローラを有し、ICカードに好適な半導体集積回路装置を提供する。
この発明の一態様に係る半導体集積回路装置は、不揮発性メモリセルアレイを持つメモリ回路と、前記メモリ回路を制御するコントロール回路とを具備し、前記コントロール回路はページバッファを持ち、このページバッファは3トランジスタセルブロック、又は2トランジスタセルブロックを含む。
この発明によれば、主記憶及びこの主記憶を制御するコントローラを有し、ICカードに好適な半導体集積回路装置を提供できる。
以下、この発明の実施形態の幾つかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
(第1実施形態)
選択ゲート線を形成するために、選択トランジスタ毎に分離されてしまったゲート層となる部分を互いに接続する方法としては、例えばメモリセルトランジスタの浮遊ゲート層の一部となる導電体層、あるいはその制御ゲート層となる導電体層を利用して、選択トランジスタ毎に分離されたゲート層となる部分を互いに接続する方法が考えられる。
選択ゲート線を形成するために、選択トランジスタ毎に分離されてしまったゲート層となる部分を互いに接続する方法としては、例えばメモリセルトランジスタの浮遊ゲート層の一部となる導電体層、あるいはその制御ゲート層となる導電体層を利用して、選択トランジスタ毎に分離されたゲート層となる部分を互いに接続する方法が考えられる。
このようなコンタクトを形成する一例は、メモリセルトランジスタの浮遊ゲート層の一部となる導電体層を、選択トランジスタが形成される部分についてはSTI上に延在させ、STI上でコンタクトを取る方法である(例えば、特願2000−301380号)。
また、他例は、選択トランジスタのゲート層の一部となる導電体層に対してコンタクトを形成し、この導電体層に、メモリセルトランジスタの制御ゲート層となる導電体層を短絡して、素子活性領域AA上でコンタクトを取る方式である(例えば、特願2000−291910号)。
図1はこの発明の第1実施形態に係る不揮発性半導体記憶装置の平面パターンの一例を示す平面図、図2Aは図1中の2A−2A線に沿う断面図、図2Bは図1中の2B−2B線に沿う断面図である。
図1、図2A、図2Bに示すように、半導体基板、例えばP型シリコン基板、又はP型ウェル1には、素子分離領域STIが形成されている。素子分離領域STIは、P型ウェル1に素子活性領域AAを分離する。図1に示す一例では、STIはストライプ状に形成され、P型ウェル1の表面にストライプ状の素子活性領域AAを分離している。メモリセルユニットMUは、素子活性領域AAに形成される。
第1実施形態のメモリセルユニットMUは、いわゆる3トランジスタセルユニットである。3トランジスタセルユニットは、ソース側選択トランジスタSTSと、ドレイン側選択トランジスタSTDと、これら選択トランジスタSTS、STD間に接続された1個のメモリセルトランジスタMTとを含む。
ソース側選択トランジスタSTSのN型ソース/ドレイン拡散層2は、コンタクト3を介して共通ソース線SLに接続されている。また、ドレイン側選択トランジスタSTDのN型ソース/ドレイン拡散層2は、コンタクト4を介してデータ線、又はビット線BLに接続されている。これにより、メモリセルユニットMUは、ソース線SLとデータ線、又はビット線BLとの間に接続される。
共通ソース線SLは、例えば素子活性領域AA及び素子分離領域STIの延在方向に直交する方向に延びる。そして、共通ソース線SLは、トランジスタSTS、STD、MTのゲート電極の上部に形成された、例えば第1層目の金属配線層から形成される。本例の共通ソース線SLは、例えば選択トランジスタSTS、STDのゲート電極の上部から、メモリセルトランジスタMTのゲート電極の上部にまで拡がる。
ビット線BLは、例えば素子活性領域AA及び素子分離領域STIの延在方向に延びる。そして、ビット線BLは、共通ソース線SLのさらに上層に形成された、例えば第2層目の金属配線層から形成される。
メモリセルトランジスタMTは、電荷蓄積層、例えば浮遊ゲート層5を有する。本例の浮遊ゲート層5は、例えば図2B中の破線円A内に示されるように、浮遊ゲート層5の側面が、素子分離領域STIの側面と同一面、又はほぼ同一面にある。
浮遊ゲート5層上には、ゲート間絶縁膜6を介して制御ゲート層7が形成されている。制御ゲート層7は、ワード線WLとして機能する。ゲート間絶縁膜6は、例えばシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の3層構造絶縁膜等から構成される。3層構造絶縁膜は、一般にONO膜と呼ばれる。
選択トランジスタSTS、STDはそれぞれ、例えば浮遊ゲート層5と同じ導電体層から形成されたゲート層8を有する。ゲート層8は、浮遊ゲート層5と異なり、例えば制御ゲート層7と同じ導電体層から形成されたゲート層9に短絡されている。ゲート層9は、選択ゲート線SGS、SGDとして機能する。ゲート層8をゲート層9に短絡させる方法の一例は、例えばゲート間絶縁膜6と同じ絶縁体層から形成された絶縁膜10に開口部11を形成し、この開口部11を介してゲート層9をゲート層8に接触させる。これにより、ゲート層8はゲート層9と一体となり、選択トランジスタSTS、STDのゲート電極として機能する。
ところで、選択トランジスタSTS、およびSTDのチャネル濃度を制御するための不純物を、絶縁膜10に形成された開口部11を介して、ゲート層8越しにイオン注入する方法が本願発明者らにより提案されている(特願2001−158066号)。この方法に従ったチャネル不純物導入工程の一例を図3Aに示す。
図3Aに示すように、例えば素子活性領域AAのパターンにパターニングされている導電体層、例えば導電性ポリシリコン層12上に、絶縁体層、例えばONO膜13を形成する。導電性ポリシリコン層12は、浮遊ゲート層5、及びゲート層8となる導電体層である。また、ONO膜13は、ゲート間絶縁膜6、及び絶縁膜10となる絶縁体層である。次いで、ONO膜13上に、マスク層、例えばフォトレジスト層14を形成し、このフォトレジスト層14に、開口部11に対応した窓15を形成する。次いで、フォトレジスト層14をマスクに用いて絶縁膜10をエッチングし、絶縁膜10に開口部11を形成する。次いで、例えばフォトレジスト層14をマスクに用いて、P型ウェル1と同じP型不純物、例えばボロンを、P型ウェル1に対して導電性ポリシリコン12を貫通させてイオン注入する。これにより、選択トランジスタSTS、STDのゲート層8となる部分下のP型ウェル1、即ち選択トランジスタSTS、STDのチャネル領域の不純物濃度(チャネル濃度)は、他の領域に比べて高まる。
このようなチャネル不純物導入工程の一例に従って形成された不揮発性半導体記憶装置の断面を図3Bに示す。
図3Bに示すように、選択トランジスタSTS、STDのチャネル領域16の不純物濃度は、メモリセルトランジスタMTのチャネル領域17の不純物濃度よりも高い。このように、図3Aに示したチャネル不純物導入工程の一例を用いることで、例えば図3Bに示すように、微細なメモリセルトランジスタMT、微細な選択トランジスタSTS、およびSTDが、高密度に配置されている場合でも、メモリセルトランジスタMTのチャネル濃度と、選択トランジスタSTS、およびSTDのチャネル濃度とを、別々に制御できる。
ソース側選択トランジスタSTSのN型ソース/ドレイン拡散層2と共通ソース線SLとはコンタクト3を介して接続され、同様にドレイン側選択トランジスタSTDのN型ソース/ドレイン拡散層2とビット線BLとの接続は、コンタクト4を介して接続される。本例のコンタクト3は、共通ソース線SLが形成されている層(第1層目金属配線層)から、ソース側選択トランジスタSTSのN型ソース/ドレイン拡散層2に対して直接に形成されている。同様に本例のコンタクト4は、ビット線BLが形成されている層(第2層目金属配線層)から、ドレイン側選択トランジスタSTDのN型ソース/ドレイン拡散層2に対して直接に形成されている。
本例のコンタクト3、4はそれぞれ、いわゆる自己整合コンタクトである。自己整合コンタクトは、コンタクトの一部が、選択トランジスタSTS、STDのゲート電極(8、9)の上部に被さる構造を持つ。選択トランジスタSTS、STDのゲート電極(8、9)の上部には、例えばマスク材絶縁膜18が形成されている。マスク材絶縁膜18は、層間絶縁膜19に対してエッチング選択性を持つ。マスク材絶縁膜18の材料の一例は、シリコン窒化膜(SiN)である。マスク材絶縁膜18の材料をシリコン窒化膜とした場合、層間絶縁膜19の材料の一例は、シリコン酸化膜(SiO2)である。このようにマスク材絶縁膜18が層間絶縁膜19に対してエッチング選択性を持つことで、選択トランジスタSTSのゲート電極間、及びSTDのゲート電極間に埋め込まれている層間絶縁膜19のみを、選択的にエッチングすることができる。これにより、選択トランジスタSTSのゲート電極間、及びSTDのゲート電極間に対して自己整合的にコンタクト孔を開口することができる。この時、自己整合コンタクト3の導電体は、選択トランジスタSTSのゲート電極に側壁絶縁膜20を介して近接し、また、ゲート電極上にマスク材絶縁膜18を介して被さる。自己整合コンタクト4の導電体も同様に、選択トランジスタSTDのゲート電極に側壁絶縁膜20を介して近接し、また、ゲート電極上にマスク材絶縁膜18を介して被さる。しかし、自己整合コンタクト3、4の導電体に近接しているのは、メモリセルトランジスタMTのゲート電極ではなく、選択トランジスタSTS、STDのゲート電極である。このため、例えばビット線BL等に誘起された高電圧が、メモリセルトランジスタMTのゲート電極、例えば浮遊ゲート層5に作用することはない。
また、コンタクト3、4を自己整合コンタクトとしない場合も考えられる。この場合、選択トランジスタとメモリセルトランジスタとの間が、例えばシリコン酸化膜で埋め込まれている構造で、メモリセルトランジスタと選択トランジスタとの間はブロックされているが、選択トランジスタ間のN型ソース/ドレイン拡散層2、周辺トランジスタのゲート電極、選択トランジスタのゲート電極、及びメモリセルトランジスタの制御ゲート電極のみ、シリサイド膜となっている構造も考えられる(例えば、特願2001−075511号、特願2001−244557号)。
本第1実施形態に係る不揮発性半導体記憶装置によれば、選択トランジスタSTS、STDのゲート電極は、ゲート層8とゲート層9とを、例えばゲート間絶縁膜6と同じ絶縁体層から形成された絶縁膜10の、例えば中央部分に開口部11を形成することで短絡させる。即ち、ゲート層8に対して、ゲート層9下部からコンタクトを取る方式が採用されている(例えば、特願2000-291910号)。ゲート層9は、例えば制御ゲート層7と同じ導電体層から形成される。このため、選択トランジスタSTS、STDのゲート層9、即ち選択ゲート線SGD、SGSの電極材料の電気抵抗値は、メモリセルトランジスタMTの制御ゲート層7、即ちワード線WLの電極材料の電気抵抗値と同じとなる。制御ゲート層7の電極材料は、例えば導電性ポリシリコンとメタルシリサイドとの積層構造である。メタルシリサイドは、例えばタングステンシリサイド(WSi)等である。また、浮遊ゲート層5の電極材料は、例えば導電性ポリシリコンである。
このように、選択ゲート線SGD、SGSの電極材料の電気抵抗値は、ワード線WLの電極材料の電気抵抗値と同じとなることから、選択ゲート線SGD、SGS電極材料の電気抵抗値が、例えばワード線WLの電極材料の電気抵抗値よりも高くなることはない。このため、選択ゲート線SGD、SGSにおける遅延は軽減され、高速な動作が可能になる。
また、共通ソース線SL、及びビット線BLの配線材料についても、電気抵抗値が低い配線材料、例えばアルミニウム(Al)を用いることで、選択ゲート線SGS、SGDに対して、共通ソース線SLにおける遅延を抑えることができる。これと同時に、3トランジスタセルユニットにも十分に収まるような、コンパクトな共通ソース線SLを形成することが可能となる。
もし、ビット線BLに対して、共通ソース線SLの配線材料が低抵抗にならない場合には、例えば本第1実施形態のように、共通ソース線SLを、例えば選択トランジスタSTS、STDのゲート電極の上部から、メモリセルトランジスタMTのゲート電極の上部にまで拡がるように形成すればよい。このような共通ソース線SLを形成する場合、例えば本第1実施形態のように、ビット線BLから直接コンタクト4を形成する形状であれば、メモリセルトランジスタMTの上部の領域に収まる範囲内で、共通ソース線領域を確保すれば良い。
このように幅の広い共通ソース線SLは、その電気抵抗を軽減できるとともに、ビット線BLに対し、例えばメモリセルトランジスタMTからの雑音を遮蔽する効果も持っている。
本第1実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタMTの動作は、基本的にNAND型フラッシュメモリのメモリセルトランジスタと同じである。
例えばデータを書き込む時には、選択されたメモリセルトランジスタMTの制御ゲートに高電圧Vppを印加する。これにより、浮遊ゲート層5には、FNトンネル電流によって電子が注入され、データが書き込まれる。ここで、カップリング比が0.6程度であれば、高電圧Vppは、20V程度に設定される。
データとしては、例えば電子が注入され、メモリセルトランジスタMTのしきい値電圧がある基準電圧より高い場合をデータ“0”とし、電子が注入されていない、あるいは電子が引き抜かれていてメモリセルトランジスタMTのしきい値電圧が基準電圧より低い場合をデータ“1”とする。これは、従来のフラッシュメモリと同様である。よって、データの有無を判定する点は、従来と同様である。
一方、データを消去する時には、例えばP型ウェル1に高電圧Vppを印加して、電子をP型ウェル1に引き抜くことでデータを消去する。
データを読み出す時には、メモリセルトランジスタMTが一つしかないので、選択ゲート線SGS、SGDで選択されたメモリブロックに対して、メモリセルトランジスタMTの制御ゲート層7に、基準電圧以上のある電圧を印加した時に、トランジスタMTがオンするかオフするかで“0”か“1”かのデータを判定することができる。
また、メモリセルユニットMU内には、メモリセルトランジスタMTが一つしかない構造なので、そのメモリセルトランジスタMTのしきい値電圧は、データが書き込まれている場合に、ある値より高ければよい。つまり、しきい値電圧分布に上限の制約が無くなるので、しきい値電圧分布制御が簡単になり、製造バラツキに対して強い構造となる。
(第2実施形態)
図4はこの発明の第2実施形態に係る不揮発性半導体記憶装置の平面パターンの一例を示す平面図、図5Aは図4中の5A−5A線に沿う断面図、図5Bは図4中の5B−5B線に沿う断面図である。
図4はこの発明の第2実施形態に係る不揮発性半導体記憶装置の平面パターンの一例を示す平面図、図5Aは図4中の5A−5A線に沿う断面図、図5Bは図4中の5B−5B線に沿う断面図である。
本第2実施形態は、図4、図5A、図5Bに示すように、第1実施形態に係る不揮発性半導体記憶装置の3トランジスタセルユニットを、いわゆる4トランジスタセルユニットとしたものである。4トランジスタセルユニットは、ソース側選択トランジスタSTSと、ドレイン側選択トランジスタSTDと、これら選択トランジスタSTS、STD間に、互いに直列接続された2個のメモリセルトランジスタMT1、MT2とを含む。
本第2実施形態のメモリセルユニットMU内には、2個のメモリセルトランジスタMT1、MT2が有る。このため、例えばメモリセルトランジスタMT1からデータを読み出す時には、メモリセルトランジスタMT2をデータの有無に係わらずオンさせ、同様にメモリセルトランジスタMT2からデータを読み出す時には、メモリセルトランジスタMT1をデータの有無に係わらずオンさせなければならない。
このように4トランジスタセルユニットでは、データ読み出し時、非選択のメモリセルトランジスタについては、データの有無に係わらずメモリセルトランジスタをオンさせるための電圧Vpassをゲートに掛けておく必要が有り、メモリセルトランジスタのしきい値電圧は、電圧Vpassよりも低くなければならい。このため、しきい値電圧分布に下限と上限が必要になる、いわゆる“リードディスターブ(Read disturb)”による制約が存在する。これは、従来のNAND型フラッシュメモリと同様である。
しかし、4トランジスタセルユニットは、例えば16個といったメモリセルトランジスタを含むNAND型セルユニットよりも、メモリセルトランジスタが少ない分、セル電流を多く取ることができ、セル電流をセンスする時間も短くて済。つまり、4トランジスタセルユニットは、NAND型セルユニットに比べて、高速な動作が可能である。4トランジスタセルユニットは、メモリのビット当たりの面積を縮小し、且つ高速動作を維持しようとするもので、チップ面積縮小効果によるコストメリットと、少ないトランジスタ数のメモリセルによる高速アクセス性の折衷的な不揮発性半導体記憶装置の要求に対して需要を満たすものである。
また、3トランジスタセルユニットは、ユニットセル当たりメモリセルが1個であるので、ランダムアクセスに有利である。
これに対して、4トランジスタセルユニットもランダムアクセスが可能ではあるが、ユニットセル当たりメモリセルが2個であるので、基本的にはシリアルアクセスである。
本第2実施形態のように、第1実施形態に係る不揮発性半導体記憶装置は、4トランジスタセルユニットとすることが可能である。
(第3実施形態)
図6はこの発明の第3実施形態に係る不揮発性半導体記憶装置の平面パターンの一例を示す平面図、図7Aは図6中の7A−7A線に沿う断面図、図7Bは図6中の7B−7B線に沿う断面図である。
図6はこの発明の第3実施形態に係る不揮発性半導体記憶装置の平面パターンの一例を示す平面図、図7Aは図6中の7A−7A線に沿う断面図、図7Bは図6中の7B−7B線に沿う断面図である。
本第3実施形態は、第1実施形態に係る不揮発性半導体記憶装置のコンタクト4を、複数層に分けて形成するようにしたものである。
図6、図7A、図7Bに示すように、ドレイン側選択トランジスタSTDのN型ソース/ドレイン拡散層2は、第1層目コンタクト4-1を介してコンタクト配線21に接続される。コンタクト配線21は、例えば共通ソース線SLと同じ、第1層目金属配線層から形成される。コンタクト配線21は、第2層目コンタクト4-2を介してビット線BLに接続される。本第3実施形態に係る不揮発性半導体記憶装置は、コンタクト4-1、コンタクト配線21、コンタクト4-2のように、コンタクト4が複数層に分かれている以外は、第1実施形態に係る不揮発性半導体記憶装置と、ほぼ同様の構成である。
本第3実施形態のように、第1実施形態に係る不揮発性半導体記憶装置のコンタクト4は、直接に形成するのではく、例えば第1層目コンタクト4-1、コンタクト配線21及び第2層目コンタクト4-2のように、複数層に分けて形成することが可能である。
なお、コンタクト4を複数層に分けて形成する場合、例えばコンタクト配線21等の加工バラツキを見込み、ある程度のマージンを考慮する必要がある。このため、共通ソースSLを配置するための領域を、充分に確保できない状況も想定される。
このような状況の場合には、例えば第1実施形態に係る不揮発性半導体記憶装置のように、コンタクト4を、ビット線BLが形成されている層(第2層目金属配線層)から、ドレイン側選択トランジスタSTDのN型ソース/ドレイン拡散層2に対して直接に形成する構造が有利である。
(第4実施形態)
図8はこの発明の第4実施形態に係る不揮発性半導体記憶装置の平面パターンの一例を示す平面図、図9Aは図8中の9A−9A線に沿う断面図、図9Bは図8中の9B−9B線に沿う断面図である。
図8はこの発明の第4実施形態に係る不揮発性半導体記憶装置の平面パターンの一例を示す平面図、図9Aは図8中の9A−9A線に沿う断面図、図9Bは図8中の9B−9B線に沿う断面図である。
本第4実施形態は、図8、図9A、図9Bに示すように、第2実施形態に係る不揮発性半導体記憶装置のコンタクト4を、複数層に分けて形成するようにしたものである。本第4実施形態に係る不揮発性半導体記憶装置は、コンタクト4-1、コンタクト配線21、コンタクト4-2のように、コンタクト4が複数層に分かれている以外は、第2実施形態に係る不揮発性半導体記憶装置と、ほぼ同様の構成である。
本第4実施形態のように、第2実施形態に係る不揮発性半導体記憶装置のコンタクト4は、直接に形成するのではく、例えば第1層目コンタクト4-1、コンタクト配線21及び第2層目コンタクト4-2のように、複数層に分けて形成することが可能である。
(第5実施形態)
図10はこの発明の第5実施形態に係る不揮発性半導体記憶装置が具備するメモリセルユニットの一回路例を示す回路図である。
図10はこの発明の第5実施形態に係る不揮発性半導体記憶装置が具備するメモリセルユニットの一回路例を示す回路図である。
メモリセルユニットMUとしては、第1、第3実施形態で説明した3トランジスタセルユニット、あるいは第2、第4実施形態で説明した4トランジスタセルユニットの他、図10に示すようなメモリセルユニットMUも考えられる。
図10に示すメモリセルユニットは、ソース線SLとビット線BLとの間に接続された、1個の選択トランジスタSTと1個のメモリセルトランジスタMTとが一対となったものである。本明細書では、このメモリセルユニットMUを2トランジスタセルユニットと呼ぶ。
図10に示す2トランジスタセルユニットでは、特に選択トランジスタSTが共通ソース線SLに接続され、メモリセルトランジスタMTがビット線BLに接続されている。ただし、2トランジスタセルユニットとしては、選択トランジスタSTをビット線BLに接続し、メモリセルトランジスタMTをビット線BLに接続することも可能であろう。
図11はこの発明の第5実施形態に係る不揮発性半導体記憶装置の平面パターンの一例を示す平面図、図12Aは図11中の12A−12A線に沿う断面図、図12Bは図11中の12B−12B線に沿う断面図である。
図11、図12A、図12Bに示すように、2トランジスタセルユニットは、1個の選択トランジスタSTと、選択トランジスタSTに接続された1個のメモリセルトランジスタMTとを含む。
選択トランジスタSTのN型ソース/ドレイン拡散層2は、コンタクト3を介して共通ソース線SLに接続されている。また、メモリセルトランジスタMTのN型ソース/ドレイン拡散層2は、コンタクト4を介してビット線BLに接続されている。これにより、メモリセルユニットMUは、ソース線SLとデータ線、又はビット線BLとの間に接続される。
本例のコンタクト3、4はそれぞれ、第1〜第4実施形態で説明したコンタクト4のように、自己整合コンタクトではない。この理由の一つは、例えばメモリセルトランジスタMTのゲート電極に対して自己整合コンタクトを形成すると、例えばビット線BL等に誘起された高電圧が、メモリセルトランジスタMTのゲート電極、例えば浮遊ゲート層5に作用する可能性があるためである。
ただし、コンタクト3については、自己整合コンタクトを適用することが可能であろう。この場合には、選択トランジスタSTのゲート電極に対して自己整合コンタクトとなるからである。そして、コンタクト3に対して、自己整合コンタクトを適用する場合には、図11、図12A、図12Bに示す不揮発性半導体記憶装置では、省略されているマスク材絶縁膜18が、少なくとも選択トランジスタSTのゲート電極上に形成されるであろう。
本第5実施形態のように、第1実施形態に係る不揮発性半導体記憶装置は、2トランジスタセルユニットとすることが可能である。
また、第2〜第4実施形態に係る不揮発性半導体記憶装置も、2トランジスタセルユニットとすることが可能である。
(第6実施形態)
図13はこの発明の第6実施形態に係る不揮発性半導体記憶装置が具備するメモリセルアレイの一回路例を示す回路図である。
図13はこの発明の第6実施形態に係る不揮発性半導体記憶装置が具備するメモリセルアレイの一回路例を示す回路図である。
この発明の第1〜第5実施形態に基づく構造を持つ不揮発性半導体記憶装置の応用としては、NAND型セルブロックと、例えば第1、第3実施形態で説明した3トランジスタセルブロックとを同じメモリセルアレイに併置する。そして、3トランジスタセルブロックを、例えば高速なメモリアクセスが必要な情報を記憶させる部分とし、NAND型セルブロックを、例えばデータを保存しておく部分とする。なお、第6実施形態に係る不揮発性半導体記憶装置のメモリシステムに類似したアーキテクチャは、特開平10-134588号公報に示されている。
図13に示すように、NAND型セルブロックと、3トランジスタセルブロックとを同じメモリセルアレイに併置するアーキテクチャでは、背景技術の欄でも説明したように、その微細化を進めていくと、NAND型セルブロックにおいてはスリットの形成が可能であっても、3トランジスタセルブロックにおいてはスリットの形成が難しくなり、NAND型セルブロック、及び3トランジスタセルブロックをそれぞれ、同じメモリセルアレイに併置することが困難になってしまう。
そこで、例えば3トランジスタセルブロックに、例えば上記第1、第3実施形態に係る不揮発性半導体記憶装置を使用する。これにより、例えば選択トランジスタSTS、STD間に挟まれたメモリセルブロックの長さを自在に調整することが可能となる。この結果、その微細化が進展した場合でも、図13に示されるメモリセルアレイ50のように、同じメモリセルアレイ50に対して、NAND型セルブロック、及び3トランジスタセルブロックをそれぞれ配置することができる。
なお、本第6実施形態の3トランジスタセルブロックについては、例えば第2、第4実施形態に係る不揮発性半導体記憶装置のような4トランジスタセル、あるいは第5実施形態に係る不揮発性半導体記憶装置のような2トランジスタセルに置き換えることが可能である。
さらに、本第6実施形態のNAND型セルブロックについては、図14に示すように、AND型セルブロックに置き換えることが可能である。
また、図14に示すように、NAND型セルブロックをAND型セルブロックに置き換えた場合には、4トランジスタセルをAND型にすることも可能である。
(第7実施形態)
NAND型フラッシュEEPROMは、NOR型と比べて大容量化に有利であるという利点を有することは、上述した通りである。
NAND型フラッシュEEPROMは、NOR型と比べて大容量化に有利であるという利点を有することは、上述した通りである。
NAND型EEPROMでは、不揮発性メモリセルは複数個直列接続され、その端部に選択トランジスタが設けられて、いわゆるメモリセルストリング(NANDストリング)を構成する。NANDストリングは、メモリセル数が多い程、ビット線コンタクトや共通ソース線の占める面積が相対的に小さくなり、メモリセルアレイのスケーラビリティ{縮小性)が改善される。従って、高密度化、大容量化のためには、NANDストリング長(即ちメモリセル数)を大きくすることが好ましい。
しかし、NANDストリング長が大きくなると、データ読み出し時のセル電流が小さくなる。NANDストリングの中の選択セルを読み出すとき、これに直列接続された非選択セルを導通させるが、これら非選択セルのトータルのコンダンタンス低下が大きくなるためである。セル電流が小さくなれば、高速動作ができなくなり、また書き込みや消去の繰り返しにより更に読み出しセル電流が低下して、信頼性が確保できなくなるおそれがある。
セル電流は、メモリセルの活性領域の幅に比例するため、活性領域幅を大きくすればセル電流を確保することができるが、これは大容量化を阻害する。
以上のように、NAND型EEPROMは、大容量化と高速性能及び高信頼性との両立を図ることが難しい。この発明の第7実施形態は、大容量化と高速性能及び高信頼性との両立を図った半導体記憶装置に関する。
図15Aはこの発明の第7実施形態に係るNAND型EEPROMのメモリセルアレイの等価回路例を示す等価回路図、図15Bはそのレイアウト例を示す平面図である。
図15A、図15Bに示す例では、メモリセルアレイは、例えば3個のセルブロックA、B、Cに分けられており、それそれが一括データ消去の範囲となる。第1のセルブロックAは、n個の不揮発性メモリセルMC0〜MCn−1が直接接続され、その両端に選択トランジスタS1、S2が設けられたメモリセルストリング(即ちNANDストリング、あるいはNANDセルユニット)30aを配列して構成されている。一方の選択トランジスタS1のドレインは、各NANDストリング30aそれぞれに設けられたデータ転送線(以下、ビット線)BLに接続され、他方の選択トランジスタS2のソースは複数のNANDストリング30aに共通に配設された基準電位線(以下、共通ソース線)SLに接続されている。
第2のセルブロックBは、m個(但し、m<n)の不揮発性メモリセルMC0〜MCm−1が直接接続され、その両端に選択トランジスタS1、S2が設けられたNANDストリング30bを配列して構成されている。一方の選択トランジスタS1のドレインは、各NANDストリング30bそれぞれに設けられたビット線BLに接続され、他方の選択トランジスタS2のソースは複数のNANDストリング30bに共通に配設された共通ソース線SLに接続されている。
第3のセルブロックCは、1個のメモリセルM0が両端に選択トランジスタS1、S2を接続して構成されたNANDストリング30cである。選択トランジスタS1のドレインはビット線BLに、選択トランジスタS2のソースは共通ソース線SLに接続されている。
各セルブロックA、B、Cの中で複数個ずつのNANDストリング30a、30b、30cの対応するメモリセルの制御ゲートは、共通にワード線WLに接続され、選択トランジスタS1、S2のゲートは同様に、選択ゲート線SSL、GSLに接続されている。ビット線BLは、この実施の形態ではセルブロックA〜Cにまたがって連続的に形成されている。
ここでセルブロックA、B、Cは、全て2値記憶を行うものとすることができる。或いは他の例として、例えばNANDストリングの最も大きいセルブロックAは、大容量のデータ格納のために4値記憶等の多値記憶を行うものとし、セルブロックAよりもNANDストリングが小さいセルブロックB、Cは、2値記憶を行うものとすることができる。或いはさらに他の例として、最もNANDストリングが小さいセルブロックCのみを2値記憶とし、それ以外のセルブロックA、Bは4値記憶を行うようにすることもできる。
図15Bでは、ストライプ状に区画された活性領域(素子領域)と、メモリセル及び選択トランジスタのゲートを連続的に配設したワード練WLおよび選択ゲート線SSL、GSLのパターンを示しており、ビット線及び共通ソース線は、コンタクトのみ示して省略している。
図15Bに示すように、セルブロックA〜Cの活性領域の幅はd0一定にしている。また、複数本のワード線WLを有するセルブロックA、Bのワード線ピッチも、等しくw0としている。
なお、図15A、及び図15Bに示す例では、各セルブロックA、B、C内に、ピット線方向に一つのNANDストリングが配置されているが、実際には各セルブロックA、B、C内に、ビット線方向に複数のNANDストリングが配置されてもよい。この場合、一つのセルブロック内で、ビット線方向に隣接する二つのNANDストリングは、例えば、ビット線コンタクトや共通ソース線コンタクトを共有する形で形成すればよい。
より具体的なセルブロックのレイアウト例を図16に示し、その17−17線に沿う断面を図17に示し、その18−18線に沿う断面を図18に示す。ここでは、図15Aに示すセルブロックAを想定しているが、他のセルブロックの構成も、セル数が異なるのみで同様である。
図16〜図18に示すように、シリコン基板51のセルアレイ領域は、セルブロック毎にp型ウェルが形成される。このp型ウェルには、素子分離絶縁膜52によりストライプ状の素子領域(活性領域)53が区画される。素子分離絶縁膜52の一例は、STIである。
各素子領域3に、トンネル絶縁膜54を介して浮遊ゲート55が形成され、浮遊ゲート55上にゲート間絶縁膜56を介して制御ゲート57が形成されて、更に制御ゲートに自己整合されたソース/ドレイン拡散層59が形成されて、メモリセルMCが構成される。制御ゲート57が一方向に連続的にパターン形成されて、ワード線WLとなる。
この実施形態では、メモリセルの浮遊ゲート55は、図18に示すように素子分離絶縁膜52の間に自己整合的に形成される。浮遊ゲート55を埋め込み後、素子分離絶縁膜52の上部をエッチングすることで、浮遊ゲート55が突出した状態に形成される。従って制御ゲート57は、浮遊ゲート55の上面のみならず両側面にも対向し、大きな結合容量が得られるようにしている。
選択トランジスタS1、S2については、図17に示すように、メモリセルの浮遊ゲート55と制御ゲート57となる上下の多結晶シリコン膜を短絡した状態でゲート電極を形成している。メモリセルMC及び選択トランジスタS1、S2のゲートは、シリコン窒化膜8で覆われた状態でパターン形成される。
メモリセル及び選択トランジスタが形成された基板上には第1の層間絶縁膜60aが形成され、この上に第1層メタル配線である共通ソース線(SL)62が形成される。共通ソース線62は、層間絶縁膜60aに開けられたコンタクト孔に埋め込まれたコンタクトプラグ61aを介して、NANDストリングのソース側の拡散層59に接続される。第1の層間絶縁膜60a上には更に第2の層間絶縁膜60bが形成され、この上に第2層メタル配線であるビット線(BL)64が形成される。ビット線64は、層間絶縁膜60a、60bに開けられたコンタクト孔に埋め込まれたコンタクトプラグ61bを介して、NANDストリングのドレイン側拡散層69に接続される。
コンタクトプラグ61a、61bは、隣接するセルブロック間の二つの選択トランジスタS1、S2の間に自己整合的に埋め込まれている。即ち、ゲート電極を覆うシリコン窒化膜58をエッチングストッパとしてゲート間スペースより大きな開口のマスクを用いて層間絶縁膜エッチングを行うことで、ゲート間スペースに自己整合されたコンタクト孔を開ける。これにより、コンタクトプラグ61a、61bは、選択トランジスタのゲート電極に一部またがる状態に埋め込まれる。
先に述べたように、図15A及び図15Bでは、一つのセルブロックのビット線方向の大きさが一つのNANDストリングである場合を示しているが、図16〜図18の例ではセルブロックは、ビット線方向に隣接するNANDストリングがドレイン拡散層及びソース拡散層を共有して、ビット線方向に複数のNANDストリングが配列される例を示している。
この実施の形態では、図15A及び図15Bに示したように、ビット線BLは、セルブロックA〜Cにまたがって連続的に形成される。従って、図19に示すように、これらのセルブロックA〜Cの一端に、セルブロックA〜Cで共有されるセンスアンプ70が配置される。
この実施の形態によると、NANDストリングの大きさが異なるセルブロックを1チップ化しているから、用途に応じてチップ内の領域を使い分けることで、用途毎の性能を得ることかできる。例えば、NANDストリングのメモリセル数が最も少ないセルブロックCは高速性能に優れているから、書き換え回数が多く、高速アクセスが要求されるプログラムコードの記憶領域として利用する。セルブロックA、Bは、高速性能がそれほど要求されないが高密度のため大容量であることが必要な、例えば画像データ記憶領域として利用する。セルブロックA、Bの間もストリング長が異なるから、セルブロックAはより大容量のデータ領域、セルブロックBは、セルブロックAよりは高速性が要求されるデータ領域として、使い分けることができる。
これにより、チップ内のNANDストリング長を一定にした場合に比べて、高速性能、及び高信頼性と高密度、大容量のトレードオフの関係を解決することができる。更に、セルブロックCは高速の書き込み/読み出しを行うためには、2値記憶を行うものとし、NANDストリング長の大きいセルブロックAは、大容量のデータ格納領域として4値記憶を行うものとすれば、セルブロックの用途をより最適化することができる。セルブロックBは、メモリ用途に応じて、セルブロックAと共に4値記憶としてもよいし、セルブロックCと共に2値記憶を行うようにすることもできる。
また、図15A、及び図15Bに示したように、複数のセルブロックA〜Cの間で活性領域の幅を一定にしているから、微細加工条件がセルアレイ領域全体で均一になり、微細なメモリセルを高信頼性で実現することができる。更に、セルブロックA、Bのワード線ヒッチを等しくしているから、ワード線を選択駆動するロウデコーダを一定ピッチで配置することができる。これも微細加工にとって好ましい。
次に、第7実施形態の変形例を説明する。
図20は第7実施形態の第1変形例に係る不揮発性半導体記憶装置のメモリセルアレイを示す平面図、図21は図20中の21−21線に沿う断面図である。
図20及び図21には、ビット線コンタクトの構成を変形した例が、図16及び図17に対応させて示されている。図16及び図17と対応する部分には同一符号を付して詳細な説明は省く。
第1変形例では、ピット線64を、中継用配線66を介して拡散層59に接続するようにしている。中継用配線66は、共通ソース線62と同じ導電体材料を用いて第1の層間絶縁膜60a上に形成される。中継用配線66は、第1の層間絶縁膜60aに埋め込まれたコンタクトプラグ61b1を介してn型拡散層59と接続される。第2の層間絶縁膜60b上に形成されるビット線64は、第2の層間絶縁膜60bに埋め込まれたコンタクトプラグ61b2を介して中継用配線66に接続される。
中継用配線66をn型拡散層59に接続するためのコンタクトプラグ61b1は、隣接する二つの選択トランジスタS1のゲート電極間に自己整合されて埋め込まれ、ゲート電極に一部重なる状態に形成されて、ワード線の方向に一列に配列される。ビット線64を中継用配線66に接続するためのコンタクトプラグ61b2は、図20に示すように、コンタクトプラグ61b1の配列の両側に交互に、ワード線上に位置するように配置される。これにより、コンタクトプラグ61b2の配列ピッチは、コンタクトプラグ61b1のそれの2倍になる。この様な配列は、コンタクトプラグ61b1と異なりセルフアラインされないコンタクトプラグ61b2を、ある程度大きな面積として互いに短絡することなく、確実に中継用配線66にコンタクトさせることを可能にする。
図22は第7実施形態の第2変形例に係る不揮発性半導体記憶装置のメモリセルアレイを示す平面図、図23は図22中の23−23線に沿う断面図である。
図22及び図23には、ビット線コンタクトの構成を変形した他の例が、図16及び図17に対応させて示されている。図16及び図17と対応する部分には同一符号を付して詳細な説明は省く。
第2変形例では、図16及び図17で説明した共通ソース線62とコンタクトプラグ61aに対応するものとして、メタル配線を用いず、多結晶シリコン或いはタングステン等のメタルによる埋め込み配線61cを用いている。この埋め込み配線61cは、隣接する選択トランジスタS2のゲート電極間に自己整合的に、ワード線方向に連続するように埋め込まれたローカルインターコネクト配線であり、共通ソース線となる。
この場合層間絶縁膜60は一層であり、メタル配線はビット線64のみとなる。ビット線64は、図16及び図17と同様に、層間絶縁鹿60に埋め込まれたコンタクトプラグ61bを介してn型拡散層59に接続される。この様にメタル配線層の削減により、工程の簡略化と製造工程の削減が可能になる。
図24Aは第7実施形態の第3変形例に係る不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。
図24Aは、メモリセルアレイのレイアウトを変更した例を、図15Bに対応させて示している。
第3変形例では、複数のセルブロックの間の活性領域(素子領域)の幅を異ならせる。第3変形例では、具体的にはセルブロックA、Cの活性領域の幅をd1とし、セルブロックBの活性領域の幅を、d1より大きなd2に設定している。セルブロックA、Bのワード線ピッチは、第7実施形態と同様に、同じw0としている。
具体的なセルアレイの構造としては、素子領域と素子分離領域の幅の関係を除けば、図16〜図18で説明した構造、図20及び図21で説明した構造、図22及び図23で説明した構造のいずれをも適用することができる。
従来技術では一般に、浮遊ゲートをワード線方向についてセル毎に分離するためには、浮遊ゲート材料膜を素子分離領域上でスリット加工することが行われる。これに対して、図16〜図18で説明したように、浮遊ゲートを素子分離領域の間に自己整合的に埋め込む方式を用いると、スリット形成が必要ないため、素子分離領域と素子領域の幅の関係を自在に選ぶことができる。
そしてこの第3変形例のように、セルブロックの間で素子領域の幅を異ならせれば、セルブロックの用途に応じた最適の特性を選択することができる。
図24Aに示す例は、二つのセルブロックA、Bに着目すると、NANDストリング長の小さい方のセルブロックBの活性領域幅を、セルブロックBのそれより大きくしている。即ち、NANDストリング長の小さいセルブロックBは、セルブロックAよりは高速動作の用途に好ましいが、このセルブロックBに更に高速性能を付与するには、その活性領域幅を大きくし、大きなセル電流を確保することが好ましい。
図24Aに示すように、セルブロックA、Bの間で素子領域の幅を異ならせると、特にそのピッチが大きくなる場合は、セルブロックA、Bに連続的にビット線BLを形成することは困難である。従ってこの場合には、セルブロックA、B毎に独立に異なるピッチでビット線BLを配殺することになる。更にこの場合、図25Aに示すように、セルブロックA、B毎に独立にセンスアンプ70a、70bを配置することになる。
図24Bは第7実施形態の第4変形例に係る不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。
図24Bは、メモリセルアレイのレイアウトを変更した例を、図15Bに対応させて示している。
第4変形例は、上記第3変形例と同様に、例えば、セルブロックBの活性領域の幅を、セルブロックA、Cの活性領域の幅と異ならせた例である。第4変形例が、第3変形例と、特に異なるところは、セルブロックA、B、Cそれぞれでビット線BL(BL0〜BL4のみを図示する)を共有させたことである。
本例では、セルブロックBの活性領域の幅が、例えば、セルブロックA、B各々の活性領域の幅よりも広い。このため、本例では、ビット線BL0〜BL4のうち、BL0、BL2、BL4、即ち偶数ビット線を、セルブロックB内のNANDストリングに接続するようにした。
具体的には、ビット線BL0〜BL4は、セルブロックA内のNANDストリングに、ビット線コンタクトCA0〜CA4を介して接続され、同様に、セルブロックC内の3トランジスタセルブロックに、ビット線コンタクトCC0〜CC4を介して接続される。さらに、ビット線BL0〜BL4のうち、ビット線BL0、BL2、BL4は、セルブロックB内のNANDストリングに、ビット線コンタクトCB0〜CB2を介して接続される。なお、ビット線BL1、BL3、即ち奇数ビット線は、セルブロックB内をスルーさせる。図25Bに、第4変形例に係る不揮発性半導体記憶装置のメモリセルアレイ及びセンスアンプのレイアウト例を示す。また、図25Bには、図24Bに示す部分の等価回路を示しておく。
本第4変形例では、例えば、活性領域の幅が、他のセルブロックA、Cよりも広いセルブロックBにおいて、ビット線のうち、例えば、偶数ビット線をNANDストリングにコンタクトさせ、奇数ビット線をスルーさせるようにする。これにより、例えば、セルブロックBの活性領域の幅が、セルブロックA、Cの活性領域の幅と異なる装置において、ビット線BLを共有でき、例えば、セルブロックA、B、Cそれぞれで、センスアンプを共有できる、という利点を得ることができる。
また、本第4変形例では、セルブロックB内のビット線間ピッチを、セルブロックA、C内のビット線間ピッチと同じにできる。このため、セルブロックB内のビット線間ピッチが、セルブロックA、C内のビット線間ピッチと異なる装置に比較して、微細加工しやすい、という利点も得ることができる。
なお、本第4変形例では、偶数ビット線、即ち全てのビット線のうち1/2を、例えば、セルブロックB内のNANDストリングにコンタクトさせるようにしたが、これに限るものではない。例えば、全ビット線のうちの1/4、1/8、…を、例えば、セルブロックB内のNANDストリングにコンタクトさせるようにしても良い。1/4のビット線を、セルブロックB内のNANDストリングにコンタクトさせた場合には、例えば、ビット線BL0、BL4を、セルブロックB内のNANDストリングにコンタクトさせる。そして、ビット線BL1、BL2、BL3については、セルブロックB内を通過させれば良い。
また、本第4変形例では、セルブロックBのNANDストリング長が、セルブロックAのNANDストリング長よりも短い例で説明したが、セルブロックBのNANDストリング長を、セルブロックAのNANDストリング長と等しくしても良い。
さらに、本第4変形例では、セルブロックBの活性領域の幅が、セルブロックA、Cの活性領域の幅と異なる例で説明したが、例えば、セルブロックCの活性領域の幅を、セルブロックA、Bの活性領域の幅と異ならせることも可能である。
以上述べたように、第7実施形態によれば、高密度化による大容量化と高速性能及び高信頼性との両立を図ったNAND型EEPROMを得ることができる。
(第8実施形態)
近時、不揮発性半導体記憶装置は、ICカード、例えば、メモリカードの主記憶に使用されるようになってきている。典型的なメモリカードには、主記憶と、この主記憶を制御するコントローラとが含まれる。従来、この種のメモリカードでは、例えば、一つのカード型パッケージに、2つのICチップ、即ちコントローラICチップとメモリICチップとの双方が収容されるようになっている(例えば、Shigeo Araki, “The Memory Stick”, http://www.ece.umd.edu/courses/enee759m.S2002/papers/araki2000-micro20-4.pdf pp40-46.参照)。
近時、不揮発性半導体記憶装置は、ICカード、例えば、メモリカードの主記憶に使用されるようになってきている。典型的なメモリカードには、主記憶と、この主記憶を制御するコントローラとが含まれる。従来、この種のメモリカードでは、例えば、一つのカード型パッケージに、2つのICチップ、即ちコントローラICチップとメモリICチップとの双方が収容されるようになっている(例えば、Shigeo Araki, “The Memory Stick”, http://www.ece.umd.edu/courses/enee759m.S2002/papers/araki2000-micro20-4.pdf pp40-46.参照)。
しかし、一つのカード型パッケージに、コントローラICチップとメモリICチップとの双方を収容することは、メモリカードの小型化や、その製造コストの削減を妨げる。このような事情を解消するには、例えば、コントローラと、メモリとを1チップ化するのが良い。
図26A〜図26Cはこの発明の第8実施形態に係る不揮発性半導体記憶装置を示すブロック図である。
図26Aは、第8実施形態の第1の例を示す。
図26Aに示すように、ICチップ(IC chip)90には、機能回路ブロックとして、主記憶、例えば、フラッシュメモリ(Flash memory)92と、このフラッシュメモリ92を制御するコントローラ(controller)91とが含まれている。図26Aには、コントローラ91に含まれるいくつかの回路ブロックのうち、特に主記憶に関係する回路ブロックのみを説明する。
主記憶に関係する回路ブロックには、例えば、シリアル/パラレル及びパラレル/シリアルインターフェース(Serial/Parallel and Parallel/Serial Interface)93、ページバッファ(Page Buffer)94、並びにメモリインターフェース(Memory Interface)95が含まれる。
シリアル/パラレル及びパラレル/シリアルインターフェース93は、データをフラッシュメモリ92に書き込む際、例えば、シリアルな入力データ(Input data)を、パラレルな内部データに変換する。変換されたパラレルな内部データは、ページバッファ94に入力され、ここに蓄積される。蓄積された内部データは、メモリインターフェース95を介して、フラッシュメモリ92に書き込まれる。
また、データをICチップ90から読み出す際には、フラッシュメモリ92から読み出したデータを、メモリインターフェース95を介して、ページバッファ94に入力し、ここに蓄積する。蓄積した内部データは、シリアル/パラレル及びパラレル/シリアルインターフェース93に入力され、ここでパラレルな内部データが、シリアルな出力データ(Output data)に変換されて、チップの外に出力される。
このようなICチップ90が、図27に示すように、カード型パッケージ(Card type Package)97に収容、あるいは搭載、あるいは貼り付けられることで、ICカード、例えば、メモリカードとして機能する。
図26Aに示す第1の例では、上記ICチップ90において、フラッシュメモリ92のメモリセルアレイを、上記実施形態で説明したNANDセルブロック(NAND cell block)96を含んで構成し、ページバッファ94を上記実施形態で説明した3トランジスタセルブロック(three-transistor cell block)により構成する。
また、図26Bに示す第2の例では、上記ICチップ90において、フラッシュメモリ92のメモリセルアレイを、上記実施形態で説明したAND型セルブロック(AND cell block)96を含んで構成し、ページバッファ94を上記実施形態で説明した3トランジスタセルブロック(three-transistor cell block)により構成する。
また、図26Cに示す第3の例では、上記ICチップ90において、フラッシュメモリ92のメモリセルアレイを、上記実施形態、特に第7実施形態で説明したセルブロックA及びB(cell blocks A and B)を含んで構成し、ページバッファ94を上記第7実施形態で説明したセルブロックC(cell block C)により構成する。
このような第8実施形態によれば、例えば、コントローラと、メモリとを1チップ化したICチップ90において、フラッシュメモリ92をNAND型セルブロック、あるいはAND型セルブロックにより構成し、ページバッファ94を3トランジスタセルブロックにより構成する。NAND型セルブロックのメモリセル、AND型セルブロックのメモリセル、及び3トランジスタセルブロックのメモリセルは互いに同じである。このため、例えば、ICチップ90を製造しやすい、という利点を得ることができる。
さらに、例えば、ページバッファ94を2つのCMOS型インバータを用いたラッチ回路により構成した場合に比較して、ページバッファ94のトランジスタ数を減らせる、という利点を得ることができる。
なお、第8実施形態において、ページバッファ94を上記実施形態で説明した2トランジスタセルブロックにより構成することも可能である。
さらに、フラッシュメモリ92のメモリセルアレイには、例えば第6実施形態のように、3トランジスタセルブロック、もしくは2トランジスタセルブロックと、NAND型セルブロックとを含んで構成しても良いし、第7実施形態のように、セルブロックA、B、及びCを含んで構成しても良い。
以上述べたように、第8実施形態によれば、主記憶及びこの主記憶を制御するコントローラを有し、ICカードに好適な半導体集積回路装置、及びその半導体集積回路装置を備えたICカードを得ることができる。
以上、この発明を第1〜第8実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
また、上記各実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
また、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
また、上記各実施形態では、この発明を不揮発性半導体記憶装置に適用した例に基づき説明したが、上述したような不揮発性半導体記憶装置を内蔵した半導体集積回路装置、例えばプロセッサ、システムLSI等もまた、この発明の範疇である。
1…P型ウェル、2…N型ソース/ドレイン拡散層、3…コンタクト、4…コンタクト、4-1…第1段階コンタクト、4-2…第2段階コンタクト、5…浮遊ゲート層(メモリセルトランジスタ)、6…ゲート間絶縁膜、7…制御ゲート層(メモリトランジスタ)、8…ゲート層(選択トランジスタ)、9…ゲート層(選択トランジスタ)、10…絶縁膜、11…開口部、12…導電性ポリシリコン層、13…ONO膜、14…フォトレジスト層、15…窓、16…チャネル領域(選択トランジスタ)、17…チャネル領域(メモリセルトランジスタ)、18…マスク材層、19…層間絶縁膜、20…側壁絶縁膜、21…コンタクト配線、30a、30b、30c…NANDストリング、50…メモリセルアレイ、51…シリコン基板、52…素子分離絶縁膜、53…素子領域、54…トンネル絶縁膜、55…浮遊ゲート、56…ゲート間絶縁膜、57…制御ゲート、58…シリコン窒化膜、59…ソース/ドレイン拡散層、60a、60b…層間絶縁膜、61a、61b…コンタクトプラグ、62…共通ソース線、64…ビット線。
Claims (5)
- 不揮発性メモリセルアレイを持つメモリ回路と、
前記メモリ回路を制御するコントロール回路とを具備し、
前記コントロール回路はページバッファを持ち、このページバッファは3トランジスタセルブロックを含むことを特徴とする半導体集積回路装置。 - 不揮発性メモリセルアレイを持つメモリ回路と、
前記メモリ回路を制御するコントロール回路とを具備し、
前記コントロール回路はページバッファを持ち、このページバッファは2トランジスタセルブロックを含むことを特徴とする半導体集積回路装置。 - 前記不揮発性メモリセルアレイは、NAND型セルブロックを含むことを特徴とする請求項1及び請求項2いずれかに記載の半導体集積回路装置。
- 前記不揮発性メモリセルアレイは、AND型セルブロックを含むことを特徴とする請求項1及び請求項2いずれかに記載の半導体集積回路装置。
- 前記不揮発性メモリセルアレイは、第1のストリング長を持つ第1のNAND型セルブロック、及び前記第1のストリング長とは異なる第2のストリング長を持つ第2のNAND型セルブロックを含むことを特徴とする請求項1及び請求項2いずれかに記載の半導体集積回路装置。
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JP2006253223A JP2007043185A (ja) | 2001-09-29 | 2006-09-19 | 半導体集積回路装置 |
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