JP2006228869A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】不揮発性メモリ20は、前記半導体層10に設けられた埋込絶縁層12により画定された第1領域10Xおよび第2領域10Y、Zと、前記第1領域10Xに設けられ、不純物層28からなるコントロールゲートと、前記第1領域10Xおよび前記第2領域10Y、Zの上方に設けられたゲート絶縁層22と、前記ゲート絶縁層22の上方に設けられ、前記第1領域10Xおよび前記第2領域10Y、Zの上方で連続した一の層からなるフローティングゲート電極24と、前記第2領域10Y、Zにおいて、前記フローティングゲート電極24の側方の前記半導体層10に設けられ、ソース領域またはドレイン領域となる不純物領域32、34とからなる。また、前記複数の不揮発性メモリ20の前記コントロールゲート28は、連続した不純物層からなる。
【選択図】 図3
Description
半導体層と、
前記半導体層に設けられた複数の不揮発性メモリと、
前記不揮発性メモリを覆う層間絶縁層と、を含み、
前記不揮発性メモリは、
前記半導体層に設けられた埋込絶縁層により画定された第1領域および第2領域と、
前記第1領域に設けられ、不純物層からなるコントロールゲートと、
前記第1領域および前記第2領域の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられ、前記第1領域および前記第2領域の上方で連続した一の層からなるフローティングゲート電極と、
前記第2領域において、前記フローティングゲート電極の側方の前記半導体層に設けられ、ソース領域またはドレイン領域となる不純物領域と、
前記層間絶縁層に設けられ、前記コントロールゲートに接続されるコンタクト層と、を含み、
前記複数の不揮発性メモリの前記コントロールゲートは、連続した不純物層であり、
前記コンタクト層は、前記フローティングゲート電極の相互間に設けられていない前記コントロールゲートと接続されている。
前記コンタクト層は、前記メモリセルアレイ内の端に位置するコントロールゲートと接続されていることができる。
前記フローティングゲート電極の上方には、前記エッチングストッパ膜がない除去領域が設けられていることができる。
まず、本実施の形態にかかる半導体記憶装置に含まれる不揮発性メモリ(以下、「メモリセル」ということもある。)20について、図1、2を参照しつつ説明する。
次に、本発明にかかる半導体記憶装置の第2の実施の形態について図5、6を参照しつつ説明する。図5は、第2の実施の形態にかかる半導体記憶装置を模式的に示す平面図であり、図3に対応する平面を示す。図6(A)は、図5のI−I線に沿った断面図であり、図6(B)は、図5のII−II線に沿った断面図である。なお、以下の説明では、第1の実施の形態にかかる半導体記憶装置と共通する構造については、その詳細な説明を省略する。
次に、第1および第2の実施の形態にかかる半導体記憶装置の製造方法の一例について、図8〜10を参照しつつ説明する。図8、図9、図11(A)は、図5のIII−III線に沿った断面に対応する図であり、図10は、図5に対応する平面図であり、図11(B)は、図6(A)に対応する断面である。
次に、第2の実施の形態にかかる半導体記憶装置の変形例について図12を参照しつつ説明する。図12は、本変形例にかかる半導体記憶装置を模式的に示す断面図であり、図6(A)に対応する断面を示す。本変形例は、フローティングゲート電極24および不純物領域30、32、34の上にシリサイド層38が設けられている点が上述の実施の形態と異なる点である。第2の実施の形態にかかる半導体記憶装置と共通する構成については、その詳細な説明を省略する。
Claims (10)
- 半導体層と、
前記半導体層に設けられた複数の不揮発性メモリと、
前記不揮発性メモリを覆う層間絶縁層と、を含み、
前記不揮発性メモリは、
前記半導体層に設けられた埋込絶縁層により画定された第1領域および第2領域と、
前記第1領域に設けられ、不純物層からなるコントロールゲートと、
前記第1領域および前記第2領域の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられ、前記第1領域および前記第2領域の上方で連続した一の層からなるフローティングゲート電極と、
前記第2領域において、前記フローティングゲート電極の側方の前記半導体層に設けられ、ソース領域またはドレイン領域となる不純物領域と、
前記層間絶縁層に設けられ、前記コントロールゲートに接続されるコンタクト層と、を含み、
前記複数の不揮発性メモリの前記コントロールゲートは、連続した不純物層であり、
前記コンタクト層は、前記フローティングゲート電極の相互間に設けられていない前記コントロールゲートと接続されている、半導体記憶装置。 - 請求項1において、
前記複数の不揮発性メモリは、前記フローティングゲート電極の長手方向が平行となるように配置されている、半導体記憶装置。 - 請求項1または2において、
前記複数の不揮発性メモリは、メモリセルアレイをなし、
前記コンタクト層は、前記メモリセルアレイ内の端に位置するコントロールゲートと接続されている、半導体記憶装置。 - 請求項1ないし3のいずれかにおいて、
さらに、前記複数の不揮発性メモリを覆い、前記層間絶縁層の下方に設けられたエッチングストッパ膜を含み、
前記フローティングゲート電極の上方には、前記エッチングストッパ膜がない除去領域が設けられている、半導体記憶装置。 - 請求項1ないし4のいずれかにおいて、
前記除去領域は、前記フローティングゲート電極の上面の全面である、半導体記憶装置。 - 請求項4または5において、
前記除去領域は、前記フローティングゲート電極の上面のパターンと比して大きいパターンを有している、半導体記憶装置。 - 請求項4ないし6のいずれかにおいて、
前記層間絶縁層は、BPSG膜である、半導体記憶装置。 - 請求項1ないし7のいずれかにおいて、
前記フローティングゲート電極の上に設けられたシリサイド層と、を含む、半導体記憶装置。 - 請求項4ないし8のいずれかにおいて、
前記除去領域には、保護膜が設けられている、半導体記憶装置。 - 請求項9において、
前記保護膜は、前記除去領域のパターンと比して、大きいパターンを有する、半導体記憶装置。
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2005
- 2005-02-16 JP JP2005038980A patent/JP2006228869A/ja not_active Withdrawn
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