以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(実施の形態1)
本実施の形態1は、相対的に低い電圧で駆動する低耐圧MISFET(Metal Insulator Semiconductor)と、高電圧駆動を可能とするために相対的に高い電圧で駆動する高耐圧MISFETとを有する半導体装置であって、書き換え可能な不揮発性メモリセルを含む半導体装置およびその製造方法に本発明を適用したものである。MISFETにおいて、耐圧とは、MISFETを構成するソース領域と半導体基板(ウェル)やドレイン領域と半導体基板(ウェル)との境界に生じるpn接合耐圧や、ゲート絶縁膜の絶縁耐圧をいい、本実施の形態1では、相対的に耐圧の高い高耐圧MISFETと相対的に耐圧の低い低耐圧MISFETが半導体基板に形成されている。
図1から図3を参照して実施の形態における半導体装置の構成について説明する。
図1は、チップ(半導体基板)1に形成されたそれぞれの素子のレイアウト構成を示した上面図である。図1において、チップ1は、CPU(Central Processing Unit)2、ROM(Read Only Memory)3、RAM(Random Access Memory)4、EEPROM(Electrically Erasable Programmable Read Only Memory)5、アナログ回路6、静電保護回路7a〜7gを有している。
CPU(回路)2は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このCPU2は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、CPU2を構成しているMISFETには、チップ1に形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧MISFETで形成される。
ROM(回路)3は、記憶情報が固定され変更できないメモリで、読み出し専用メモリと呼ばれる。ROM3の構成には、MISFETを直列接続したNAND型と、MISFETを並列接続したNOR型がある。NAND型は、集積密度重視であるのに対し、NOR型は、動作速度重視の目的で使用されることが多い。このROM3も動作の高速性が要求されるため、ROM3を構成しているMISFETには、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧MISFETで形成される。
RAM(回路)4は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ICメモリとしてのRAMには、ダイナミック回路を用いたDRAM(Dynamic RAM)とスタティック回路を用いたSRAM(Static RAM)の2種類がある。DRAMは、記憶保持動作が必要な随時書き込み読み出しメモリであり、SRAMは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらRAM3も動作の高速性が要求されるため、RAM3を構成しているMISFETには、相対的に大きな電流駆動力が必要とされている。すなわち低耐圧MISFETで形成される。
EEPROM5は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このEEPROM5のメモリセルは、記憶(メモリ)用の例えばMONOS(Metal Oxide Nitride Oxide Semiconductor)型トランジスタやMNOS(Metal Nitride Oxide Semiconductor)型トランジスタから構成される。EEPROM5の書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。
EEPROM5の書き込み動作時などには、記憶用のMONOS型トランジスタに高い電位差(12V程度)が生じるため、記憶用のMONOS型トランジスタとして、相対的に高耐圧のトランジスタが必要とされる。
アナログ回路6は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路6は、チップ1に形成された素子の中で、相対的に高耐圧の高耐圧MISFETが使用される。
静電保護回路7a〜7gは、素子や絶縁膜などが帯電電荷の放電により生じた電圧や発熱で、内部回路が破壊されることを防止するために外部端子に設けられた回路である。帯電電荷としては、例えば人体、物体などに蓄積された静電気によるものがある。なお、静電保護回路7a、7cは、入出力端子に設けられ、静電保護回路7bは、モニタ端子に設けられている。また、静電保護回路7dは、Vss端子に設けられ、静電保護回路7eは、CLK(クロック)端子に設けられている。さらに静電保護回路7fは、RST(リセット)端子に設けられ、静電保護回路7gは、Vcc端子に設けられている。これら静電保護回路7a、7c〜7gには、高電圧が印加されるため、チップ1に形成された素子の中で、相対的に高耐圧の高耐圧MISFETが使用される。
次に、図1に示したEEPROM5の内部構成の一例を図2に示す。図2において、EEPROM5は、メモリアレイ10とメモリアレイを駆動するための駆動回路としてメモリアレイ10の直接周辺回路部11および間接周辺回路部12を有している。
メモリアレイ10は、EEPROM5の記憶部にあたり、メモリセルが縦と横の2次元上に多数配置されている。メモリセルは、1ビットの単位情報を記憶するための回路であり、記憶部であるMONOS型トランジスタより構成されている。
駆動回路は、メモリアレイ10を駆動するための回路であり、直接周辺回路部11としては、例えば電源電圧から数倍の電圧を生成する昇圧回路、昇圧用クロック発生回路、電圧クランプ回路、行や列を選択するカラムデコーダやロウデコーダ、カラムラッチ回路およびWELL制御回路などを有している。これら直接周辺回路部11を構成するMISFETは、チップ1に形成されている素子の中で、相対的に高耐圧を必要とする高耐圧MISFETより形成されている。
また、間接周辺回路部12としてはメモリアレイの書き換え制御回路として形成されており、設定回路、通常用書き換えクロック生成回路、高速用書き換えクロック生成回路および書き換えタイミング制御回路等を有する回路からなる。これら間接周辺回路部12を構成するMISFETは、チップ1に形成されている素子の中で、相対的に低い電圧で駆動し、高速動作が可能な低耐圧MISFETより形成されている。
続いて、図3にチップ1上に形成されたMONOS型トランジスタQ1、低耐圧MISFETQ2、高耐圧MISFETQ3および容量素子Cの断面図を示す。図3において、メモリセル形成領域は、EEPROM(書き換え可能な不揮発性メモリ)5内の複数のメモリセル形成領域を示しており、MONOS型トランジスタQ1が形成されている。低耐圧MISFET形成領域は、高速動作を可能とするために大きな電流駆動力を必要とする低耐圧MISFETQ2が形成されている領域を示している。このような低耐圧MISFETQ2が形成される領域としては、例えばCPU2やRAM4の形成領域などが考えられる。この低耐圧MISFETは、例えば、1.5V程度の電源電圧で動作する。また、高耐圧MISFET形成領域は、高耐圧MISFETQ3が形成されている領域を示しており、例えばアナログ回路6の形成領域、EEPROM5内の駆動回路(デコーダなど)が形成されている領域などが考えられる。この高耐圧MISFETQ3は、例えば、5V程度の電源電圧で動作する。容量素子形成領域には、回路を構成する容量素子が形成されており、例えば、容量素子は、PIP(Polysilicon Insulator Polysilicon)で形成されている。
図3に示すように、半導体基板20には、素子を分離する素子分離領域21が形成されており、素子分離領域21によって分離された活性領域が、それぞれメモリセル形成領域低耐圧MISFET形成領域および高耐圧MISFET形成領域となっている。メモリセル形成領域、低耐圧MISFET形成領域および高耐圧MISFET形成領域の半導体基板20内には、ウェル分離層となるn型半導体領域22が形成されており、このn型半導体領域22上にウェルが形成されている。例えば、メモリセル形成領域においては、n型半導体領域22上にp型ウェル23が形成されている。同様に、低耐圧MISFET形成領域には、n型半導体領域22上にp型ウェル24が形成されており、高耐圧MISFET形成領域には、n型半導体領域22上にp型ウェル25が形成されている。メモリセル形成領域に形成されているp型ウェル23と高耐圧MISFET形成領域に形成されているp型ウェル25とは同一工程で形成され、同様の不純物濃度を有している。これは、メモリセルと高耐圧MISFETに印加される電圧などの条件が類似しているためである。これに対し、低耐圧MISFETに印加される電圧などの条件は高耐圧MISFETと異なるため、低耐圧MISFET形成領域に形成されるp型ウェル24の不純物濃度は、p型ウェル23およびp型ウェル25と異なっている。
なお、本実施の形態1では、低耐圧MISFET形成領域および高耐圧MISFET形成領域に形成されているMISFETとしてnチャネル型MISFETを図示して説明するが、それぞれの領域にはpチャネル型MISFETも形成されている。
次に、図3に示すMONOS型トランジスタQ1の構成について説明する。
まず、メモリセル形成領域内に形成されたMONOS型トランジスタQ1は、以下に示す構成をしている。すなわち、半導体基板20内に形成されたp型ウェル23上にゲート絶縁膜26が形成されており、このゲート絶縁膜26上に電荷蓄積膜27が形成されている。そして、この電荷蓄積膜27上に絶縁膜(電位障壁膜)28が形成され、絶縁膜28上に導電膜からなるゲート電極44が形成されている。ゲート電極44は、低抵抗化を図るため、例えばポリシリコン膜29とコバルトシリサイド膜56の積層膜から構成されており、ゲート電極44の両側の側壁にはLDD(Lightly Doped Drain)構造を形成するため、例えば絶縁膜からなるサイドウォール51が形成されている。
サイドウォール51下の半導体基板20内には、半導体領域として、低濃度n型不純物拡散領域48および高濃度n型不純物拡散領域53が形成されている。また、ゲート絶縁膜26の直下のp型ウェル23内には、n型半導体領域よりなるチャネル形成領域が形成されている。
上記のように構成されたMONOS型トランジスタQ1において、ゲート絶縁膜26は、例えば酸化シリコン膜より形成されており、トンネル絶縁膜としての機能も有する。例えば、このMONOS型トランジスタQ1は、半導体基板20からゲート絶縁膜26を介して電荷蓄積膜27に電子を注入したり、電荷蓄積膜27に蓄積した電子を半導体基板20へ放出したりしてデータの記憶や消去を行なうため、ゲート絶縁膜26は、トンネル絶縁膜として機能する。
電荷蓄積膜27は、データ記憶に寄与する電荷を蓄積するために設けられた膜であり、例えば窒化シリコン膜より形成されている。
従来、電荷蓄積膜27としてポリシリコン膜が主に使用されてきたが、電荷蓄積膜27としてポリシリコン膜を使用した場合、電荷蓄積膜27を取り囲む酸化膜のどこか一部に欠陥があると、電荷蓄積膜27が導体であるため、異常リークにより電荷蓄積膜27に蓄積された電荷がすべて抜けてしまうことが起こりうる。
そこで、上述したように電荷蓄積膜27として、絶縁体である窒化シリコン膜が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位(捕獲準位)に蓄積される。したがって、電荷蓄積膜27を取り巻く酸化膜中の一部に欠陥が生じても、電荷は電荷蓄積膜27の離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜27から抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
このような理由から、電荷蓄積膜27として、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性向上を図ることができる。
サイドウォール51は、MONOS型トランジスタQ1の半導体領域であるソース領域およびドレイン領域をLDD構造にするために形成されたものである。すなわち、MONOS型トランジスタQ1のソース領域およびドレイン領域は、低濃度n型不純物拡散領域48および高濃度n型不純物拡散領域53より形成されている。このとき、サイドウォール51下のソース領域およびドレイン領域を低濃度n型不純物拡散領域48とすることで、ゲート電極44の端部下における電界集中を抑制することができるようにしている。
次に、図3に示す低耐圧MISFETQ2の構成について説明する。低耐圧MISFETQ2は、半導体基板20内に形成されたp型ウェル24上にゲート絶縁膜36が形成されており、このゲート絶縁膜36上にゲート電極39が形成されている。ゲート絶縁膜36は、例えば酸化シリコン膜から形成され、ゲート電極39は、低抵抗化のため、例えばポリシリコン膜37およびコバルトシリサイド膜56の積層膜から形成されている。
ゲート電極39の両側の側壁には、サイドウォール52が形成されており、このサイドウォール52下の半導体基板20内には、半導体領域として、低濃度n型不純物拡散領域49および高濃度n型不純物拡散領域54が形成されている。また、ゲート絶縁膜36の直下のp型ウェル24内には、p型半導体領域よりなるチャネル形成領域が形成されている。
続いて、図3に示す高耐圧MISFETQ3の構成について説明する。高耐圧MISFETQ3は、半導体基板20内に形成されたp型ウェル25上にゲート絶縁膜34が形成されており、このゲート絶縁膜34上にゲート電極40が形成されている。ゲート絶縁膜34は、例えば酸化シリコン膜から形成され、ゲート電極40は、低抵抗化のため、例えばポリシリコン膜37とコバルトシリサイド膜56との積層膜から形成されている。
ゲート電極40の両側の側壁には、サイドウォール51が形成されており、このサイドウォール51下の半導体基板20内には、半導体領域として、低濃度n型不純物拡散領域50および高濃度n型不純物拡散領域55が形成されている。また、ゲート絶縁膜34直下のp型ウェル25内には、p型半導体領域よりなるチャネル形成領域が形成されている。
次に、低耐圧MISFETQ2と高耐圧MISFETQ3の相違点について説明する。まず、高耐圧MISFETQ3のサイドウォール51の幅は、低耐圧MISFETQ2のサイドウォール52の幅に比べて広くなっている。高耐圧MISFETQ3には、動作時に比較的高い電位差(5V程度)が印加されるため、サイドウォール51の幅を相対的に広げてソース・ドレイン領域と半導体基板(p型ウェル25)間のpn接合耐圧を向上させる必要があるからである。一方、低耐圧MISFETQ2には、動作時に比較的低い電位差(1.5V程度)しか印加されないため、サイドウォール52の幅を相対的に狭くして動作の高速性向上を図っている。
また、高耐圧MISFETQ3におけるゲート電極40のゲート長は、低耐圧MISFETQ2におけるゲート電極39のゲート長に比べて長くなっている。低耐圧MISFETQ2では、ゲート電極39のゲート長を短くすることにより、ソース領域とドレイン領域との間の抵抗を減らし、電流駆動力を向上させる必要があるからである。一方、高耐圧MISFETQ3では、比較的高い電位が印加されるため、ゲート長を短くすると、ソース領域とドレイン領域との間でパンチスルーが発生してしまうからである。
さらに、高耐圧MISFETQ3は、低耐圧MISFETQ2に比べて高い電圧が印加されるため、そのゲート絶縁膜34は、低耐圧MISFETQ2のゲート絶縁膜36に比べて厚くなっている。これにより、高耐圧MISFETQ3のゲート絶縁膜34の絶縁耐性を向上させている。
続いて、図3に示す容量素子Cの構成について説明する。容量素子Cは、例えばポリシリコン膜から形成されている下部電極33を有しており、この下部電極33上に容量絶縁膜が形成されている。容量絶縁膜は、積層化された絶縁膜から形成され、例えば酸化シリコン膜30、窒化シリコン膜31および酸化シリコン膜41の積層膜から形成されている。容量絶縁膜上には、例えばポリシリコン膜からなる上部電極42が形成されている。この下部電極33および上部電極42の表面にはコバルトシリサイド膜56が形成されている。容量絶縁膜の膜厚および上部電極42と下部電極33の面積を調整することにより、所望の容量値を有する容量素子Cが形成されている。
このように構成されたMONOS型トランジスタQ1、低耐圧MISFETQ2、高耐圧MISFETQ3および容量素子C上には、窒化シリコン膜57および酸化シリコン膜58よりなる層間絶縁膜が形成されている。そして、層間絶縁膜には、コンタクトホール59が形成されており、このコンタクトホール59を埋め込むようにプラグ60が形成されている。プラグ60は、例えばチタン/窒化チタン膜よりなるバリア膜とタングステン膜から形成されている。プラグ60を形成した層間絶縁膜上には、例えばアルミニウム膜あるいはアルミニウム合金膜よりなる配線61が形成されている。
本実施の形態1における半導体装置は上記のように構成されており、次に、本実施の形態1の特徴構成について説明する。図3において、本発明の特徴の1つは、MONOS型トランジスタQ1、低耐圧MISFETQ2および高耐圧MISFETQ3において、バーズビークが抑制されている点である。
従来の製造方法では、MONOS型トランジスタのゲート電極と、周辺回路用MISFET(低耐圧MISFETおよび高耐圧MISFET)のゲート電極は、いずれか一方のゲート電極を加工してから、ゲート絶縁膜および導体膜を堆積し、その後、もう一方のゲート電極を加工することにより形成されていた。したがって、先に加工されたゲート電極は、もう一方のゲート絶縁膜を形成する際、表面が酸化される。特に、先に加工されたゲート電極と半導体基板の間にバーズビークが生じ、端部におけるゲート絶縁膜の膜厚が厚くなる。例えば、先に形成されたゲート電極がMONOS型トランジスタのものである場合、MONOS型トランジスタのゲート絶縁膜は、電荷蓄積膜への電子の注入および注出の際のトンネル絶縁膜として機能するものである。したがって、バーズビークの形成によってゲート絶縁膜の膜厚が厚くなると、トンネル現象が起こりづらくなり、電荷蓄積膜への電子の注入および注出が起きづらくなる。すると、情報の書き込みあるいは情報の消去が遅くなり、MONOS型トランジスタの特性が劣化する問題点が生じる。一方、先に形成されたゲート電極が周辺回路用MISFETのものである場合も、バーズビークの発生により特性が劣化する。
そこで、本実施の形態1では、後述するような製造方法を採用することで、バーズビークの発生を抑制している。つまり、MONOS型トランジスタのゲート電極と周辺回路用MISFETのゲート電極を加工する前に、MONOS型トランジスタのゲート電極を形成するための導体膜と周辺回路用MISFETのゲート電極を形成するための導体膜を形成する。そして、これらの導体膜を形成した後、MONOS型トランジスタのゲート電極および周辺回路用MISFETのゲート電極を加工するので、両方のトランジスタでバーズビークの発生を防止でき、半導体装置の信頼性向上を図ることができるのである。このような製造方法を使用すると、例えば、図3に示すように、メモリセル形成領域と周辺回路用MISFET形成領域(図3では低耐圧MISFET形成領域)との間の境界領域にダミーパターン45が形成される。すなわち、本実施の形態1における製造方法を使用すると、その足跡として、境界領域にダミーパターン45が形成されることになる。なお、レジストパターンのパターニングによって、ダミーパターン45の形状は変わることもあるし、また、ダミーパターン45を残存させないようにすることもできる。図3では、本実施の形態1における半導体装置の製造方法を使用した場合の一例として、ダミーパターン45が形成されている例を示している。
本実施の形態1における半導体装置は上記のように構成されており、次に、この半導体装置に含まれるメモリセル(不揮発性メモリセル)の動作について図面を参照しながら説明する。
図4は、図1に示すEEPROM5のメモリアレイ構造と動作条件(1セル/1トランジスタ)の一例を示す説明図である。図4に示す各メモリセルは、電荷を蓄積するメモリ用のトランジスタのみで構成される場合の一例である。
メモリセルは、図3に示すMONOS型トランジスタから構成され、それぞれ図4に示すように、セルトランジスタCT1〜8を構成している。セルトランジスタCT1〜8のゲート電極はワード線WL1〜2に接続され、ソース領域はソース線SL1〜4に接続されている。また、ドレイン領域はデータ線DL1〜4に接続されている。さらに、セルトランジスタCT1〜2、CT5〜6のバックゲートは、ウェルWE1に接続され、セルトランジスタCT3〜4、CT7〜8のバックゲートは、ウェルWE2に接続されている。
図4では、説明を簡単にするため、メモリセルが2行4列に配列されている場合を示しているが、これに限定されるわけでなく、実際は、さらに多くのメモリセルがマトリクス状に配置され、メモリアレイを構成している。また、同一ウェルおよび同一ワード線上のメモリセル配列は、図4において、例えばセルトランジスタCT1〜2の2列構成であるが、8ビット(1バイト)構成の場合、同一ウェル上に8列のセルトランジスタが形成されている。この場合、メモリセルの消去および書き込みは、1バイト単位で行なわれる。
次に、図4を用いて、1セル1トランジスタ型のメモリセルの消去、書き込みおよび読み出し動作を説明する。
まず、消去動作から説明する。例えば、データを消去するメモリセル(選択メモリセル)として、セルトランジスタCT1〜2に蓄積されたデータを消去する場合を考える。選択されたウェルWE1の電位を1.5V、ワード線WL1の電位を−8.5V、ソース線SL1〜2の電位を1.5V、データ線DL1〜2をフローティングにする。すると、セルトランジスタCT1〜2の電荷蓄積膜に蓄積された電荷が半導体基板側に引き抜かれ、データが消去される。また、消去を行なわない他のメモリセル(非選択メモリセル)CT3〜8については、選択しないウェルWE2の電位を−8.5V、ワード線WL2の電位を1.5V、ソース線SL3〜4の電位を1.5V、データ線DL3〜4の電位をフローティングにする。これにより、セルトランジスタCT3〜8の電荷蓄積膜に蓄積された電荷が逃げないようにして消去されないようにする。
次に、書き込み動作について説明する。例えば、データを書き込むメモリセル(選択メモリセル)として、セルトランジスタCT1にデータを書き込む場合を考える。選択されたウェルWE1の電位を−10.5V、ワード線WL1の電位を1.5V、ソース線SL1の電位を−10.5V、データ線DL1をフローティングにする。すると、セルトランジスタCT1の電荷蓄積膜に電荷が注入され、データの書き込みが行なわれる。このとき、書き込みを行なわない他のセルトランジスタ(非選択メモリセル)CT2〜8については、選択しないウェルWE2の電位を−10.5V、ワード線WL2の電位を−10.5V、ソース線SL2〜4の電位を1.5V、データ線DL2〜4の電位をフローティングにする。これにより、セルトランジスタCT2〜8の電荷蓄積膜に電荷が注入されないようにする。
次に、読み出し動作について説明する。例えば、セルトランジスタCT1にデータ“1”が書き込まれトランジスタのしきい値電圧が高くなっており、セルトランジスタCT2にデータ“0”になってトランジスタのしきい値電圧が低くなっているとする。セルトランジスタCT1〜2のデータを読み出す場合、選択されたウェルWE1の電位を−2V、ワード線WL1の電位を0V、ソース線SL1〜2の電位を0V、データ線DL1〜2の電位を1Vにする。これにより、セルトランジスタCT1〜2のデータを読み出す。この場合、セルトランジスタCT1のしきい値電圧は高く、セルトランジスタCT2のしきい値電圧は低くなっているので、データ線DL1の電位は変わらず、データ線DL2の電位は下がる。また、読み出しを行なわない他のメモリセルCT3〜8については、選択しないウェルWE2の電位を−2V、ワード線WL2の電位を−2V、ソース線SL3〜4の電位を0V、データ線DL3〜4の電位を0Vにして、セルトランジスタCT3〜8がオンしないようにする。読み出し時に非選択メモリセルのバックゲート電位を下げることにより、メモリセルに選択トランジスタが不要となる。
次に、本実施の形態1における半導体装置の製造方法について図面を参照しながら説明する。本実施の形態1では、メモリセル形成領域が第1領域に対応し、低耐圧MISFET形成領域および高耐圧MISFET形成領域が第2領域に対応している。つまり、MONOS型トランジスタが第1MISFETに対応し、低耐圧MISFETおよび高耐圧MISFETが第2MISFETに対応している。
まず、図5に示すように、例えば単結晶シリコンに例えばホウ素(B)などのP型不純物を導入した半導体基板20を用意する。次に、半導体基板20の主面上に素子分離領域21を形成する。素子分離領域21は、例えば酸化シリコン膜よりなり、STI(Shallow Trench Isolation)法やLOCOS(Local Oxidization Of Silicon)などによって形成される。図5では、半導体基板20に形成された溝に酸化シリコン膜を埋め込むSTI法によって形成された素子分離領域21を示している。
続いて、フォトリソグラフィ技術およびイオン注入法を使用して、半導体基板20内にウェル分離層となるn型半導体領域22を形成する。n型半導体領域22は、例えばリン(P)や砒素(As)などのn型不純物を半導体基板20内に導入することによって形成される。
そして、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域にp型ウェル23を形成し、高耐圧MISFET形成領域にp型ウェル25を形成する。p型ウェル23およびp型ウェル25は、例えばボロンなどのp型不純物を半導体基板20に導入することにより形成でき、同一の不純物濃度を有している。その後、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域にチャネル形成領域を形成する。チャネル形成領域は、例えばリン(P)や砒素(As)などのn型不純物を導入することにより形成できる。同様に、高耐圧MISFET形成領域にチャネル形成領域を形成する。チャネル形成領域は、例えばボロンなどのp型不純物を導入することにより形成されている。同様に、イオン注入法により、低耐圧MISFET形成領域にp型ウェル24を形成する。p型ウェル24には、例えばホウ素などのp型不純物が導入され、低耐圧MISFETの特性に合わせた不純物濃度になっている。すなわち、メモリセル形成領域に形成されているp型ウェル23と高耐圧MISFET形成領域に形成されているp型ウェル25とは同一の不純物濃度で形成されているが、低耐圧MISFET形成領域に形成されているp型ウェル24は、p型ウェル23やp型ウェル25とは異なる不純物濃度で形成されている。そして、p型ウェル24の表面にチャネル形成領域を形成する。このチャネル形成領域は、例えばボロンなどのp型不純物を導入することにより形成されている。
次に、図6に示すように、半導体基板20の主面上にゲート絶縁膜(第1電位障壁膜)26を形成する。ゲート絶縁膜26は、例えば酸化シリコン膜からなり、熱酸化法を使用して形成することができる。そして、このゲート絶縁膜26上に電荷蓄積膜27を形成する。電荷蓄積膜27は、例えば窒化シリコン膜よりなり、シランガス(SiH4)とアンモニアガス(NH3)とを化学反応させるCVD(Chemical Vapor Deposition)法を使用して形成することができる。なお、電荷蓄積膜27として、窒化シリコン膜を使用したがこれに限らず、例えば酸窒化シリコン膜(SiON)等の膜中にトラップ準位を含む膜であってもよい。
次に、電荷蓄積膜27上に絶縁膜(第2電位障壁膜)28を形成する。絶縁膜28は、例えば酸化シリコン膜よりなり、シランガスと酸素ガス(O2)とを化学反応させるCVD法によって形成することができる。このゲート絶縁膜26、電荷蓄積膜27および絶縁膜28から積層化された絶縁膜(ONO膜、第1絶縁膜)が形成される。
続いて、絶縁膜28上にポリシリコン膜(第1導体膜)29を形成する。ポリシリコン膜29は、例えば、シランガスを窒素ガス(N2)中で熱分解させるCVD法によって形成することができる。ポリシリコン膜29の成膜時には、リンなどの導電型不純物が添加される。なお、ポリシリコン膜29の成膜が終了してから、イオン注入法を使用してポリシリコン膜に導電型不純物を注入してもよい。
その後、ポリシリコン膜29上に、酸化シリコン膜30、窒化シリコン膜31およびキャップ絶縁膜32からなる積層膜を形成する。キャップ絶縁膜32は、例えば酸化シリコン膜よりなる。これら積層膜は、例えばCVD法を使用することによって形成することができる。キャップ絶縁膜32は、その後の工程で形成するゲート電極44を保護する機能を有する。
次に、図7に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、ゲート絶縁膜26、電荷蓄積膜27、絶縁膜28、ポリシリコン膜29、酸化シリコン膜30、窒化シリコン膜31およびキャップ絶縁膜32をパターニングする。パターニングは、メモリセル形成領域と容量形成領域にこれらの積層膜が残り、低耐圧MISFET形成領域と高耐圧MISFET形成領域に形成されている積層膜が除去されるように行なわれる。このパターニングにより、容量形成領域には、ポリシリコン膜29よりなる下部電極33が形成される。ここでのパターニングは、メモリセル形成領域全体を覆うようになされており、メモリセル形成領域にMONOS型トランジスタのゲート電極を形成する加工は行なわない。この点が本発明の特徴の1つである。ここでの工程で、メモリセル形成領域にMONOS型トランジスタのゲート電極を形成すると、後述するようにこの後の工程で、低耐圧MISFET形成領域と高耐圧MISFET形成領域に、例えば酸化シリコン膜よりなるゲート絶縁膜を形成する工程が存在するので、MONOS型トランジスタにバーズビークが発生してしまう。そこで、本実施の形態1においては、MONOS型トランジスタに発生するバーズビークを防止するため、メモリセル形成領域全体に積層膜を残している。
続いて、図8に示すように、半導体基板20の全面に、例えば熱酸化法を使用してゲート絶縁膜(第2絶縁膜)34を形成する。このゲート絶縁膜34は、例えば酸化シリコン膜から形成される。そして、図9に示すように、半導体基板20上にレジストパターン35を形成する。レジストパターン35は、メモリセル形成領域、高耐圧MISFET形成領域および容量素子形成領域を覆い、低耐圧MISFET形成領域を露出するようにパターニングされている。その後、このレジストパターン35をマスクにしたエッチングにより、低耐圧MISFET形成領域に形成されているゲート絶縁膜34を除去する。
次に、図10に示すように、半導体基板20上にゲート絶縁膜(第2絶縁膜)36を形成する。これにより、低耐圧MISFET形成領域には、ゲート絶縁膜36が形成される。高耐圧MISFET形成領域に形成されているゲート絶縁膜34は、ゲート絶縁膜36を形成する工程でその膜厚が増加する。このようにして、低耐圧MISFET形成領域に相対的に膜厚の薄いゲート絶縁膜36を形成し、高耐圧MISFET形成領域に相対的に膜厚の厚いゲート絶縁膜34を形成することができる。
続いて、図11に示すように、ゲート絶縁膜34およびゲート絶縁膜36上にポリシリコン膜(第2導体膜)37を形成し、このポリシリコン膜37上にキャップ絶縁膜38を形成する。ポリシリコン膜37は、例えばCVD法を使用して形成することができる。なた、キャップ絶縁膜38は、例えば酸化シリコン膜から形成され、例えばCVD法を使用して形成することができる。
次に、図12に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、低耐圧MISFET形成領域に低耐圧MISFETのゲート電極(第2ゲート電極)39を形成し、高耐圧MISFET形成領域に高耐圧MISFETのゲート電極(第2ゲート電極)40を形成する。このエッチングの際、メモリセル形成領域上に形成されているゲート絶縁膜34、ポリシリコン膜37およびキャップ絶縁膜38は除去される。また、容量形成領域においては、ゲート絶縁膜34、ポリシリコン膜37およびキャップ絶縁膜38をパターニングすることにより、容量絶縁膜とこの容量絶縁膜上に形成される上部電極42が形成される。容量絶縁膜は、酸化シリコン膜30、窒化シリコン膜31および酸化シリコン膜41より形成されている。なお、このパターニングで、メモリセル形成領域と低耐圧MISFET形成領域との間の境界領域にダミーパターン43が残存する。
続いて、図13に示すように、半導体基板20上にレジストパターン43aを形成する。レジストパターン43aは、低耐圧MISFET形成領域、高耐圧MISFET形成領域、境界領域および容量素子形成領域を覆うようにパターニングされている。さらに、メモリセル形成領域のうちゲート電極形成領域にもレジストパターン43aが形成され、メモリセル形成領域のその他の領域を露出するようにパターニングされている。
そして、図14に示すように、レジストパターン43aをマスクにしたエッチングにより、メモリセル形成領域にMONOS型トランジスタのゲート電極(第1ゲート電極)44を形成する。このとき、メモリセル形成領域と低耐圧MISFET形成領域との間の境界領域には、ダミーパターン45が形成される。
このようにして、メモリセル形成領域にMONOS型トランジスタのゲート電極44を形成することができる。さらに、低耐圧MISFET形成領域に低耐圧MISFETのゲート電極39を形成し、高耐圧MISFET形成領域に高耐圧MISFETのゲート電極40を形成することができる。
本実施の形態1によれば、図11に示すように、いずれか一方のゲート電極を加工せずに、メモリセル形成領域にゲート絶縁膜26、電荷蓄積膜27、絶縁膜28およびポリシリコン膜29を形成し、低耐圧MISFET形成領域および高耐圧MISFET形成領域にそれぞれゲート絶縁膜36、34およびポリシリコン膜37を形成している。その後、まず、図12に示すように、低耐圧MISFET形成領域にゲート電極39を形成し、高耐圧MISFET形成領域にゲート電極40を形成している。このとき、メモリセル形成領域には、既にゲート絶縁膜26、電荷蓄積膜27、絶縁膜28およびポリシリコン膜29などが形成されているので、ゲート電極39、40を加工した後にゲート絶縁膜26を形成する必要がない。このため、ゲート電極39、40の端部が酸化されることはなく、バーズビークの発生を防止できるのである。その後、図13に示すように、予めメモリセル形成領域に形成していたゲート絶縁膜26、電荷蓄積膜27、絶縁膜28およびポリシリコン膜29などを加工することにより、メモリセル形成領域にMONOS型トランジスタのゲート電極44を形成している。
従来は、低耐圧MISFET形成領域にゲート電極を形成し、高耐圧MISFET形成領域にゲート電極を形成した後、半導体基板上の全面にMONOS型トランジスタのゲート絶縁膜を形成している。このため、MONOS型トランジスタのゲート絶縁膜を形成する際、ゲート電極の端部が酸化され、低耐圧MISFETおよび高耐圧MISFETのゲート絶縁膜の端部でバーズビークが発生する。低耐圧MISFETおよび高耐圧MISFETのゲート絶縁膜の端部でバーズビークが発生すると、膜厚が厚くなる。低耐圧MISFETおよび高耐圧MISFETのゲート絶縁膜の膜厚が厚くなると、低耐圧MISFETおよび高耐圧MISFETのソース領域とドレイン領域との間を流れる電流が少なくなる。すなわち、この電流の大きさは、ゲート絶縁膜の膜厚に反比例するため、ゲート絶縁膜が厚くなると、ソース領域とドレイン領域との間を流れる電流を確保できなくなり、MISFETの特性が劣化する。さらに、低耐圧MISFETを微細化すると、ゲート電極のゲート長が短くなるため、しきい値電圧が低下する短チャネル特性が顕在化する。この短チャネル特性は、ゲート絶縁膜が薄いほど改善されるが、バーズビークによってゲート絶縁膜の膜厚が厚くなると、短チャネル特性がより顕在化することになり、低耐圧MISFETの特性が劣化する。
しかし、本実施の形態1では、ゲート電極39、40を加工した後にゲート絶縁膜26を形成する必要がないので、低耐圧MISFETおよび高耐圧MISFETにおいてバーズビークの発生を防止でき、低耐圧MISFETおよび高耐圧MISFETの信頼性向上を実現することができる。
また、本実施の形態1によれば、MONOS型トランジスタのゲート電極44を加工する際、先に形成されている低耐圧MISFETのゲート電極39および高耐圧MISFETのゲート電極40上には、ゲート絶縁膜26、電荷蓄積膜27、絶縁膜28およびポリシリコン膜29などが堆積していないので、ゲート電極39、40の側壁にエッチング残渣が残存することはない。したがって、先に形成したゲート電極39、40の側壁からエッチング残渣を除去する工程を実施する必要がなく、ゲート電極39、40へのエッチングダメージを防止できる。すなわち、ゲート電極39、40の側壁にエッチング残渣が形成されている場合、このエッチング残渣を除去するため、例えばドライエッチングが実施される。このとき、エッチング残渣は除去されるが、エッチング残渣を除去する際、ゲート電極39、40の端部にもダメージが生じるおそれがある。しかし、本実施の形態1によれば、先に形成されたゲート電極39、40の側壁にエッチング残渣が生じないので、エッチング残渣を除去するドライエッチング工程を実施する必要がなく、ゲート電極39、40の損傷を防止することができる。なお、本実施の形態1では、図14に示すように、メモリセル形成領域と低耐圧MISFET形成領域の間の境界領域にダミーパターン45が残存するが、素子形成領域以外の領域に形成されているので、残存していても問題はない。すなわち、本実施の形態1では、ダミーパターン45が形成されるが、このダミーパターン45を除去する必要性はないので、ダミーパターン45を除去する工程を追加する必要がなく、工程の追加による製造工程の複雑化および製造コストの上昇を防止することができる。ダミーパターン45を除去する工程を実施すると、ダミーパターン45が剥がれたりして、かえって異物の発生原因ともなる。これに対し、ダミーパターン45を残しておいても大きさが大きいので、自然に剥がれることはなく、異物発生を抑制する観点からもダミーパターン45を残存させておいた方が望ましい。
このダミーパターン45は、レジストパターンによるパターニングの仕方によって形状がかわるので、図14に示すような形状のダミーパターン45が残存する場合の他に、図15に示すような形状のダミーパターン46が残存する場合もある。さらに、レジストパターンを調整することにより、図16に示すように、境界領域にダミーパターンを残さないようにすることも可能である。この場合、例えば、境界領域に形成されている素子分離領域21の一部がエッチングされ、窪み47が形成されることもある。
さらに、従来、低耐圧MISFETのゲート電極および高耐圧MISFETのゲート電極を形成した後、メモリセル形成領域、低耐圧MISFET形成領域および高耐圧MISFET形成領域には、MONOS型トランジスタを形成するためのゲート絶縁膜、電荷蓄積膜、絶縁膜およびポリシリコン膜などを堆積している。そして、MONOS型トランジスタのゲート電極を加工する際、低耐圧MISFET形成領域および高耐圧MISFET形成領域に残存するポリシリコン膜、絶縁膜、電荷蓄積膜およびゲート絶縁膜を除去している。このとき、窒化シリコン膜よりなる電荷蓄積膜を除去する際、電荷蓄積膜の下部に存在する酸化シリコン膜の膜厚が薄い。このため、窒化シリコン膜を除去する際に使用する熱リン酸に、低耐圧MISFETのゲート電極あるいは高耐圧MISFETのゲート電極のエッジなどがさらされてゲート欠陥密度が増加する問題や低耐圧MISFET形成領域や高耐圧MISFET形成領域の半導体基板がえぐれることによる不良を招くおそれがある。
しかし、本実施の形態1によれば、図13に示すように、MONOS型トランジスタのゲート電極44を加工する際、先に形成されている低耐圧MISFETのゲート電極39および高耐圧MISFETのゲート電極40上には、ゲート絶縁膜26、電荷蓄積膜27、絶縁膜28およびポリシリコン膜29などが堆積していない。そして、MONOS型トランジスタのゲート電極44を加工する際、低耐圧MISFET形成領域および高耐圧MISFET形成領域はレジストパターン43aで覆われている。したがって、熱リン酸に、低耐圧MISFETのゲート電極あるいは高耐圧MISFETのゲート電極のエッジなどがさらされてゲート欠陥密度が増加する問題や低耐圧MISFET形成領域や高耐圧MISFET形成領域の半導体基板20がえぐれることを防止することができる。
また、本実施の形態1によれば、MONOS型トランジスタのゲート電極44を形成した後、他のトランジスタのゲート絶縁膜を形成する工程は存在しない。したがって、MONOS型トランジスタにバーズビークは発生しない。すなわち、バーズビークに起因するゲート絶縁膜26の端部の厚膜化を防止できる。これにより、トンネル現象が起こりづらくなり、電荷蓄積膜への電子の注入および注出が起きづらくなるといった問題を解決することができる。すなわち、情報の書き込みあるいは情報の消去が遅くなり、MONOS型トランジスタの特性が劣化することを防止できる。
このように本実施の形態1における半導体装置の製造方法によれば、メモリセル形成領域に形成されるMONOS型トランジスタ、低耐圧MISFET形成領域に形成される低耐圧MISFETおよび高耐圧MISFET形成領域に形成される高耐圧MISFETのすべてにおいて、バーズビークの発生を抑制できるので、半導体装置の信頼性を向上させることができる。
次に、図17に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域に、ゲート電極44に整合した低濃度n型不純物拡散領域48を形成する。低濃度n型不純物拡散領域48は、半導体基板20内にリンや砒素などのn型不純物を導入し、その後導入したn型不純物の活性化のための熱処理を行なうことで形成することができる。同様にして、低耐圧MISFET形成領域にゲート電極39に整合した低濃度n型不純物拡散領域49を形成し、高耐圧MISFET形成領域にゲート電極40に整合した低濃度n型不純物拡散領域50を形成する。
続いて、半導体基板20上に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜よりなる積層膜を形成する。これらの積層膜は、例えばCVD法を使用して形成することができる。そして、異方性エッチングにより、最上層に形成されている酸化シリコン膜を除去する。このとき、ゲート電極39、40、44の両側の側壁に最上層の酸化シリコン膜が残存する。
次に、半導体基板20上にレジストパターンを形成する。レジストパターンは、メモリセル形成領域および高耐圧MISFET形成領域を覆い、低耐圧MISFET形成領域を露出するようにパターニングされている。そして、このレジストパターンをマスクにしたエッチングにより、ゲート電極39の側壁に形成されている最上層の酸化シリコン膜を除去する。
その後、レジストパターンを除去した後、異方性エッチングすることにより、サイドウォール51、52を形成する。これらの工程により、メモリセル形成領域に形成されているゲート電極44の側壁および高耐圧MISFET形成領域に形成されているゲート電極40の側壁に相対的に幅の広いサイドウォール51を形成することができる。一方、低耐圧MISFET形成領域に形成されているゲート電極39の側壁には相対的に幅の狭いサイドウォール52を形成することができる。
続いて、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域に、高濃度n型不純物拡散領域53を形成する。高濃度n型不純物拡散領域53は、半導体基板20内にリンや砒素などのn型不純物を導入し、その後導入したn型不純物の活性化のための熱処理を行なうことで形成することができる。同様にして、低耐圧MISFET形成領域に高濃度n型不純物拡散領域54を形成し、高耐圧MISFET形成領域に高濃度n型不純物拡散領域55を形成する。これら高濃度n型不純物拡散領域53〜55には、それぞれ低濃度n型不純物拡散領域48〜50に比べて高濃度にn型不純物が導入されている。
その後、半導体基板20の主面の全面に高融点金属膜として例えばコバルト膜を形成する。コバルト膜は、例えばスパッタ法またはCVD法を使用して形成することができる。そして、熱処理を施すことにより、ゲート電極39、40、44および高濃度n型不純物拡散領域53〜55にコバルトシリサイド膜56を形成する。コバルトシリサイド膜56は、低抵抗化のために形成される。すなわち、コバルト膜を堆積して熱処理を施した後、未反応のコバルトを除去することにより、ゲート電極39、40、44および高濃度n型不純物拡散領域53〜55にコバルトシリサイド膜56を形成できる。なお、高融点金属膜としてコバルト膜のかわりにチタン膜またはニッケル膜を用いてことにより、チタンシリサイド膜またはニッケルシリサイド膜を形成できる。なお、容量素子形成領域に形成されている下部電極33および上部電極42の露出面にもコバルトシリサイド膜56が形成される。
以上のようにしてメモリセル形成領域にMONOS型トランジスタQ1を形成することができる。同様に、低耐圧MISFET形成領域に低耐圧MISFETQ2を形成し、高耐圧MISFET形成領域に高耐圧MISFETQ3を形成することができる。さらに、容量素子形成領域に容量素子Cを形成することができる。
次に、配線工程について説明する。図3に示すように、半導体基板20の主面上に窒化シリコン膜57を形成する。窒化シリコン膜57は、例えばCVD法によって形成することができる。そして、窒化シリコン膜57上に酸化シリコン膜58を形成する。この酸化シリコン膜58も例えばCVD法を使用して形成することができる。その後、酸化シリコン膜58の表面を、例えばCMP(Chemical Mechanical Polishing)法を使用して平坦化する。
次に、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜58にコンタクトホール59を形成する。続いて、コンタクトホール59の底面および内壁を含む酸化シリコン膜58上にチタン/窒化チタン膜を形成する。チタン/窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン/窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
続いて、コンタクトホール59を埋め込むように、半導体基板20の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばCVD法を使用して形成することができる。そして、酸化シリコン膜58上に形成された不要なチタン/窒化チタン膜およびタングステン膜を例えばCMP法を除去することにより、プラグ60を形成することができる。
次に、酸化シリコン膜58およびプラグ60上にチタン/窒化チタン膜、アルミニウム膜、チタン/窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線61を形成する。さらに、配線61の上層に配線を形成するが、ここでの説明は省略する。このようにして、本実施の形態1における半導体装置を形成することができる。
(実施の形態2)
前記実施の形態1では、図12に示すように、低耐圧MISFETのゲート電極39と高耐圧MISFETのゲート電極40を形成する際、メモリセル形成領域に形成されているゲート絶縁膜34、ポリシリコン膜37およびキャップ絶縁膜38をすべて除去していた。本実施の形態2では、ゲート電極39、40を形成する際、メモリセル形成領域において、MONOS型トランジスタ形成領域に、ゲート絶縁膜34、ポリシリコン膜37およびキャップ絶縁膜38を残す例について説明する。
本実施の形態2における半導体装置の製造方法において、図5〜図11までは、前記実施の形態1と同様である。次に、図19に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、低耐圧MISFET形成領域にゲート電極39を形成し、高耐圧MISFET形成領域にゲート電極40を形成する。このとき、メモリセル形成領域において、MONOS型トランジスタのゲート電極形成領域にパターン65を形成する。このパターン65は、ゲート電極39、40を形成する際に同時に形成される。すなわち、前記実施の形態1では、ゲート電極39、40を形成する際、メモリセル形成領域には、ゲート絶縁膜34、ポリシリコン膜37およびキャップ絶縁膜38が残らないようにパターニングされていた。しかし、本実施の形態2では、MONOS型トランジスタのゲート電極形成領域にもゲート絶縁膜34、ポリシリコン膜37およびキャップ絶縁膜38からなるパターン65が残るようにパターニングされている。
続いて、低耐圧MISFET形成領域、高耐圧MISFET形成領域および境界領域を覆い、メモリセル形成領域を露出すレジストパターンを形成する。このとき、メモリセル形成領域においては、ゲート電極形成領域上にだけパターン65からなるハードマスクが形成されている。その後、このレジストパターンをマスクにするとともに、パターン65をハードマスクにして、図14に示すように、メモリセル形成領域にMONOS型トランジスタのゲート電極44を形成する。この後の工程は、前記実施の形態1と同様である。このようにして、本実施の形態2における半導体装置を製造することができる。
本実施の形態2によれば、前記実施の形態1と同様の効果を得ることができる他、以下に示す効果を得ることができる。すなわち、本実施の形態2では、低耐圧MISFET形成領域にゲート電極39を形成し、高耐圧MISFET形成領域にゲート電極40を形成している。このとき、同時に、メモリセル形成領域にパターン65を形成している。つまり、ゲート電極39、40とパターン65は1つのマスクによってパターニングされていることになる。そして、MONOS型トランジスタのゲート電極44は、パターン65をハードマスクにして形成されている。したがって、ゲート電極39、40とゲート電極44とは、事実上1つのマスクで形成された場合と同様のパターンになっていることになる。つまり、ゲート電極39、40とゲート電極44との間に位置ずれは少ないと考えられる。
これに対し、パターン65をハードマスクに使用しない場合を考える。このとき、ゲート電極44の形成には、ゲート電極39、40を形成したときと異なるレジストパターンが使用される。すなわち、ゲート電極44とゲート電極39、40とは別のマスクを使用することによって形成されることになる。このため、ゲート電極44とゲート電極39、40との間には、位置ずれが生じやすい。
ここで、半導体装置では、前記実施の形態1でも述べたように配線工程でコンタクトホール59を形成する(図3参照)。このコンタクトホール59はゲート電極を基準にして位置が決定されている。つまり、コンタクトホール59を形成するマスクは、ゲート電極のパターンを基準層として位置合わせが行なわれている。このとき、例えば、ゲート電極39、40とゲート電極44とを別マスクで形成した場合には、いずれか一方を形成したマスクを基準層として位置合わせが行なわれる。すると、ゲート電極39、40とゲート電極44との間に位置ずれが生じていると、基準層として使用していないゲート電極とコンタクトホール59が位置ずれを起こす可能性がある。すると、基準層として使用していないゲート電極とコンタクトホール59との間でショート不良などが生じてしまうおそれがある。
これに対し、本実施の形態2のようにゲート電極39、40と同時に形成したパターン65をハードマスクにしてゲート電極44を形成すれば、ゲート電極39、40とゲート電極44とは、あたかも1つのマスクで形成したかのようになる。このため、ゲート電極39、40とゲート電極44との間に生じる位置ずれは少ないと考えられる。このことから、ゲート電極39、40を形成してマスクを基準層として、コンタクトホール59を形成する場合、ゲート電極44とコンタクトホール59の位置ずれを最小限に抑えることができる。このように本実施の形態2によれば、ゲート電極39、40、44とコンタクトホール59の位置ずれを最小限にすることができるので、半導体装置の製造歩留まりを向上させることができる。
(実施の形態3)
前記実施の形態1では、低耐圧MISFETのゲート電極39および高耐圧MISFETのゲート電極40を先に形成し、MONOS型トランジスタのゲート電極44を後に形成する例について説明した。本実施の形態3では、MONOS型トランジスタのゲート電極44を先に形成し、低耐圧MISFETのゲート電極39および高耐圧MISFETのゲート電極40を後に形成する例について説明する。
ここで、本実施の形態3では、メモリセル形成領域が第2領域に対応し、低耐圧MISFET形成領域および高耐圧MISFET形成領域が第1領域に対応している。つまり、MONOS型トランジスタが第2MISFETに対応し、低耐圧MISFETおよび高耐圧MISFETが第1MISFETに対応している。
本実施の形態3における半導体装置の製造方法において、図5に示す工程は、前記実施の形態1と同様である。続いて、図20に示すように、低耐圧MISFET形成領域に相対的に膜厚の薄いゲート絶縁膜(第1絶縁膜)36を形成し、高耐圧MISFET形成領域に相対的に膜厚の厚いゲート絶縁膜(第1絶縁膜)34を形成する。相対的に膜厚の薄いゲート絶縁膜36を形成し、相対的に膜厚の厚いゲート絶縁膜34を形成する方法は、前記実施の形態1と同様である。ゲート絶縁膜34、36は例えば酸化シリコン膜から形成することができる。なお、メモリセル形成領域にも相対的に膜厚の厚いゲート絶縁膜34が形成されている。次に、半導体基板20上にポリシリコン膜(第1導体膜)37を形成し、このポリシリコン膜37上にキャップ絶縁膜38を形成する。
続いて、図21に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、メモリセル形成領域に形成されているゲート絶縁膜34、ポリシリコン膜37およびキャップ絶縁膜38を除去する。このとき、使用するレジストパターンは、低耐圧MISFET形成領域および高耐圧MISFET形成領域を覆い、メモリセル形成領域を露出するようにパターニングされている。このレジストパターンの形成に使用するマスクは、メモリセル形成領域の半導体基板20内にチャネル形成領域を形成する際に使用したマスクをそのまま使用できる。チャネル形成領域を形成するマスクも低耐圧MISFET形成領域および高耐圧MISFET形成領域を覆い、メモリセル形成領域を露出するようにパターニングされているからである。したがって、図21に示す工程を追加してもマスクの数を増加させることなく実施することが可能となる。このことから、半導体装置の製造コストの削減を図ることができる。
次に、図22に示すように、半導体基板20の主面上にゲート絶縁膜(第1電位障壁膜)26を形成する。ゲート絶縁膜26は、例えば酸化シリコン膜からなり、熱酸化法を使用して形成することができる。そして、このゲート絶縁膜26上に電荷蓄積膜27を形成する。電荷蓄積膜27は、例えば窒化シリコン膜よりなり、シランガス(SiH4)とアンモニアガス(NH3)とを化学反応させるCVD(Chemical Vapor Deposition)法を使用して形成することができる。なお、電荷蓄積膜27として、窒化シリコン膜を使用したがこれに限らず、例えば酸窒化シリコン膜(SiON)等の膜中にトラップ準位を含む膜であってもよい。
次に、電荷蓄積膜27上に絶縁膜(第2電位障壁膜)28を形成する。絶縁膜28は、例えば酸化シリコン膜よりなり、シランガスと酸素ガス(O2)とを化学反応させるCVD法によって形成することができる。このゲート絶縁膜26、電荷蓄積膜27および絶縁膜28から積層化された絶縁膜(ONO膜、第2絶縁膜)が形成される。
続いて、絶縁膜28上にポリシリコン膜(第2導体膜)29を形成する。ポリシリコン膜29は、例えば、シランガスを窒素ガス(N2)中で熱分解させるCVD法によって形成することができる。ポリシリコン膜29の成膜時には、リンなどの導電型不純物が添加される。なお、ポリシリコン膜29の成膜が終了してから、イオン注入法を使用してポリシリコン膜に導電型不純物を注入してもよい。
その後、ポリシリコン膜29上に、酸化シリコン膜30、窒化シリコン膜31およびキャップ絶縁膜32からなる積層膜を形成する。キャップ絶縁膜32は、例えば酸化シリコン膜よりなる。これら積層膜は、例えばCVD法を使用することによって形成することができる。キャップ絶縁膜32は、その後の工程で形成するゲート電極44を保護する機能を有する。
次に、図23に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、メモリセル形成領域にMONOS型トランジスタのゲート電極(第2ゲート電極)44を形成する。このエッチングの際、低耐圧MISFET形成領域および高耐圧MISFET形成領域上に形成されているゲート絶縁膜26、電荷蓄積膜27、絶縁膜28、ポリシリコン膜29およびキャップ絶縁膜32は除去される。また、このパターニングで、メモリセル形成領域と低耐圧MISFET形成領域との間の境界領域にダミーパターン66が残存する。
続いて、半導体基板20上にレジストパターンを形成する。このレジストパターンは、メモリセル形成領域および境界領域を覆うようにパターニングされている。さらに、低耐圧MISFET形成領域のうちのゲート電極形成領域にもレジストパターンが形成され、高耐圧MISFET形成領域のうちのゲート電極形成領域にもレジストパターンが形成されている。それ以外の低耐圧MISFET形成領域および高耐圧MISFET形成領域は露出している。
そして、図24に示すように、上述したレジストパターンをマスクにしたエッチングにより、低耐圧MISFET形成領域にゲート電極(第1ゲート電極)39を形成し、高耐圧MISFET形成領域にゲート電極(第1ゲート電極)40を形成する。このとき、メモリセル形成領域と低耐圧MISFET形成領域との間の境界領域には、ダミーパターン67が形成される。
このようにして、メモリセル形成領域にMONOS型トランジスタのゲート電極44を形成することができる。さらに、低耐圧MISFET形成領域に低耐圧MISFETのゲート電極39を形成し、高耐圧MISFET形成領域に高耐圧MISFETのゲート電極40を形成することができる。この後の工程は前記実施の形態1と同様である。
本実施の形態3によれば、前記実施の形態1と同様の効果を得ることができる。例えば、メモリセル形成領域に形成されるMONOS型トランジスタ、低耐圧MISFET形成領域に形成される低耐圧MISFETおよび高耐圧MISFET形成領域に形成される高耐圧MISFETのすべてにおいて、バーズビークの発生を抑制できるので、半導体装置の信頼性を向上させることができる。
(実施の形態4)
前記実施の形態3では、図23に示すように、MONOS型トランジスタのゲート電極44を形成する際、低耐圧MISFET形成領域および高耐圧MISFET形成領域に形成されているゲート絶縁膜26、電荷蓄積膜27、絶縁膜28、ポリシリコン膜29およびキャップ絶縁膜32をすべて除去していた。本実施の形態4では、ゲート電極44を形成する際、低耐圧MISFET形成領域と高耐圧MISFET形成領域において、ゲート電極形成領域に、ゲート絶縁膜26、電荷蓄積膜27、絶縁膜28、ポリシリコン膜29およびキャップ絶縁膜32を残す例について説明する。
本実施の形態4における半導体装置の製造方法において、図20〜図22までは、前記実施の形態3と同様である。次に、図25に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、メモリセル形成領域にゲート電極44を形成する。このとき、低耐圧MISFET形成領域および高耐圧MISFET形成領域において、それぞれのゲート電極形成領域にパターン68、69を形成する。このパターン68、69は、ゲート電極44を形成する際に同時に形成される。
続いて、メモリセル形成領域および境界領域を覆い、低耐圧MISFET形成領域および高耐圧MISFET形成領域を露出するレジストパターンを形成する。このとき、低耐圧MISFET形成領域と高耐圧MISFET形成領域においては、それぞれのゲート電極形成領域上にだけパターン68、69からなるハードマスクが形成されている。その後、このレジストパターンをマスクにするとともに、パターン68、69をハードマスクにして、図24に示すように、低耐圧MISFET形成領域にゲート電極39を形成し、高耐圧MISFET形成領域にゲート電極40を形成する。この後の工程は、前記実施の形態1と同様である。このようにして、本実施の形態4における半導体装置を製造することができる。
本実施の形態4によれば、前記実施の形態1と同様の効果を得ることができる他、前記実施の形態2と同様の効果を得ることができる。つまり、本実施の形態4によれば、ゲート電極39、40を形成する際、ゲート電極44と同時に形成したパターン68、69をハードマスクに使用しているので、ゲート電極39、40、44とコンタクトホール59の位置ずれを最小限にすることができる。したがって、半導体装置の製造歩留まりを向上させることができる。
(実施の形態5)
本実施の形態5は、金属膜を使用したゲート電極を有するMISFETとポリシリコン膜を使用したゲート電極を有するMISFETを同一の半導体基板上に形成する例について説明する。
図26は、本実施の形態5における半導体装置を示す断面図である。図26において、シリコン単結晶よりなる半導体基板20上には素子分離領域21が形成されており、この素子分離領域21によって第1MISFET形成領域と第2MISFET形成領域が分離されている。
半導体基板20内の第1MISFET形成領域には、p型ウェル71が形成されており、このp型ウェル71上に第1MISFETQ4が形成されている。以下に、この第1MISFETQ4の構成について説明する。まず、p型ウェル71上には、例えば酸化シリコン膜よりなるゲート絶縁膜72が形成されており、このゲート絶縁膜72上にはゲート電極80が形成されている。ゲート電極80は、例えばポリシリコン膜から形成されている。第1MISFETQ4のゲート絶縁膜72は、後述する第2MISFETQ5のゲート絶縁膜75に比べて膜厚が厚くなっている。つまり、第1MISFETQ4のゲート絶縁膜72と第2MISFETQ5のゲート絶縁膜75は膜厚が異なっており、ゲート絶縁膜72の膜厚の方が相対的に厚くなっている。
ゲート電極80の側壁には、例えば酸化シリコン膜よりなるサイドウォール83が形成されており、このサイドウォール83直下の半導体基板20内には、半導体領域である低濃度n型不純物拡散領域82が形成されている。低濃度n型不純物拡散領域82の外側には、高濃度n型不純物拡散領域85が形成されている。この高濃度n型不純物拡散領域85には、低濃度n型不純物拡散領域82に比べてリンや砒素などのn型不純物が高濃度に導入されている。低濃度n型不純物拡散領域82と高濃度n型不純物拡散領域85により、第1MISFETQ4のソース領域が形成されている。また、ドレイン領域についても同様に、低濃度n型不純物拡散領域82と高濃度n型不純物拡散領域85から構成されている。
この第1MISFETQ4は、主に、第2MISFETQ5よりも高耐圧を目的に使用される素子であり、相対的に高い駆動電圧で動作する素子である。第2MISFETQ5は、主に、第1MISFETQ4よりも高速動作を目的に使用される素子であり、相対的に低い駆動電圧で動作する素子である。
次に、第2MISFETQ5の構成について説明する。まず、半導体基板20内の第2MISFET形成領域には、p型ウェル70が形成されており、このp型ウェル70上にゲート絶縁膜75が形成されている。このゲート絶縁膜75は、第1MISFETQ4のゲート絶縁膜72に比べて膜厚が薄くなっており、例えば酸化シリコン膜から形成されている。
ゲート絶縁膜75上にはゲート電極77が形成されている。従来、ゲート電極77の材料としてポリシリコン膜が使用されてきた。しかし、近年、MISFETの微細化に伴いゲート絶縁膜75の薄膜化が進み、ポリシリコン膜をゲート電極77に使用した場合におけるゲート電極77の空乏化が無視できなくなってきている。すなわち、微細化によって、酸化シリコン膜などよりなるゲート絶縁膜75を薄膜化する必要がでてきたが、この場合、ゲート電極の空乏化によりゲート電極内に生ずる寄生容量が無視出来なくなってきているのである。このため、ゲート電極75の材料としてポリシリコン膜ではなく金属膜が使用されている。金属膜を構成する金属としては、例えばタンタル、窒化タンタル、ジルコニウム、ハフニウム、プラチナ、ルテニウム、酸化ルテニウム、イリジウム、ニッケル、コバルトなどが使用される。
ゲート電極77の側壁には、例えば酸化シリコン膜よりなるサイドウォール83が形成されており、このサイドウォール83直下の半導体基板20内には、半導体領域である低濃度n型不純物拡散領域81が形成されている。低濃度n型不純物拡散領域81の外側には、高濃度n型不純物拡散領域84が形成されている。この高濃度n型不純物拡散領域84には、低濃度n型不純物拡散領域81に比べてリンや砒素などのn型不純物が高濃度に導入されている。低濃度n型不純物拡散領域81と高濃度n型不純物拡散領域84により、第2MISFETQ5のソース領域が形成されている。また、ドレイン領域についても同様に、低濃度n型不純物拡散領域81と高濃度n型不純物拡散領域84から構成されている。
このように、本実施の形態5における半導体装置では、ゲート絶縁膜72の膜厚が相対的に厚く、ゲート電極80がポリシリコン膜から構成されている第1MISFETQ4と、ゲート絶縁膜75の膜厚が相対的に薄く、ゲート電極77が金属膜から構成されている第2MISFETQ5とを有している。なお、第1MISFET形成領域と第2MISFET形成領域の境界領域には、本実施の形態5における製造方法の痕跡であるダミーパターン86が形成されている。
本実施の形態5における半導体装置は上記のように構成されており、以下に本発明の特徴である半導体装置の製造方法について図面を参照しながら説明する。
図27に示すように、周知の製造技術を使用して半導体基板20に素子分離領域21およびp型ウェル70、71を形成する。続いて、半導体基板の主面上にゲート絶縁膜(第1絶縁膜)72を形成する。ゲート絶縁膜72は例えば酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。そして、このゲート絶縁膜72上にポリシリコン膜(第1導体膜)73を形成し、ポリシリコン膜73上にキャップ絶縁膜74を形成する。キャップ絶縁膜74は、例えば酸化シリコン膜から形成され、例えばCVD法を使用して形成することができる。
続いて、図28に示すように、フォトリソグラフィ技術およびエッチング技術を使用して第2MISFET形成領域に形成されているゲート絶縁膜72、ポリシリコン膜73およびキャップ絶縁膜74を除去する。この工程において、第1MISFET形成領域ではゲート電極を加工する微細加工は行なわれず、第1MISFET形成領域の全域にゲート絶縁膜72、ポリシリコン膜73およびキャップ絶縁膜74が残存している。この点が本発明の特徴の1つである。つまり、この工程で第1MISFETのゲート電極を加工してしまうと、その後に行われる第2MISFETのゲート絶縁膜形成工程で、第1MISFETのゲート電極にバーズビークが発生してしまい、第1MISFETの特性が劣化してしまう。そこで、本実施の形態5では、第2MISFETのゲート絶縁膜形成前に、第1MISFETのゲート電極を形成しないようにしている。
次に、図29に示すように、半導体基板20の全面にゲート絶縁膜(第2絶縁膜)75を形成する。ゲート絶縁膜75は、例えば酸化シリコン膜から形成されており、先程形成したゲート絶縁膜72よりも薄い膜厚を有している。その後、ゲート絶縁膜75上に金属膜として、例えば、タンタル膜(第2導体膜)76を形成する。タンタル膜76は、例えばスパッタリング法を使用して形成することができる。
続いて、図30に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、第2MISFET形成領域にゲート電極(第2ゲート電極)77を形成する。このとき、第1MISFET形成領域において、ゲート電極形成領域にパターン79を形成する。このパターン79は、ゲート電極77を形成する際に同時に形成される。なお、境界領域には、ダミーパターン78が形成される。
続いて、第2MISFET形成領域および境界領域を覆い、第1MISFET形成領域を露出するレジストパターンを形成する。このとき、第1MISFET形成領域においては、ゲート電極形成領域上にだけパターン79からなるハードマスクが形成されている。その後、このレジストパターンをマスクにするとともに、パターン79をハードマスクにして、図31に示すように、第1MISFET形成領域にゲート電極(第1ゲート電極)80を形成する。
このようにして、第1MISFET形成領域にポリシリコン膜よりなるゲート電極80を形成し、第2MISFET形成領域にタンタル膜よりなるゲート電極77を形成することができる。なお、境界領域には、ダミーパターン86が形成される。
本実施の形態5によれば、前記実施の形態1と同様、第1MISFETのゲート電極80および第2MISFETのゲート電極77を微細加工する前に、両方のゲート電極材料を形成してしまい、2種類のゲート電極材料の形成が完了した後に、ゲート電極77、80の微細加工を行なっている。このため、ゲート電極77、80の両方で酸化工程によるバーズビークの発生を抑制することができ、半導体装置の信頼性を向上させることができる。
また、前記実施の形態2、4と同様、ゲート電極80を形成する際、ゲート電極77と同時に形成したパターン79をハードマスクに使用しているので、ゲート電極77、80とコンタクトホール59の位置ずれを最小限にすることができる。したがって、半導体装置の製造歩留まりを向上させることができる。
本実施の形態5では、ポリシリコン膜73を先に形成し、その後タンタル膜76を形成しているが、これに限定されるものではなく、タンタル膜76を先に形成し、その後ポリシリコン膜73を形成するように構成してもよい。
(実施の形態6)
本実施の形態6では、金属膜を使用したゲート電極を有するnチャネル型MISFETと金属膜を使用したゲート電極を有するpチャネル型MISFETを同一半導体基板上に形成する例について説明する。第1MISFETがnチャネル型MISFETに対応し、第2MISFETがpチャネルMISFETに対応している。
図32は、本実施の形態6における半導体装置を示す断面図である。図32において、シリコン単結晶よりなる半導体基板20上には素子分離領域21が形成されており、この素子分離領域21によってnチャネル型MISFET形成領域とpチャネル型MISFET形成領域が分離されている。
半導体基板20内のnチャネル型MISFET形成領域には、p型ウェル87が形成されており、このp型ウェル87上にnチャネル型MISFETQ6が形成されている。以下に、このnチャネル型MISFETQ6の構成について説明する。まず、p型ウェル87上には、ゲート絶縁膜89が形成されており、このゲート絶縁膜89上にはゲート電極96が形成されている。ゲート電極96は、例えば金属膜であるタンタル膜から形成されている。
ゲート絶縁膜89は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成されている。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜89として酸化シリコン膜が使用されている。 しかし、素子の微細化に伴い、ゲート絶縁膜89の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜89として使用すると、MISFETのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
例えば、高誘電体膜として、ハフニウム酸化物の一つであるハフニウムアルミネート膜(HfAlON膜)が使用されるが、ハフニウムアルミネート膜に代えて、酸化ハフニウム膜、HfON膜、HfSiO膜、HfSiON膜、HfAlO膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、ハフニウムアルミネート膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、ハフニウムアルミネート膜を用いた場合と同様の効果が得られる。
ゲート電極96の側壁には、例えば酸化シリコン膜よりなるサイドウォール100が形成されており、このサイドウォール100直下の半導体基板20内には、半導体領域である低濃度n型不純物拡散領域98が形成されている。低濃度n型不純物拡散領域98の外側には、高濃度n型不純物拡散領域101が形成されている。この高濃度n型不純物拡散領域101には、低濃度n型不純物拡散領域98に比べてリンや砒素などのn型不純物が高濃度に導入されている。低濃度n型不純物拡散領域98と高濃度n型不純物拡散領域101により、nチャネルMISFETQ6のソース領域が形成されている。また、ドレイン領域についても同様に、低濃度n型不純物拡散領域98と高濃度n型不純物拡散領域101から構成されている。
次に、pチャネル型MISFETQ7の構成について説明する。まず、半導体基板20内のpチャネル型MISFET形成領域には、n型ウェル88が形成されており、このn型ウェル88上にゲート絶縁膜91が形成されている。このゲート絶縁膜91は、例えば酸化シリコン膜よりも誘電率が高い高誘電率膜から形成されている。そして、ゲート絶縁膜91上にはゲート電極93が形成されている。ゲート電極93は、例えばプラチナ膜から形成されている。
ゲート電極93の側壁には、例えば酸化シリコン膜よりなるサイドウォール100が形成されており、このサイドウォール100直下の半導体基板20内には、半導体領域である低濃度p型不純物拡散領域99が形成されている。低濃度p型不純物拡散領域99の外側には、高濃度p型不純物拡散領域102が形成されている。この高濃度p型不純物拡散領域102には、低濃度p型不純物拡散領域99に比べてホウ素などのp型不純物が高濃度に導入されている。低濃度p型不純物拡散領域99と高濃度p型不純物拡散領域102により、pチャネル型MISFETQ7のソース領域が形成されている。また、ドレイン領域についても同様に、低濃度p型不純物拡散領域99と高濃度p型不純物拡散領域102から構成されている。
このように、本実施の形態6における半導体装置では、ゲート絶縁膜89が高誘電率膜から形成され、ゲート電極96がタンタル膜から構成されているnチャネル型MISFETQ6と、ゲート絶縁膜91が高誘電率膜から形成され、ゲート電極93がプラチナ膜から構成されているpチャネル型MISFETQ7とを有している。なお、nチャネル型MISFET形成領域とpチャネル型MISFET形成領域の境界領域には、本実施の形態6における製造方法の痕跡であるダミーパターン97が形成されている。
本実施の形態6では、nチャネル型MISFETQ6とpチャネル型MISFETQ7の両方において、ゲート電極材料として金属膜を使用している。しかし、nチャネル型MISFETQ6ではタンタル膜を使用し、pチャネル型MISFETQ7ではプラチナ膜を使用している。つまり、nチャネル型MISFETQ6とpチャネル型MISFETQ7で異なる金属膜を使用している。これは以下に示す理由による。
ゲート電極材料として金属膜を使用する場合、まず始めにnチャネル型MISFETとpチャネル型MISFETの両方のゲート電極に同じ金属膜を使用することが考えられる。
しかし、nチャネル型MISFETとpチャネル型MISFETの両方のゲート電極に同じ金属膜を使用した場合、使用した金属膜の仕事関数でMISFETのしきい値電圧が決まってしまうため、nチャネル型MISFETとpチャネル型MISFETのいずれか一方のしきい値電圧が高くなってしまう問題点がある。すなわち、nチャネル型MISFETのしきい値電圧を下げる仕事関数値とpチャネル型MISFETのしきい値電圧を下げる仕事関数値とは相違するため、いずれか一方のMISFETのしきい値電圧を下げるような仕事関数の金属膜を選択すると、もう一方のMISFETでしきい値電圧が上昇してしまう問題点がある。
ここで、nチャネル型MISFETでは、ゲート電極材料の仕事関数がシリコンの伝導帯近傍の値を有していると、nチャネル型MISFETのしきい値電圧を下げることができる。このことから、本実施の形態6では、シリコンの伝導帯近傍の値を仕事関数値として有するタンタル膜をゲート電極96に使用している。なお、nチャネル型MISFETのゲート電極材料として、タンタル膜を使用しているが、これに限定されることはなく、シリコンの伝導帯近傍の値を仕事関数値として有する他の金属膜を使用することもできる。例えば、ハフニウム膜などを使用してもよい。
一方、pチャネル型MISFETでは、ゲート電極材料の仕事関数がシリコンの価電子帯近傍の値を有していると、pチャネル型MISFETのしきい値電圧を下げることができる。このことから、本実施の形態6では、シリコンの価電子帯近傍の値を仕事関数値として有するプラチナ膜をゲート電極93に使用している。なお、pチャネル型MISFETのゲート電極材料として、プラチナ膜を使用しているが、これに限定されることはなく、シリコンの価電子帯近傍の値を仕事関数値として有する他の金属膜を使用することもできる。例えば、酸化ルテニウムやルテニウムなどを使用してもよい。
すなわち、本実施の形態6における半導体装置は上記のように、nチャネル型MISFETのゲート電極の材料には、pチャネル型MISFETのゲート電極の材料よりも、その仕事関数がシリコンの伝導帯近傍の値をする材料を使用する。言い換えれば、pチャネル型MISFETのゲート電極の材料には、nチャネル型MISFETのゲート電極の材料よりも、その仕事関数がシリコンの価電子帯近傍の値をする材料を使用する。
以下に本発明の特徴である半導体装置の製造方法について図面を参照しながら説明する。
図33に示すように、周知の製造技術を使用して半導体基板20に素子分離領域21お、p型ウェル87およびn型ウェル88を形成する。続いて、半導体基板の主面上にゲート絶縁膜(第1絶縁膜)89を形成する。ゲート絶縁膜89は例えばハフニウムアルミネート膜から形成され、例えばCVD法やALD(Atomic Layer Deposition)法を使用して形成することができる。そして、このゲート絶縁膜89上にタンタル膜(第1導体膜)90を形成する。タンタル膜90は、例えばスパッタリング法を使用して形成することができる。
続いて、図34に示すように、フォトリソグラフィ技術およびエッチング技術を使用してpチャネル型MISFET形成領域に形成されているゲート絶縁膜89およびタンタル膜90を除去する。この工程において、nチャネル型MISFET形成領域ではゲート電極を加工する微細加工は行なわれず、nチャネル型MISFET形成領域の全域にゲート絶縁膜89およびタンタル膜90が残存している。この点が本発明の特徴の1つである。つまり、この工程でnチャネル型MISFETのゲート電極を加工してしまうと、その後に行われるpチャネル型MISFETのゲート絶縁膜形成工程で、nチャネル型MISFETにバーズビークが発生してしまい、nチャネル型MISFETの特性が劣化してしまう。そこで、本実施の形態6では、pチャネル型MISFETのゲート絶縁膜形成前に、nチャネル型MISFETのゲート電極を形成しないようにしている。
次に、図35に示すように、半導体基板20の全面にゲート絶縁膜(第2絶縁膜)91を形成する。ゲート絶縁膜91は、例えばハフニウムアルミネート膜から形成されている。その後、ゲート絶縁膜91上に金属膜であるプラチナ膜(第2導体膜)92を形成する。プラチナ膜76は、例えばスパッタリング法あるいはCVD法を使用して形成することができる。
続いて、図36に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、pチャネル型MISFET形成領域にゲート電極(第2ゲート電極)93を形成する。このとき、nチャネル型MISFET形成領域において、ゲート電極形成領域にパターン95を形成する。このパターン95は、ゲート電極93を形成する際に同時に形成される。なお、境界領域には、ダミーパターン94が形成される。
次に、pチャネル型MISFET形成領域および境界領域を覆い、nチャネル型MISFET形成領域を露出するレジストパターンを形成する。このとき、nチャネル型MISFET形成領域においては、ゲート電極形成領域上にだけパターン95からなるハードマスクが形成されている。その後、このレジストパターンをマスクにするとともに、パターン95をハードマスクにして、図37に示すように、nチャネル型MISFET形成領域にゲート電極(第1ゲート電極)96を形成する。
このようにして、nチャネル型MISFET形成領域にタンタル膜よりなるゲート電極96を形成し、pチャネル型MISFET形成領域にプラチナ膜よりなるゲート電極93を形成することができる。なお、境界領域には、ダミーパターン97が形成される。
本実施の形態6によれば、前記実施の形態1と同様、nチャネル型MISFETのゲート電極96およびpチャネル型MISFETのゲート電極93を微細加工する前に、両方のゲート電極材料を形成してしまい、2種類のゲート電極材料の形成が完了した後に、ゲート電極93、96の微細加工を行なっている。このため、ゲート電極93、96の両方で酸化工程によるバーズビークの発生を抑制することができ、半導体装置の信頼性を向上させることができる。
また、前記実施の形態2、4と同様、ゲート電極96を形成する際、ゲート電極93と同時に形成したパターン95をハードマスクに使用しているので、ゲート電極93、96とコンタクトホール59の位置ずれを最小限にすることができる。したがって、半導体装置の製造歩留まりを向上させることができる。
なお、本実施の形態6では、タンタル膜90を先に形成し、その後プラチナ膜92を形成しているが、これに限定されるものではなく、プラチナ膜92を先に形成し、その後タンタル膜90を形成するように構成してもよい。
また、前述の実施の形態5の第2MISFETQ5において、本実施の形態6のように、nチャネル型MISFETのゲート電極およびpチャネル型MISFETのゲート電極をそれぞれ作り分けることも可能であり、その場合、前述に記した各々の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。