JP2008526027A - 半導体メモリ用の複数の厚みを有する誘電体 - Google Patents

Abstract

メモリアレイと、メモリアレイと同じ基板上の周辺回路に第１の厚みのゲート誘電体層を設けるプロセスを提供する。高電圧周辺回路には、第２の厚みのゲート誘電体層が設けられる。低電圧周辺回路には、第３の厚みのゲート誘電体層が設けられる。このプロセスにより、ゲート誘電体層に対して後続のプロセスステップからの保護が与えられる。シャロートレンチ分離により、メモリアレイセルを極めて小形化できるため、高記憶密度が得られる。

Description

本発明は、一般に、不揮発性フラッシュメモリシステムに関し、特に、メモリシステムの構造と、その形成プロセスに関する。

今日使用されている商業的に成功した不揮発性メモリ製品には多くの種類があり、これらのメモリ製品は、特に、フラッシュＥＥＰＲＯＭ（電気的に消去可能でプログラム可能な読み出し専用メモリ）セルのアレイを使用した小形形状のファクタカードの形態で使用されている。このようなカードは、例えば、カードをホストのカードスロットに取り外し可能に差し込むことによって、ホストとインターフェイスをとることができる。市販されているカードには、コンパクトフラッシュ（登録商標）（ＣＦ）カード、マルチメディアカード（ＭＭＣ）、セキュアデジタル（ＳＤ）カード、スマートメディアカード、パーソナルタグ（Ｐ−Ｔａｇ）、およびメモリスティックカードなどがある。ホストは、パーソナルコンピュータ、ノートブック形コンピュータ、個人用携帯情報端末（ＰＤＡ）、様々なデータ通信デバイス、デジタルカメラ、携帯電話、ポータブルオーディオプレイヤ、自動車音響システム、および同様のタイプの機器を含む。図１に、ホストと通信状態にあるメモリカードの一例を示す。メモリカードは、コントローラと、複数のメモリユニットとを含む。いくつかの例において、メモリカードにメモリユニットを１つしか使用しない場合もある。メモリユニットおよびコントローラは、同一のチップ上に形成されてもよく、またはメモリカードにおいて互いに接続された別々のチップ上に形成されてもよい。他の形態において、メモリシステムが、パーソナルコンピュータなどの大形システムに組み込まれてもよい。

図２に、図１のようなメモリユニットのより詳細な図を示す。この図は、メモリセルアレイと、周辺回路とを示す。これらの周辺回路は、メモリアレイと同一の基板上に形成される。様々なタイプのメモリアレイが使用される。１つのタイプの構造であるＮＡＮＤ形アレイでは、１６個や３２個など、３個以上の一連のメモリセル列が、１つ以上の選択トランジスタとともに個々のビット線と基準電位との間に接続されて、セル列を形成する。ワード線が、多数のこれらの行内のセルを覆う。列を流れる電流が、アドレスされたセルの蓄積電荷レベルに依存するように列にある残りのセルを過励振させることによって、プログラミング中に列内の個々のセルが読み出されベリファイされる。米国特許第６，０４６，９３５号（特許文献１）に、ＮＡＮＤ形構造のアレイと、メモリシステムの一部としてのその動作の一例が見受けられ、この特許は、その全体が本願明細書において参照により援用されている。

ソース拡散とドレイン拡散との間に「分割チャネル」を有する別のタイプのアレイにおいて、セルのフローティングゲートは、チャネルの一部分にわたって位置付けられ、ワード線（コントロールゲートとも呼ぶ）は、他のチャネル部分とともに、フローティングゲートにわたって位置付けられる。これにより、フローティングゲートの電荷量と、ワード線にかかる電圧とを組み合わせて、チャネルの該当部分を流れ得る電流量を制御するトランジスタ（メモリトランジスタ）と、ワード線のみをゲートとして機能させるもう１つのトランジスタ（選択トランジスタ）の２つのトランジスタを直列に接続したセルが効率的に形成される。ワード線は、フローティングゲートの行を覆う。米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、第５，６６１，０５３号（特許文献６）、および第６，２８１，０７５号（特許文献７）に、このようなセル、メモリシステムでのそれらの使用、およびその製造方法の例が記載されている。これら特許は、その全体が本願明細書において参照により援用されている。

この分割チャネルフラッシュＥＥＰＲＯＭセルの１つの変形例では、フローティングゲートとワード線との間に位置付けられたステアリングゲートを追加する。アレイの各ステアリングゲートは、ワード線に垂直なフローティングゲートの１つの行を覆う。この効果は、ワード線が、選択セルの読み出しまたはプログラミング時に２つの機能を同時に実行する必要性を軽減することである。これらの２つの機能とは、（１）選択トランジスタのゲートとして機能するため、選択トランジスタをオンおよびオフに切り替えるために適切な電圧を必要とすることと、（２）ワード線とフローティングゲートとの間の電界（容量）結合を通して所望のレベルまでフローティングゲートの電圧を駆動することである。単一の電圧を用いて最適な方法でこれらの機能の両方を実行することは困難な場合が多い。ステアリングゲートを追加した場合、ワード線は、機能（１）を実行するだけでよく、追加されたステアリングゲートが機能（２）を実行する。例えば、米国特許第５，３１３，４２１号（特許文献８）および第６，２２２，７６２号（特許文献９）に、フラッシュＥＥＰＲＯＭアレイにおけるステアリングゲートの使用が記載されている。これら特許は、その全体が本願明細書において参照により援用されている。

前述した任意のタイプのメモリセルアレイにおいて、セルのフローティングゲートは、基板からの電子をフローティングゲートに注入することによってプログラムされる。これは、チャネル領域に適切なドーピングをもたせ、適切な電圧をソース、ドレイン、および残りのゲートに印加することによって達成される。

前述した３つのタイプのメモリセルアレイにおいて、メモリセルを消去するためにフローティングゲートから電荷を除去する２つの技術が用いられている。１つの技術は、ソース、ドレイン、および他のゲートに適切な電圧を印加して、フローティングゲートと基板との間の誘電体層の一部分に電子をトンネルさせることによって、基板に消去を行うことである。もう１つの消去技術は、フローティングゲートから別のゲートまで、それらの間に位置付けられたトンネル誘電体層を通って電子を移動させることである。前述した２番目のタイプのセルにおいて、この目的のために第３の消去ゲートが設けられる。ステアリングゲートを使用するためにすでに３つのゲートを有する前述した３番目のタイプのセルにおいて、フローティングゲートは、第４のゲートを追加することなく、ワード線に対して消去される。この後者の技術では、ワード線によって実行される第２の機能が元に戻ってしまうが、これらの機能は、異なる時間に実行されるため、２つの機能が原因となる妥協をする必要はない。いずれかの消去技術が利用される場合、多数のメモリセルが、「フラッシュ」状態で同時消去するためにグループ化される。１つのアプローチとして、このグループは、ディスクセクタ、すなわち、５１２バイトに格納されたユーザデータ量と、あるオーバーヘッドデータとをあわせたものを格納するのに十分なメモリセルを含む。別のアプローチとして、各グループは、多数のディスクセクタ相当のデータに匹敵する数千バイトのユーザデータを保持するのに十分なセルを含有する。米国特許第５，２９７，１４８号（特許文献１０）に、マルチブロック消去、欠陥管理、および他のフラッシュＥＥＰＲＯＭシステムの特徴が記載されている。この特許は、本願明細書において参照により援用されている。

ほとんどの集積回路の応用と同様に、ある集積回路機能の実行に要求されるシリコン基板面積を縮小する圧力が、フラッシュＥＥＰＲＯＭシステムにもかけられている。所与のサイズのメモリカードおよび他のタイプのパッケージの記憶容量を増大させるため、または容量の増大とサイズの縮小の両方を達成するために、シリコン基板の所与の面積に格納され得るデジタルデータ量を増大させることが絶えず望まれている。データの記憶密度を増大させる１つの方法は、メモリセル当たり２ビット以上のデータを格納することである。これは、フローティングゲートの電荷レベル電圧範囲のウィンドウを３状態以上の状態に分割することによって達成される。このように４状態を使用すると、各セルは、２ビットのデータを格納でき、８状態では、１セル当たり３ビットのデータを格納でき、以下同様である。米国特許第５，０４３，９４０号（特許文献１１）および第５，１７２，３３８号（特許文献１２）に、多状態フラッシュＥＥＰＲＯＭ構造および動作が記載されている。これら特許は、本願明細書において参照により援用されている。

前述した不揮発性メモリおよび他のタイプの不揮発性メモリにおいて、フローティングゲートとそれらの上に通るコントロールゲートとの間の電界結合の量は、慎重に制御される。結合量は、フローティングゲートに結合されるコントロールゲート上にかかる電圧の割合を決定する。結合の割合は、コントロールゲートの表面と重なり合うフローティングゲートの表面積量を含む多くの要因によって決定される。重なり合う面積量を最大にすることによって、フローティングゲートとコントロールゲートとの間の結合の割合を最大にすることが望まれる場合が多い。ユアンらの米国特許第５，３４３，０６３号（特許文献５）に、結合面積を増大する１つのアプローチが記載されている。この特許は、その全体が本願明細書において参照により援用されている。この特許に記載されているアプローチは、通常よりフローティングゲートに厚みをもたせて、コントロールゲートに結合されてもよい垂直方向の表面を大きくすることである。この特許に記載されているアプローチは、垂直投影をフローティングゲートに追加することによって、フローティングゲートとコントロールゲートとの間の結合を増大させることである。

また、データ密度の増大は、メモリセルおよび／またはアレイ全体の物理サイズを低減することによっても達成され得る。時間の経過とともに特徴サイズの小形化を可能にする処理技術が向上しているため、集積回路サイズの縮小は、すべてのタイプの回路に広く実行されている。それでも、縮小可能な程度が制限された特徴が少なくとも１つはある場合が多く、それによりレイアウト全体が縮小可能な量を制限してしまうため、所与の回路レイアウトをこの方法でどこまで縮小可能であるかに関して、通常限界がある。この壁にぶつかると、設計者らは、機能の実行に要求されるシリコン面積量を低減するために与えられている回路のレイアウトや構造を新規なものや異なるものに替えることになる。前述したフラッシュＥＥＰＲＯＭ集積回路システムの縮小は、同様の限界に到達し得る。

小さなセルを形成する１つの方法は、自己整合的シャロートレンチ分離 (shallow trench isolation) （ＳＴＩ）技術を使用することである。この技術では、隣接するフローティングゲートセル列を分離するために、ＳＴＩ構造を使用する。この技術によれば、最初に、トンネル誘電体層およびフローティングゲートポリシリコン層が形成される。次に、ＳＴＩ構造は、トレンチを形成するために、層および下地基板をエッチングすることによって形成される。ＳＴＩ構造間の層の部分は、ＳＴＩ構造によって規定され、したがって、ＳＴＩ構造に自己整合される。一般的には、ＳＴＩ構造の幅は、使用する処理技術で生成され得る最小の特徴サイズに等しい。ＳＴＩ領域間にある層の部分の幅も、最小の特徴サイズに等しくてもよい。これらのストリップは、後のステップで個々のフローティングゲートにさらに形成される。

半導体デバイスのゲート誘電体は、デバイスの機能にとって重要なものである。ゲート誘電体層は、ゲートと、トランジスタのチャネル領域とを分離する。フローティングゲートにデータが格納されるメモリアレイにおいて、フローティングゲートは、ゲート誘電体によって下地基板から分離される。二酸化珪素（ＳｉＯ₂ または「酸化物」）が、ゲート誘電体層の従来の材料である。酸化物−窒化物−酸化物（ＯＮＯ）スタックを含む他のゲート誘電体構造が使用されてもよい。ある構成において、このゲート誘電体を電子がトンネルして、フローティングゲートに電荷を蓄えることがあり、そのため、ゲート誘電体は、トンネル酸化物として作用する。ＮＡＮＤアレイの選択トランジスタなど、フラッシュメモリアレイの他のデバイスは、基板から浮遊していないゲートを分離するゲート誘電体を有してもよい。デバイスにおけるゲート誘電体層の厚みは、一般に、誘電体にわたって印加されることになる電圧に応じて制限される。デバイス性能を高めるために、薄いゲート誘電体層を有することが一般に望ましい。しかし、ゲート誘電体層が非常に薄ければ、この層に高電圧が印加されると絶縁破壊を起こしてしまうことがある。そのため、ゲート誘電体層は、想定され得る最も高い電圧に耐えうるほどの厚みになるように設計される。

メモリセルアレイは、メモリシステムを形成するために、他の回路とともに同じシリコン基板上に形成されてもよい。例えば、図２に示されているようなメモリユニットを形成するために、メモリアレイと同じチップ上に周辺回路が形成されてもよい。周辺回路は、電荷ポンプ、センス増幅器、入出力回路、行デコード回路、クロック回路、レジスタ、および論理回路を含んでもよい。コンポーネントの中には、他のものより高い電圧を扱うものもある。例えば、電荷ポンプは、２０ボルトの電圧を生成することもあるのに対して、論理回路は、１．５ボルトの電圧しか扱わない。したがって、これらのコンポーネントのデバイスに要求されるゲート誘電体の厚みは様々なものになり得る。電荷ポンプが、論理回路よりも非常に厚みのあるゲート誘電体層を要求することもある。このように、半導体基板上に形成されたメモリシステムのいくつかの例において、基板の異なる厚みおよび異なる領域の酸化物層を形成することが望ましいこともある。回路が、高電圧、中電圧、および低電圧回路に分割されてもよい。ＮＡＮＤシステムにおいて、動作には、読み出し動作、プログラミング動作、および消去動作を含んでもよい。５ボルト未満を用いて読み出し動作が実行されてもよく、低電圧または中電圧回路によって管理されてもよい。プログラミング動作は、（高電圧回路を使用して）プログラミング用におよそ２０ボルトを使用してもよく、（中電圧回路を使用して）禁止用におよそ７ボルトを使用してもよい。消去動作は、（高電圧回路を使用して）およそ２０ボルトを使用してもよい。周辺回路では、特に、論理動作用に、薄いゲート酸化物を使用することが望ましい。図２は、論理回路および入出力（Ｉ／Ｏ）回路を含む周辺回路を含む低電圧領域を示す。中電圧領域は、読み出しポンプ（読み出しに使用される電圧を発生するために使用される電荷ポンプ）を含む。高電圧領域は、プログラミング中に使用される２つの電荷ポンプを含む。さらに、メモリセルアレイが、別の領域として扱われてもよい。メモリセルアレイに隣接して、行デコーダと、センス増幅器（Ｓ／Ａ）回路がある。一般的には、行デコーダは、高電圧領域にあるのに対して、センス増幅器は、低電圧領域にあってもよい。

フローティングゲートと下地基板とを分離するトンネル酸化物層は、一般に、メモリアレイの極めて感度の高い部分である。この層に欠陥があると、耐久性の問題やデータ保持の問題など、セルの信頼性に様々な問題をもたらしかねない。トンネル酸化物層が形成された後、次の層を形成する間に層がダメージを受けないように保護することが好ましい。これは、トンネル酸化物層への化学的または物理的ダメージからの保護を含んでもよい。

以上のことから、基板上に形成されたメモリアレイに自己整合的ＳＴＩプロセスの利点を与え、基板上の異なるデバイスに複数の厚みの誘電体層を設け、後続するプロセスステップからのダメージからメモリアレイの誘電体層を保護するプロセスが必要とされている。
米国特許第６，０４６，９３５号 米国特許第５，０７０，０３２号 米国特許第５，０９５，３４４号 米国特許第５，３１５，５４１号 米国特許第５，３４３，０６３号 米国特許第５，６６１，０５３号 米国特許第６，２８１，０７５号 米国特許第５，３１３，４２１号 米国特許第６，２２２，７６２号 米国特許第５，２９７，１４８号 米国特許第５，０４３，９４０号 米国特許第５，１７２，３３８号 米国特許出願第１０／７９９，０６０号 米国公開特許出願第２００３／０２３５０７８号 米国公開特許出願第２００４／００１２９９８号 米国特許出願第１１／０２１，６９３号

基板の異なる領域が、異なるゲート誘電体層の厚みを有するようにゲート誘電体層を形成するプロセスが提供される。メモリアレイ領域が、薄いトンネル酸化物を有するのに対して、高電圧周辺回路の中には、厚い酸化物を有するものもある。中電圧領域にある周辺回路の中には、メモリアレイと同じ厚みの酸化物を使用してもよいものもある。低電圧領域にある周辺回路の中には、メモリアレイのトンネル酸化物のものより薄いゲート誘電体を使用してもよいものもある。トンネル酸化物は、形成された後に第１のポリシリコン層によって覆われる。このようにして、トンネル酸化物は、上から覆うポリシリコン層によって後続のプロセスステップからのダメージから保護される。複数のゲート誘電体層を形成した後、個々のフローティングゲートが形成されたストリップに前の層を分離するＳＴＩ構造が形成される。このようにして、ＳＴＩ領域およびフローティングゲートは、自己整合され、パターン化プロセスによって許容された最小寸法である寸法を有してもよい。

厚い酸化物が、基板にわたって形成され、次いで、高電圧領域以外の領域から除去される。引き続き、トンネル酸化物が形成された後、フローティングゲートを形成するために後で使用される第１のポリシリコン層が形成される。トンネル酸化物および第１のポリシリコン層は、低電圧領域において除去され、アレイ領域および中電圧領域にトンネル酸化物およびポリシリコンが残る。次いで、薄い酸化物が、低電圧領域に形成され、第２のポリシリコン層がその領域を覆って形成される。引き続き、この第２のポリシリコン層は、低電圧領域以外のすべての領域から除去される。このようにして、４つの領域に、３つの厚みの酸化物が設けられ、各酸化物は、各酸化物を覆ったポリシリコン層を有する。引き続き、トレンチをエッチングし、それらに酸化物を充填することによって、ＳＴＩ構造が形成される。ＳＴＩ構造は、トポロジーの不規則性が問題を生じかねない領域間の界面に形成されてもよい。この界面、ひいては、その場所で生じる任意の欠陥が、ＳＴＩ形成の一環として除去される。

本発明の１つの実施形態において、４つの領域を有する基板表面上に、メモリユニットが形成される。同じ基板上に、または別の基板上に、コントローラが形成されてもよい。メモリユニットが、ＮＡＮＤフラッシュメモリアレイを含んでもよい。自己整合形ＮＡＮＤ構造を有するメモリアレイが形成される。２００３年３月１２日に出願された「自己整合された不揮発性メモリセルおよび製造方法」という米国特許出願第１０／７９９，０６０号（特許文献１３）、２００２年６月１９日に出願された「スケールされたＮＡＮＤ用の隣接セル間でのクロス結合をシールドするためのディープワードライントレンチ」という米国公開特許出願第２００３／０２３５０７８号（特許文献１４）、２００３年１月２８日に出願された米国公開特許出願第２００４／００１２９９８号（特許文献１５）、本願と同日に出願された「低電圧の多数の薄いゲート酸化物および低抵抗のゲート電極」（代理人管理番号：ＳＮＤＫ．３５４ＵＳ０）という米国特許出願第１１／０２１，６９３号（特許文献１６）に、このような構造を形成する実施例が記載されている。これら特許出願は、その全体が本願明細書において参照により援用されている。異なる領域には、異なる厚みのゲート誘電体が必要とされる。これらの領域は、メモリアレイ領域、高電圧領域、中電圧領域、および低電圧領域を含む。領域には、基板の特定の部分と、その上に形成された構造とが含まれる。各領域において、基板は、追加のドーピングがないシリコン基板であってもよく、または基板にＰウェルまたはＮウェルが形成されてもよい。この実施例において、中電圧領域は、メモリアレイのゲート誘電体が受ける電圧と同様の電圧にさらされる回路を有する周辺領域である。したがって、同じゲート誘電体の厚みが、メモリアレイに使用されているように、中電圧領域に使用されてもよい。このようにして、４つの領域は、３つの異なる酸化物の厚みを使用する。しかし、本発明は、任意の特定数の領域に限定されるものではない。５つ以上の厚みの酸化物が使用されてもよい。また、図３に、各タイプの領域（高電圧、中電圧、および低電圧）が１つのみ示されているが、メモリユニットは、特定のタイプの複数の領域を有してもよい。例えば、メモリユニットに、いくつかの高電圧領域、いくつかの中電圧領域、およびいくつかの低電圧領域があってもよい。メモリユニットが、いくつかのメモリアレイを有してもよい。メモリユニットは、一般に、単一のシリコンチップである。回路を形成するように処理されたシリコンウェハを分割することによって、チップが形成される。このようにして、処理中、多くのメモリユニットは、単一の基板上に形成される。

図３〜図１６は、４つの領域にわたって異なる厚みの異なる誘電体層を形成し、引き続き、自己整合されたＳＴＩ領域を形成する様子を示す。図３〜図１６は、作製中に起こる順序で形成の中間ステージにある４つの領域を示す。

図３は、作製の中間ステージにあるメモリシステムを示す。基板３０９は、ＣＺ、ＭＣＺ、または他の方法によって形成されるＮ形またはＰ形の基板であってもよい。基板の表面上に、エピタキシャルシリコン層を成長させてもよい。一般的に、＜１００＞配向を有する基板が使用される。犠牲酸化物層が成長され、引き続き、表面の汚染を低減させるために除去されてもよい。水素アニールが使用されてもよい。メモリシステムは、アレイ領域３０２と、３つの周辺領域、すなわち、高電圧領域３０４、中電圧領域３０６、および低電圧領域３０８とを有する。４つの領域、すなわち、アレイ領域３０２、高電圧領域３０４、中電圧領域３０６、および低電圧領域３０８の各々において、基板３０９の表面３１１上に、第１の誘電体層３１０が形成される。第１の誘電体層３１０は、３５０オングストロームの厚みの二酸化珪素（ＳｉＯ₂ 、または「酸化物」）である。第１の誘電体層３１０は、例えば、炉酸化ステップにおいて、酸化によって形成されてもよい。他の形態として、他の誘電体材料が、ゲート誘電体として使用されてもよく、誘電体層を形成するために、化学気相成長が使用されてもよい。

図４は、アレイ領域３０２、中電圧領域３０６、および低電圧領域３０８にある第１の誘電体層３１０の部分を除去する様子を示す。高電圧領域３０４にある第１の誘電体層３１０の一部分が残る。この選択的除去は、フォトレジスト層を適用し、フォトレジスト層をパターン化し、アレイ領域３０２、中電圧領域３０６、および低電圧領域３０８上のフォトレジスト層の部分を除去することによって達成されてもよい。次いで、エッチマスクとして作用する高電圧領域３０４上のフォトレジスト部分に、エッチングが実行されてもよい。エッチングは、フッ化水素酸（ＨＦ）を使用したウェットエッチングであってもよい。引き続き、フォトレジストが除去される。

図５は、第２の誘電体層５１２を形成する様子を示す。第２の誘電体層５１２は、第１の誘電体層３１０より薄い（３５０オングストロームと比較して、８０オングストローム）。図に示されている実施例において、第２の誘電体層５１２は、アレイ領域３０２、中電圧領域３０６、および低電圧領域３０８の露出表面を酸化することによって、二酸化珪素で形成される。また、高電圧領域３０４は、このエリアにある第１の誘電体層３１０が、３５０オングストロームの厚みからおよそ４００オングストロームの厚みまでより厚くなるように、第２の誘電体層５１２の形成中にさらに酸化される。第２の誘電体層５１２の形成は、窒化酸化物を与えるように、ベース酸化ステップ、窒化ステップ、および再酸化ステップを含む３ステッププロセスとして実行されてもよい。ベース酸化ステップは、炉酸化によって、または急速熱酸化によっておよそ８０オングストロームの二酸化珪素を形成する。引き続き、窒化ステップは、両端に電圧が印加されたときに、酸化物の破壊の危険性を低減するために、窒素を二酸化珪素に導入する。窒化は、炉において達成されてもよく、または急速熱窒化を用いて達成されてもよい。再酸化ステップは、過剰の窒素を回避するために、二酸化珪素層の窒素量を低減する。また、再酸化ステップは、およそ５〜１０オングストロームの二酸化珪素の追加層を成長させる。

図６は、基板３０９にわたって形成された、ポリシリコン層（「ポリ１−１」）６１４および窒化珪素（ＳｉＮ、または「窒化物」）層６１６を示す。ポリシリコン層６１４および窒化珪素層６１６は、高電圧領域において第１の誘電体層３１０を、領域３０２、３０６、３０８において第２の誘電体層５１２を覆う。ポリシリコン層６１４が、ドープされていない層として形成されてもよい。ポリシリコン層６１４および窒化物層６１６の両方は、炉に形成されてもよい。ポリシリコン層６１４は、約３５０オングストロームの厚みであってもよい。窒化珪素層６１６は、約２００オングストロームの厚みであってもよい。

図７は、低電圧領域３０８にある窒化物層６１６およびポリシリコン層６１４を除去する様子を示す。このエリアにあるこれらの層の除去は、パターン化されたフォトレジスト層を使用して他の領域３０２、３０４、３０６をマスキングし、次いで、低電圧領域３０８をエッチングすることによって達成されてもよい。窒化物層６１６およびポリシリコン層６１４は、ドライエッチングプロセスを使用して除去されてもよい。両方の層は、同じエッチングシステムにある同じエッチングプロセスにおいて除去されてもよい。第２の誘電体層５１２は、１００オングストロームＨＦウェットエッチングを使用して除去されてもよく、このようにして、第２の誘電体層５１２のおよそ８０オングストロームの酸化物をオーバーエッチングする。しかし、第２の誘電体層５１２の窒素により、第２の誘電体層５１２が除去された後、窒素残留物が残ることもある。

図８は、基板３０９の４つの領域３０２、３０４、３０６、３０８にわたって犠牲酸化物層７２０を形成する様子を示す。犠牲酸化物層７２０を形成すると、低電圧領域３０８に存在する窒素が酸化する。この窒素を含有する犠牲酸化物層７２０は、低電圧領域３０８においておよそ３０オングストロームの厚みである。他の領域３０２、３０４、３０６において、犠牲酸化物層７２０は、およそ５オングストロームの厚みであり、窒化珪素層６１６を酸化することによって形成される。

図９は、低電圧領域３０８を注入する様子を示す。これは、この領域に形成されたトランジスタのしきい値電圧に影響を与えるため、しきい値電圧（Ｖｔ）注入と呼ばれる。注入される不純物は、Ｎチャネル（「Ｎｃｈ」）またはＰチャネル（「Ｐｃｈ」）トランジスタのいずれかを形成するように選択されてもよい。注入ステップは、適所にある犠牲酸化物層７２０を用いて実行される。このようにして、犠牲酸化物層７２０は、しきい値電圧注入ステップの際にバッファ層として働く。

図１０は、洗浄ステップおよび酸化ステップ後の図９の構造を示す。基板を洗浄するために、フッ化水素酸（ＨＦ）が使用される。これにより、基板３０９から酸化物層７２０が除去される。このステップの後、基板３０９は、低電圧領域３０８において露出される。次に、低電圧領域３０８において、およそ４０オングストロームのゲート酸化物層１０１を成長させるために、酸化ステップが実行される。ゲート酸化物層１０１は、低電圧領域３０８に対してゲート誘電体として働く。また、このステップは、窒化物層６１６の酸化により、他の３つの領域３０２、３０４、３０６において、およそ５オングストロームのゲート酸化物層１０１を生成する。

図１１は、基板３０９の４つの領域３０２、３０４、３０６、３０８にわたって第２のポリシリコン層１１２（「ポリ１−２」）を形成する様子を示す。第２のポリシリコン層１１２は、およそ５００オングストロームの厚みであり、犠牲が、低電圧領域３０８のゲート酸化物層１０１を覆う。

図１２は、低電圧領域３０８で第２のポリシリコン層１１２のほとんどを残しながら、アレイ領域３０２、高電圧領域３０４、および中電圧領域３０６を覆う第２のポリシリコン層１１２およびゲート酸化物層１０１の部分を除去する様子を示す。これは、化学機械研磨（ＣＭＰ）によって達成されてもよい。アレイ領域３０２、高電圧領域３０４、および中電圧領域３０６を覆う第２のポリシリコン層１１２が、第１のポリシリコン層６１４および窒化物層６１６を覆うため、基板３０９の表面３１１からより高く延在し、この平坦化ステップ中に除去される。低電圧領域３０８にある第２のポリシリコン層１１２は、より低いため、部分的にしか除去されない（およそ５００オンスグトロームからおよそ４００オングストロームの厚みへ低減）。また、アレイ領域３０２、高電圧領域３０４、および中電圧領域３０６にある窒化物層６１６の部分は、このステップ中に除去されてもよい。しかし、窒化物層６１６の少なくとも一部が、この時点でこれらの領域にある第１のポリシリコン層６１４を覆うように残留する。

図１３は、窒化物層６１６を除去した後の図１２の構造を示す。窒化物層６１６は、フッ化水素酸（ＨＦ）およびリン酸（Ｈ２ＰＯ４）を用いて除去されてもよい。このように除去すると、ポリシリコン層６１４、１１２がそのまま残る。

図１４は、４つの領域３０２、３０４、３０６、３０８のすべてにわたって第２の窒化物層１４３を形成する様子を示す。第２の窒化物層１４３の厚みは、およそ７００オングストロームである。

図１５は、基板３０９の４つの領域３０２、３０４、３０６、３０８のすべてにおいてシャロートレンチ分離（ＳＴＩ）トレンチ１５４を形成する様子を示す。ＳＴＩトレンチ１５４は、すべての領域において必要でなくてもよい。しかし、これらのトレンチを任意の領域に設けることが可能である。ＳＴＩトレンチ１５４の形成は、エッチングされるエリアを露出するエッチマスクを形成することによって達成されてもよい。エッチングは、ドライエッチングであってもよい。例えば、第１のステップにおいて、窒化珪素およびポリシリコンを除去し、第２のステップにおいて、二酸化珪素を除去し、第３のステップにおいて、基板の一部分を除去する３ステップエッチングで除去してもよい。ＳＴＩトレンチ１５４は、窒化物層１４３（およそ７００オングストローム）、ポリシリコン層６１４または１１２（およそ５００オングストローム）、酸化物層５１２、３１０、または１０１（４０から４００オングストローム）を通って延在し、基板３０９内におよそ２０００オングストローム延在する。

図１６は、ＳＴＩ構造１６５を形成する様子を示す。これは、ＳＴＩトレンチ１５４に、エッチングされた基板を覆って酸化物を堆積し、次いで、窒化物層１４３の上面のレベルまで過剰な酸化物を除去するためにＣＭＰを使用することによって達成されてもよい。引き続き、窒化物層１４３は、ＳＴＩ構造１６５が、第１のポリシリコン層６１４および第２のポリシリコン層１１２の上面レベルより上方に延在するように除去されてもよい。

領域間の境界で、隣接する領域の特徴間の高さの差により、ある不規則な特徴が形成されることがある。図１７〜図２０は、不規則な特徴が形成された作製の中間ステージ中の中電圧領域３０６と低電圧領域３０８との間の界面を示す。

図１７は、図１１に示されているような第２のポリシリコン層１１２を堆積した後の界面を示す。中電圧領域３０６にある第１のポリシリコン層６１４の側面上の低電圧領域３０８と中電圧領域３０６との間に、およそ４０オングストロームの界面酸化物１７６がある。界面酸化物１７６は、図１０に示されている低電圧領域３０８に対してゲート誘電体層１０１を形成している間に形成された。第２のポリシリコン層１１２が形成されると、界面酸化物１７６は、界面で２つのポリシリコン層６１４、１１２を分離する。

図１８は、第２のポリシリコン層１１２を中電圧領域３０６から除去する図１２のＣＭＰステップ後の図１７の界面を示す。界面酸化物１７６の一部分が、低電圧領域３０８にある第２のポリシリコン層１１２の面の上方におよそ４０オングストローム突出する。

図１９は、（図１３に示されているように）窒化物層６１６を除去した後、低電圧領域３０８の第２のポリシリコン層１１２の上方におよそ４０オングストローム突出する界面酸化物１７６が残った界面を示す。

図２０は、図１４の第２の窒化物層１４３を形成した後の界面を示す。界面酸化物１７６の一部分が、隣接する領域３０６、３０８の間に残り、２つの領域３０６、３０８の間に高さの差が残る。界面酸化物１７６は、界面の不均一な性質と、界面から外れてデバイスにダメージを与える粒子の危険性により、この界面に隣接するデバイスに対して問題を生じかねない。

図２１は、トレンチ２１７の形成後の図２０の界面を示す。図２１のトレンチ２１７を形成することは、界面酸化物１７６を含む材料を除去し、中電圧領域３０６と低電圧領域３０８との境界で生じる任意の他の欠陥を除去することを伴う。トレンチ２１７は、図１５のトレンチ１５４に類似し、同じステップで形成されてもよい。

図２２は、前述した図１６のＳＴＩ構造１６５と同じ方法で形成されたＳＴＩ領域２２８を示す。図２２のＳＴＩ構造２２８の幅は、およそ４００オングストロームである。また、類似したＳＴＩ構造が、中電圧領域３０６と低電圧領域３０８とを隔離して、これらの領域間の界面で形成された不規則性を取り除くために使用されてもよい。また、このようなＳＴＩ構造は、他の隣接する領域を互いに隔離するために使用されてもよい。例えば、高電圧領域３０４は、中電圧領域３０６、または低電圧領域３０８から隔離されてもよい。アレイ領域３０２は、このようなＳＴＩ構造によっても他の領域から隔離されてもよい。

１つの実施例において、界面でＳＴＩ構造を形成することで異なる領域を隔離することに加えて、設計ルールにより、高電圧領域を低電圧領域に隣接して配設できない場合もある。これにより、隣接する領域間の高低差を低減させてもよい。このようにして、高電圧領域は、中電圧領域に隣接してもよく、中電圧領域は、低電圧領域に隣接してもよいが、高電圧と低電圧は、互いに直接隣接しなくてもよい。

本願明細書に示されているステップに続いて、最終メモリアレイを生成するためにさらなるステップが実行される。さらなるステップは、別々のコントロールゲートを形成するためにコントロールゲート層をパターン化すること、１つ以上の注入ステップ、およびパッシベーション層の追加を含んでもよい。

詳細な実施形態について十分に前述してきたが、様々な変形例、別の構成、および等価物が使用されてもよい。したがって、前の記載および説明は、特許請求の範囲によって規定される本発明の範囲を限定するものとしてみなされるべきではない。

複数のメモリユニットを有するメモリカードを示す。 図１のメモリユニットを示す。 アレイ領域、高電圧領域、中電圧領域、および低電圧領域を有する基板の表面にわたった第１のゲート酸化物層の形成を示す。 アレイ領域、中電圧領域、および低電圧領域からの図１の第１のゲート酸化物層の除去を示す。 図４の４つの領域にわたった第２のゲート酸化物層の形成を示す。 図５の４つの領域にわたった第１のポリシリコン層および第１の窒化物層の形成を示す。 低電圧領域にある図６の第１のポリシリコン層および第１の窒化物層の除去を示す。 図７の第１の窒化物層の除去後、低電圧領域にある犠牲酸化物層の形成を示す。 図８に示されている犠牲酸化物層を通した低電圧領域における注入を示す。 図９の犠牲酸化物の除去後の基板と、基板にわたった第３のゲート酸化物層の形成とを示す。 図１０の第３のゲート酸化物層上への第２のポリシリコン層の堆積を示す。 アレイ領域、高電圧領域、および中電圧領域からの図１１の第２のポリシリコン層の部分の除去を示す。 アレイ領域、高電圧領域、および中電圧領域からの第１の窒化物層の除去後の図１２の基板を示す。 ４つの領域すべてにわたった第２の窒化物層を形成した後の図１３の基板を示す。 基板を覆う層を通って基板内へトレンチを形成した後の図１４の基板を示す。 トレンチに酸化物が充填され、第２の窒化物層が除去されてＳＴＩ構造が残された後の図１５の基板を示す。 図１１の第２のポリシリコン層の形成後の中電圧領域および低電圧領域間の境界を示す。 図１２の中電圧領域から第２のポリシリコン層を除去した後の図１７の境界を示す。 図１３の中電圧領域から第１の窒化物層を除去した後の図１８の境界を示す。 図１４の第２の窒化物層を形成した後の図１９の境界を示す。 境界でトレンチを形成するために材料を除去した後の図２０の境界を示す。 中電圧領域と低電圧領域とを隔離するＳＴＩ構造を形成するために、トレンチに酸化物が充填された後の図２１の境界を示す。

Claims (19)

1. 基板の表面上に、シャロートレンチ分離構造を有する不揮発性メモリアレイと、高電圧領域および低電圧領域を含むアレイ回路とを形成する方法において、
   前記表面の第１の複数の部分を覆う第１の厚みの第１の二酸化珪素層を形成するステップと、
   引き続き、前記表面の第２の複数の部分を含む前記基板の表面にわたって、前記第１の厚みより小さい第２の厚みの第２の二酸化珪素層を形成するステップと、
   前記第２の二酸化珪素層上にわたって第１のポリシリコン層を形成するステップと、
   前記表面の第３の複数の部分を露出するために、前記第１のポリシリコン層および前記第２の二酸化珪素層の複数の部分を除去するステップと、
   前記表面の前記第３の複数の部分上にわたって第３の二酸化珪素層を形成するステップと、
   引き続き、前記表面に前記シャロートレンチ分離構造を形成するステップと、
   を含む方法。
2. 請求項１記載の方法において、
   前記表面の前記第１の複数の部分は、前記高電圧領域内にある方法。
3. 請求項１記載の方法において、
   前記第２の複数の部分は、前記メモリアレイ内にある方法。
4. 請求項１記載の方法において、
   前記第２の複数の部分は、中電圧領域にある方法。
5. 請求項１記載の方法において、
   前記第３の複数の部分は、前記低電圧領域内にある方法。
6. 請求項１記載の方法において、
   前記第１のポリシリコン層を覆う第１の窒化珪素層を形成するステップと、前記表面の第３の複数の部分を露出するために、前記第１のポリシリコン層および前記第２の二酸化珪素層の複数の部分を除去するのと同じパターンで、前記第１の窒化珪素層の複数の部分を除去するステップとをさらに含む方法。
7. 請求項６記載の方法において、
   前記第１の窒化珪素層を覆う第２のポリシリコン層を形成するステップをさらに含む方法。
8. 請求項７記載の方法において、
   前記表面の前記第１および第２の複数の部分を覆う前記第２のポリシリコン層の部分が除去され、前記表面の前記第３の複数の部分を覆う前記第２のポリシリコン層の部分が除去されないように、前記第２のポリシリコン層を平坦化するステップをさらに含む方法。
9. 請求項８記載の方法において、
   前記第１の窒化珪素層を除去するステップと、前記第２のポリシリコン層を覆う第２の二酸化珪素層を形成するステップとをさらに含む方法。
10. 請求項１記載の方法において、
    前記第３のポリシリコン層を形成する前に、前記表面の前記第３の複数の部分に不純物を注入するステップをさらに含む方法。
11. 請求項１記載の方法において、
    前記第１のポリシリコン層の厚みはおよそ３５０オングストロームであり、前記第２のポリシリコン層の厚みはおよそ８０オングストロームであり、前記第３のポリシリコン層の厚みはおよそ４０オングストロームである方法。
12. 請求項１記載の方法において、
    異なる二酸化珪素層の厚みを有する隣接する部分間の界面領域に取って代わるために、個々のシャロートレンチ分離構造が形成される方法。
13. メモリアレイ部分と、高電圧部分、中電圧部分、および低電圧部分を有する周辺部分とを含む基板の表面上にメモリシステムを形成する方法において、
    前記メモリアレイ部分および前記中電圧部分を覆う第１の厚みのメモリアレイ誘電体層を形成するステップと、
    前記メモリアレイ誘電体層を覆うフローティングゲート層を形成するステップと、
    前記高電圧部分を覆う第２の厚みの高電圧誘電体層を形成するステップと、
    前記低電圧部分を覆う第３の厚みの低電圧誘電体層を形成するステップと、
    引き続き、前記フローティングゲート層を別々の部分に分割する複数のシャロートレンチ分離構造を形成するステップと、
    を含む方法。
14. 請求項１３記載の方法において、
    前記メモリアレイは、隣接するフローティングゲートを分離するシャロートレンチ分離構造を有するＮＡＮＤアレイである方法。
15. 高電圧回路および低電圧回路を含む周辺回路を有するメモリアレイにデータを格納するメモリシステムにおいて、
    シャロートレンチ分離構造に自己整合された複数のフローティングゲートを有し、前記複数のフローティングゲートの下に第１の厚みのゲート誘電体を有するメモリアレイと、 第２の厚みのゲート誘電体を有する高電圧回路と、
    前記第１の厚みのゲート誘電体を有する中電圧回路と、
    第３の厚みのゲート誘電体を有する低電圧回路と、
    を備えるメモリシステム。
16. 請求項１５記載のメモリシステムにおいて、
    前記第１の厚みは、およそ８０オングストロームであるメモリシステム。
17. 請求項１５記載のメモリシステムにおいて、
    前記第２の厚みは、およそ４００オングストロームであるメモリシステム。
18. 請求項１５記載のメモリシステムにおいて、
    前記第３の厚みは、およそ４０オングストロームであるメモリシステム。
19. 請求項１５記載のメモリシステムにおいて、
    前記第１の厚みの前記ゲート誘電体、前記第２の厚みの前記ゲート誘電体、前記第３の厚みの前記ゲート誘電体が、二酸化珪素を含むメモリシステム。

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