KR20070094603A - 반도체 메모리를 위한 다중 두께 유전체 - Google Patents
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Abstract
본 발명의 프로세스는 메모리 어레이와 그 메모리 어레이와 동일한 기판상의 어떠한 주변 회로들에 대해 제 1 두께의 게이트 유전층을 제공한다. 고전압 주변 회로들은 제 2 두께의 게이트 유전층을 제공받는다. 저전압 주변 회로들은 제 3 두께의 게이트 유전층을 제공받는다. 상기 프로세스는 게이트 유전층에 대해 계속되는 프로세스 단계들로부터 보호를 제공한다. 얕은 트렌치 분리(shallow trench isolation)는 메모리 어레이 셀들이 극도로 작게 되는 것을 허용하므로, 높은 저장 밀도를 제공한다.
유전층, 트렌치, 메모리
Description
본 발명은 일반적으로 비휘발성 플래시 메모리 시스템, 보다 구체적으로는 메모리 시스템들의 구조들 및 그것들을 형성하는 프로세스에 관한 것이다.
특히 플래시 EEPROM(Electrically Erasable and Programmable Read Only Memory) 셀들의 어레이를 사용하는 소형 팩터 카드들(small form factor cards)로 오늘날 사용되는 상업적으로 성공적인 다수의 비휘발성 메모리 제품들이 존재한다. 그러한 카드들은 예를 들어 카드를 호스트 내 슬롯 카드로 제거가능하게 삽입함으로써 호스트와 인터페이싱될 수 있다. 상업적으로 사용가능한 카드들의 일부로는 CF(CompactFlashTM) 카드들, MMC(MiltiMedia cards), SD(Secure Digital) 카드들, 스마트 미디어 카드들, 개인 태그들(P-Tag), 및 메모리 스틱 카드들이 있다. 호스트들은 개인용 컴퓨터들, 노트북 컴퓨터들, 개인용 디지털 보조기들(PDA들), 다양한 데이터 통신 디바이스들, 디지털 카메라들, 셀룰러 텔레폰들, 휴대용 오디오 플레이어들, 자동차 사운드 시스템들, 및 유사한 장비의 형태들을 포함한다. 호스트와 통신하는 메모리 카드의 예는 도 1에 도시되어 있다. 그 메모리 카드는 제어기 및 다중 메모리 유닛들을 포함한다. 일부 예들에 있어서, 단지 하나의 메모리 유닛만이 메모리 카드에서 사용된다. 상기 메모리 유닛들 및 제어기는 동일한 칩상에 형성될 수 있거나, 그 메모리 카드에 함께 접속되는 개별적 칩들상에 형성될 수 있다. 대안적으로, 메모리 시스템들은 개인용 컴퓨터와 같은 더 큰 시스템에 매립될 수 있다.
도 1의 것들과 같은 메모리 유닛의 보다 상세한 도면은 도 2에 도시되어 있다. 이것은 메모리 셀 어레이 및 주변 회로들을 나타낸다. 이러한 주변 회로들은 메모리 어레이와 동일한 기판상에 형성된다. 다양한 형태의 메모리 어레이가 사용된다. 한 가지 형태의 구조, NAND 어레이에 있어서, 16 또는 32와 같은 2개 이상의 메모리 셀들의 일련의 스트링들은 셀들의 열을 형성하기 위해 기준 전위 및 개별적 비트 라인들 사이에 하나 또는 그 이상의 선택 트랜지스터들에 따라 접속된다. 워드 라인들은 다수의 이러한 열들 내 셀들에 걸쳐 연장한다. 열 내 개별적 셀은 스트링을 통한 전류 흐름이 어드레스된 셀에 저장되는 전하의 레벨에 의존하도록 스트링에서의 나머지 셀들이 오버드라이브되게 함으로써 프로그래밍 동안 판독 및 검증된다. NAND 구조의 일례 및 메모리 시스템의 일부로 그것의 동작은 미국 특허 제 6,046,935 호에서 발견되며, 그 특허는 본 명세서에 그것 전체가 참조문헌으로 포함된다.
소스 및 드레인 확산들 사이의 "분할 채널(split-channel)"을 갖는 어레이의 또 다른 형태에 있어서, 셀의 플로팅 게이트(floating gate)는 그 채널의 한 부분에 걸쳐 위치되고, (또한 제어 게이트로도 언급되는) 워드 라인은 상기 플로팅 게 이트뿐만 아니라 다른 채널 부분에 걸쳐서도 위치된다. 이것은 직렬로 2개의 트랜지스터들, 플로팅 게이트상의 전하의 양 및 채널의 그것의 일부를 통해 흐를 수 있는 전류의 양을 제어하는 워드 라인상의 전압의 조합을 갖는 하나(메모리 트랜지스터)와 그것의 게이트로 단독으로 작동하는 제어 라인을 갖는 다른 하나(선택 트랜지스터)를 통해 셀을 형성한다. 그러한 셀들이 예들, 메모리 시스템들에서 그것들의 사용들, 및 그것들을 제조하는 방법은 미국 특허 제 5,070,032 호, 제 5,095,344 호, 제 5,315,541 호, 제 5,343,063 호, 제 5,661,053 호, 및 제 6,281,075 호에서 제공되며, 그 특허들은 본 명세서에 그것 전체가 참조문헌으로 포함된다.
이러한 분할 채널 플래시 EEPROM 셀의 수정은 플로팅 게이트 및 워드 라인 사이에 위치되는 스티어링 게이트(steering gate)를 추가하는 것이다. 어레이의 각각의 스티어링 게이트는 워드 라인과 수직인 플로팅 게이트들의 일렬에 걸쳐 연장한다. 그 효과는 워드 라인이 선택된 셀을 판독하거나 프로그래밍할 때 동일한 시간에 2개의 기능들을 수행하는 것을 막아준다. 그러한 2개 기능들은 (1) 선택 트랜지스터의 게이트로 작동하는 것으로, 그에 따라 선택 트랜지스터를 턴 온 및 오프하도록 적절한 전압을 요구하며, (2) 워드 라인 및 플로팅 게이트 사이의 전기장 (용량성) 커플링을 통해 바람직한 레벨로 플로팅 게이트의 전압을 구동하는 것이다. 단일 전압을 통한 최적화 방식에 따라 이러한 기능들 모두를 수행하는 것이 때때로 어렵다. 스티어링 게이트의 추가를 통해, 워드 라인은 단지 기능(1)만을 수행할 필요가 있으며, 그 동안 추가된 스티어링 게이트는 기능(2)을 수행한다. 플래시 EEPROM 어레이에서 스티어링 게이트들의 사용은 예를 들어 미국 특허 제 5,313,421 호에 기술되어 있으며, 그 특허들은 본 명세서에 그것 전체가 참조 문헌으로 포함된다.
어떠한 상기 기술된 메모리 셀 어레이들의 형태들에 있어서, 셀의 플로팅 게이트는 기판으로부터 그 플로팅 게이트까지 전자들을 주입함으로써 프로그래밍된다. 이것은 채널에 적절한 도핑을 하여, 소스, 드레인, 및 나머지 게이트(들)에 적절한 전압들을 인가함으로써 달성된다.
메모리 셀들을 삭제하도록 플로팅 게이트들로부터 전하를 제거하기 위한 2가지 테크닉들은 상기 기술된 메모리 셀 어레이들의 3가지 형태들에서 사용된다. 하나는 전자들이 플로팅 게이트 및 기판 사이의 유전층의 일부를 통해 통과하도록 하는 소스, 드레인, 및 다른 게이트(들)에 적절한 전압을 인가함으로써 기판을 삭제하는 것이다. 다른 삭제 테크닉은 플로팅 게이트로부터 또 다른 게이트까지 그것들 사이에 위치되는 터널 유전층을 통해 전자들을 전달하는 것이다. 상기 기술된 셀의 제 2 형태에 있어서, 제 3 삭제 게이트는 그 목적을 위해 제공된다. 스티어링 게이트의 사용 때문에 이미 3개 게이트를 갖는 상기 기술된 셀의 제 3 형태에 있어서, 플로팅 게이트는 제 4 게이트를 추가할 필요 없이 워드 라인에 따라 삭제된다. 이러한 후자의 테크닉이 워드 라인에 의해 수행될 제 2 기능을 뒤에 추가할지라도, 이러한 기능들은 서로 다른 시간에서 수행되므로, 그 2개의 기능들 때문에 타협할 필요가 없다. 어느 삭제 테크닉이 사용될 때에, 대량의 메모리 셀들은 "플래시"로 동시 삭제를 위해 함께 그룹화된다. 한 가지 접근 방식에 있어서, 그룹은 디스크 섹터에 저장되는 사용자 데이터의 양과 일부 오버헤드 데이터를 저장하기 위해 충분한 메모리 셀들을 포함한다. 또 다른 접근 방식에 있어서, 각각의 그룹은 데이터의 많은 디스크 섹터들과 같은 사용자 데이터의 수 천 바이트들을 유지하기 위해 충분한 셀들을 포함한다. 다중 블록 삭제, 결함 관리, 및 다른 플래시 EEPROM 시스템 특징들은 미국 특허 제 5,297,148 호에 기술되어 있으며, 그 특허는 본 명세서에 참조문헌으로 포함된다.
대부분의 집적 회로 애플리케이션에서와 마찬가지로, 일부 집적 회로 기능을 구현하도록 요구되는 실리콘 기판 영역을 위축시키기 위한 압력 또한 플래시 EEPROM 시스템들을 통해 존재한다. 패키지들의 다른 형태들 및 정해진 사이즈 메모리의 저장 용량을 증가시키거나, 용량 증가 및 사이즈 감소 모두를 위해, 계속해서 실리콘 기판의 정해진 영역에 저장될 수 있는 디지털 데이터의 양을 증가시키는 것이 바람직하다. 데이터의 저장 밀도를 증가시키기 위한 한 가지 방식은 메모리 셀 당 1비트 이상의 데이터를 저장하는 것이다. 이것은 플로팅 게이트 전하 레벨 전압 범위의 윈도우를 2개 상태들 이상으로 나눔으로써 달성된다. 그러한 상태들의 사용은 각각의 셀이 2비트의 데이터를 저장하도록 허용하고, 8개 상태들이 셀 당 3비트의 데이터를 저장하는 등등이다. 다중 상태 플래시 EEPROM 구조 및 동작은 미국 특허 제 5,043,940 호 및 제 5,172,338 호에 기술되어 있고, 그 특허들은 본 명세서에 참조문헌으로 포함된다.
비휘발성 메모리들의 이러한 형태들 및 다른 형태들에 있어서, 자신들을 통과하는 플로팅 게이트들 및 제어 게이트들 사이의 필드 커플링의 양은 신중하게 제 어된다. 커플링의 양은 자신의 플로팅 게이트들에 연결되는 제어 게이트상에 배치되는 전압의 퍼센트를 결정한다. 퍼센트 커플링은 제어 게이트의 표면을 덮는 플로팅 게이트의 표면 영역의 양을 포함하는 다수의 팩터들에 의해 결정된다. 때때로, 오버랩핑 영역의 양을 최대화함으로써 플로팅 및 제어 게이트들 사이의 퍼센트 커플링을 최대화하는 것이 바람직하다. 커플링 영역을 증가시키는 한 가지 접근 방식은 Yuan 등에 의한 미국 특허 제 5,343,063 호에 기술되어 있고, 그 특허는 본 명세서에 그것 전체가 참조문헌으로 포함된다. 그 접근 방식은 상기 특허가 제어 게이트들과 연결될 수 있는 넓은 수직 표면들을 제공하도록 보통보다 더 두꺼운 플로팅 게이트들을 만드는 것을 기술하고 있다. 그 접근 방식은 상기 특허가 플로팅 게이트에 수직 프로젝션(vertical projection)을 추가함으로써 플로팅 및 제어 게이트들 사이의 커플링을 증가시키는 것을 기술하고 있다.
증가된 데이터 밀도는 또한 메모리 셀들 및/또는 전체 어레이의 물리적 사이즈를 감소시킴으로써 달성될 수 있다. 집적 회로들의 사이즈를 위축시키는 것은 프로세싱 테크닉들이 더 작은 피쳐 사이즈들을 구현하는 것을 허용하도록 시간에 걸쳐 향상됨에 따라 모든 회로들의 형태들에서 공통적으로 수행된다. 그러나, 정해진 회로 레이아웃이 이러한 방식에 따라 어느 정도 위축될 수 있는지의 일반적인 제한들이 존재하며, 그 이유는 그것이 얼마나 많이 위축될 수 있는지에 대해 제한되는 적어도 하나의 피쳐가 때때로 존재하기 때문이며, 그에 따라 전체 레이아웃이 위축될 수 있는 양이 한정된다. 이것이 발생할 때, 디자이너들은 자신의 기능들을 수행하도록 요구되는 실리콘 영역의 양을 감소시키도록 구현될 회로의 새롭거나 서로 다른 레이아웃 또는 구조에 의지한다. 상기 기술된 플래시 EEPROM 집적 회로 시스템들의 위축은 유사한 제한들에 도달할 수 있다.
작은 셀들을 형성하기 위한 한 가지 방식은 자기 정렬된 STI(shallow trench isolation) 테크닉을 사용하는 것이다. 이것은 플로팅 게이트 셀들의 인접한 스트링들을 격리시키기 위한 STI 구조들을 사용한다. 이러한 테크닉에 따라, 터널 유전층 및 플로팅 게이트 폴리실리콘 층이 우선적으로 형성된다. 다음으로, STI 구조들은 트렌치들을 형성하도록 그 층들 및 기초 기판을 에칭함으로써 형성된다. STI 구조들 사이의 층들의 일부분들은 STI 구조들에 의해 규정되므로, 그 STI 구조들에 따라 자기 정합된다. 전형적으로, STI 구조들은 사용되는 프로세싱 테크놀로지를 통해 생산될 수 있는 최소 피쳐 사이즈와 같은 폭을 갖는다. STI 영역들 사이의 층들의 일부분들은 또한 최소 피쳐 사이즈와 같은 폭을 가질 수 있다. 이러한 스트립들은 나중의 단계들에 따라 개별적 플로팅 게이트들로 추가로 형성된다.
반도체 디바이스의 게이트 유전체는 그 디바이스의 기능에 따라 중요하다. 게이트 유전층은 트랜지스터의 채널 영역으로부터 게이트를 분리한다. 플로팅 게이트들에 저장되는 데이터를 갖는 메모리 어레이에 있어서, 플로팅 게이트들은 게이트 유전체에 의해 기초 기판으로부터 분리된다. 실리콘 이산화물(SiO2 또는 "산화물")은 게이트 유전층들에 대해 편리한 재료이다. 다른 게이트 유전체 구조들은 ONO(oxide-nitride-oxide) 스택을 포함하여 사용될 수 있다. 어떠한 구성들에 있어서, 전자들은 플로팅 게이트를 충전하도록 이러한 게이트 유전체를 통과할 수 있 고, 그에 따라 게이트 유전체는 터널 산화물로 작용한다. NAND 어레이에서의 선택 트랜지스터들과 같은 플래시 메모리 어레이에서 다른 디바이스들은 기판으로부터 플로팅하지 않는 게이트를 분리하는 게이트 유전체를 가질 수 있다. 디바이스들에서 게이트 유전층들은 일반적으로 그 유전체에 걸쳐 인가되어야 하는 전압에 따른 두께로 제한된다. 일반적으로, 디바이스 성능을 향상시키기 위해 얇은 게이트 유전층을 갖는 것이 바람직하다. 그러나, 게이트 유전층이 너무 얇은 경우, 고전압이 그것에 걸쳐 인가될 때 누설될 수 있다. 그러므로, 게이트 유전층은 그것이 지탱하기 위해 예상되는 가장 높은 전압을 견디기에 충분히 두껍게 디자인된다.
메모리 셀 어레이들은 메모리 시스템을 형성하도록 다른 회로들과 동일한 실리콘 기판상에 형성될 수 있다. 예를 들어, 주변 회로들은 도 2에 도시된 바와 같이 메모리 유닛을 형성하도록 메모리 어레이와 동일한 칩상에 형성될 수 있다. 주변 회로들은 전하 펌프들, 감지 증폭기들, 입력/출력 회로들, 행 디코드 회로들, 클럭 회로들, 레지스터들, 및 논리 회로들을 포함할 수 있다. 일부 구성요소들은 다른 것들보다 더 높은 전압들을 취급할 수 있다. 예를 들어, 전하 펌프들은 20 volts의 전압들을 생성할 수 있고, 반면에 논리 회로들은 1.5 volts의 전압들만을 다룰 수 있다. 그러므로, 이러한 구성요소들에서 디바이스들에 대해 요구되는 게이트 유전체 두께들은 서로 다를 수 있다. 전하 펌프는 논리 회로보다 훨씬 더 두꺼운 게이트 유전층을 요구할 수 있다. 따라서, 반도체 기판상에 형성되는 메모리 시스템들의 일부 예들에 있어서, 기판의 서로 다른 영역들상에 서로 다른 두께들의 산화층들을 형성하는 것이 바람직할 수 있다. 회로들은 고전압, 중전압, 및 저전압 회로들로 나눠질 수 있다. NAND 시스템들에 있어서, 동작들은 판독, 프로그램, 및 삭제를 포함할 수 있다. 판독 동작은 5 volts 이하를 사용하여 수행될 수 있고, 저전압 또는 중전압 회로에 의해 관리될 수 있다. 프로그램 동작은 (고전압 회로들을 사용하여) 프로그래밍하기 위해 대략적으로 20 volts와 (중전압 회로들을 사용하여) 억제하기 위해 대략적으로 7 volts를 사용할 수 있다. 삭제 동작은 (고전압 회로들을 사용하여) 대략적으로 20 volts를 사용할 수 있다. 주변 회로들에 있어서, 특히 논리 동작에 대해 얇은 게이트 산화물을 사용하는 것이 바람직하다. 도 2는 논리 및 입력/출력(I/O) 회로들을 포함하는 주변 회로들을 포함하는 저전압 영역을 도시한 도면이다. 중전압 영역은 판독 펌프(판독을 위해 사용되는 전압들을 생성하기 위해 사용되는 전하 펌프)를 포함한다. 고전압 영역은 프로그래밍 동안 사용되는 2개의 전하 펌프들을 포함한다. 추가로, 메모리 셀 어레이는 개별적 영역으로 처리될 수 있다. 행 디코더 및 S/A(sense amplifier) 회로들은 메모리 셀 어레이에 인접한다. 행 디코더는 전형적으로 감지 증폭기들이 저전압 영역에서 있는 동안 고전압 영역에 있다.
기초 기판으로부터 플로팅 게이트를 분리하는 터널 산화층은 일반적으로 메모리 어레이의 극도로 민감한 부분이다. 이러한 층에서 결함들은 그러한 내구성 문제들 또는 데이터 유지 문제들과 같은 셀 신뢰성에 대한 문제들을 일으킬 수 있다. 터널 산화층이 형성된 후에, 계속되는 층들의 형성 동안 손상으로부터 그 층을 보호하는 것이 바람직하다. 이것은 터널 산화층에 대해 화학적 또는 물리적 손상으로부터의 보호를 포함할 수 있다.
그러므로, 기판상에 형성되는 메모리 셀에 대해 자기 정렬된 STI 프로세스의 장점들을 제공하는 프로세스에 대한 필요성이 존재한다. 또한, 기판상에 서로 다른 디바이스들에 대해 여러 두께들의 유전층들을 제공하고 계속되는 프로세스 단계들에 따른 손상으로부터 메모리 어레이 유전층을 보호하는 프로세스에 대한 필요성이 존재한다.
기판의 서로 다른 영역들이 서로 다른 게이트 유전층을 갖는 것과 같이 게이트 유전층들이 형성되는 프로세스가 제공된다. 메모리 어레이 영역이 얇은 터널 산화물을 갖는 반면에, 일부 고전압 주변 회로들은 두꺼운 산화물을 갖는다. 중전압 영역에서 일부 주변 회로들은 메모리 어레이와 동일한 산화물 두께를 사용할 수 있다. 저전압 영역에서 일부 주변 회로들은 메모리 어레이의 터널 산화물의 것보다 더 얇은 게이트 유전체를 사용할 수 있다. 터널 산화물은 그것이 형성된 후에 제 1 폴리실리콘 층에 의해 커버된다. 따라서, 터널 산화물은 오버라잉 폴리실리콘 층(overlying polysilicon layer)에 의해 계속되는 프로세스 단계들로부터 손상에 대해 보호된다. 다중 게이트 유전층들을 형성하는데 이어서, STI 구조들은 개별적 플로팅 게이트들이 형성되는 스트립들로 개별적 이전 층들을 분리하여 형성된다. 이러한 방식에 있어서, STI 영역들 및 플로팅 게이트들은 자기 정합되고, 패터닝 프로세스에 의해 허용되는 최소 차원들인 차원들을 가질 수 있다.
두꺼운 산화물은 기판에 걸쳐 형성되고, 그 후에 고전압 영역들과는 다른 영역들로부터 제거된다. 다음으로, 터널 산화층이 형성되고, 플로팅 게이트들을 이후에 형성하도록 사용되는 제 1 폴리실리콘 층이 형성된다. 터널 산화물 및 제 1 폴리실리콘 층은 저전압 영역에서 제거되어, 어레이 영역 및 중전압 영역에 터널 산화물 및 폴리실리콘을 남긴다. 얇은 산화물은 그 후에 저전압 영역에 형성되고, 제 2 폴리실리콘 층이 그것 위에 형성된다. 이러한 제 2 폴리실리콘 층은 다음으로 저전압 영역을 제외한 모든 영역들로부터 제거된다. 따라서, 산화물의 3가지 두께들이 4개 영역들에 제공되고, 각각의 산화물은 그것을 덮는 폴리실리콘 층을 갖는다. 다음으로, STI 구조들은 트렌치들을 에칭하고 산화물을 통해 그것들을 충전하여 형성된다. STI 구조는 토폴로지에서 불규칙성들이 문제를 일으킬 수 있는 영역들 사이의 인터페이스에서 형성될 수 있다. 그 인터페이스 및 거기서 발생하는 어떠한 결함들도 STI 형성의 일부분에 따라 제거된다.
도 1은 다중 메모리 유닛들을 갖는 메모리 카드를 도시한 도면.
도 2는 도 1의 메모리 유닛을 도시한 도면.
도 3은 어레이 영역, 고전압 영역, 중전압 영역, 및 저전압 영역을 갖는 기판의 기판에 걸친 제 1 게이트 산화층의 형성을 도시한 도면.
도 4는 어레이 영역, 중전압 영역, 및 저전압 영역으로부터 도 1의 제 1 게이트 산화층의 제거를 도시한 도면.
도 5는 도 4의 4개 영역들에 걸친 제 2 게이트 산화층의 형성을 도시한 도면.
도 6은 도 5의 4개 영역들에 걸친 제 1 폴리실리콘 층 및 제 1 질화층의 형 성을 도시한 도면.
도 7은 저전압 영역에서 도 6의 제 1 폴리실리콘 층 및 제 1 질화층의 제거를 도시한 도면.
도 8은 도 7의 제 1 질화층의 제거 이후에 저전압 영역에서 희생 산화층의 형성을 도시한 도면.
도 9는 도 8에 도시된 희생 산화층을 통해 저전압 영역 내 이식을 도시한 도면.
도 10은 도 9의 희생 산화물의 제거 및 기판에 걸친 제 3 게이트 산화층의 형성 이후에 기판을 도시한 도면.
도 11은 도 10의 제 3 게이트 산화층에 걸쳐 제 2 폴리실리콘 층의 침착을 도시한 도면.
도 12는 어레이 영역, 고전압 영역, 및 중전압 영역으로부터 도 11의 제 2 폴리실리콘 층의 일부분들의 제거를 도시한 도면.
도 13은 어레이 영역, 고전압 영역, 및 중전압 영역으로부터 제 1 질화층의 제거 이후에 도 12의 기판을 도시한 도면.
도 14는 모든 4개 영역들에 걸친 제 2 질화층의 형성 이후에 도 13의 기판을 도시한 도면.
도 15는 기판을 커버하는 층들을 통해 그 기판으로 트렌치들의 형성 이후에 도 14의 기판을 도시한 도면.
도 16은 트렌치들이 산화물을 통해 충전되고 제 2 질화층이 STI 구조들을 남 긴 상태로 제거된 후에 도 15의 기판을 도시한 도면.
도 17은 도 11의 제 2 폴리실리콘 층의 형성 이후에 중전압 영역 및 저전압 영역 사이의 경계를 도시한 도면.
도 18은 도 12에서와 같이 중전압 영역으로부터 제 2 폴리실리콘 층의 제거 이후에 도 17의 경계를 도시한 도면.
도 19는 도 13에 도시된 바와 같이 중전압 영역으로부터 제 1 질화층의 제거 이후에 도 18의 경계를 도시한 도면.
도 20은 도 14의 제 2 질화층의 형성 이후에 도 19의 경계를 도시한 도면.
도 21은 경계에서 트렌치를 형성하도록 재료의 제거 이후에 도 20의 경계를 도시한 도면.
도 22는 트렌치가 저전압 영역으로부터 중전압 영역을 격리시키는 STI 구조를 형성하도록 산화물을 통해 충전된 이후에 도 21의 경계를 도시한 도면.
본 발명의 일 실시예에 있어서, 메모리 유닛은 4개 영역들을 갖는 기판 표면상에 형성된다. 제어기는 동일한 기판 또는 개별적 기판상에 형성될 수 있다. 메모리 유닛은 NAND 플래시 메모리 어레이를 포함할 수 있다. 메모리 어레이는 자기 정합식 NAND 구조를 가지며 형성된다. 그러한 구조들을 형성하는 예들은 2003년 3월 12일 출원된 명칭이 "제조를 위한 자기 정합식 비휘발성 메모리 셀들 및 프로세스들(Self Aligned Non-Volatile Memory Cells and Processes for Fabrication)"인 미국 특허 출원서 제 10/799,060 호와, 2002년 6월 19일 출원된 명칭이 "스케일링 된 NAND에 대해 인접한 셀들 사이의 커플링에 걸쳐 보호하기 위한 깊은 워드라인 트렌치(Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND)"인 미국 특허 출원서 제 2003/0235078A1 호와, 2003년 1월 28일 출원된 미국 특허 공보 제 2004/0012998A1 호와, 본 출원서와 동일한 날짜에 출원된 대리인 사건 번호 SNDK.354US0, 명칭이 "저전압, 다중의 얇은 게이트 산화물, 및 저저항 게이트 전극(Low-voltage, multiple thin-gate oxide and low-resistance gate electrode)"인 미국 특허 출원서에 따라 제공되며, 그 특허 출원서들은 그것들 전체가 참조문헌으로 본 명세서에 포함된다. 서로 다른 영역들은 서로 다른 두께의 게이트 유전체를 요구한다. 영역들은 메모리 어레이 영역, 고전압 영역, 중전압 영역, 및 저전압 영역을 포함한다. 영역은 그것상에 형성되는 구조들 및 기판의 특정한 부분을 포함한다. 각각의 영역에 있어서, 기판은 추가적인 도핑 없는 실리콘 기판일 수 있거나, 형성되는 P 웰 또는 N 웰 구조들을 가질 수 있다. 이러한 예에 있어서, 중전압 영역은 메모리 어레이의 게이트 유전체에 의해 경험되는 것들과 유사한 전압들로 노출되는 회로들을 갖는 주변 영역이다. 그러므로, 동일한 게이트 유전체 두께는 메모리 어레이에 대해 사용되는 바와 같이 중전압 영역에 대해 사용될 수 있다. 따라서, 4개 영역들이 3개의 서로 다른 산화물 두께들을 사용한다. 그러나, 본 발명은 어떠한 특정 수의 영역들에 제한되지 않는다. 4개 이상의 산화물 두께들이 사용될 수 있다. 또한, 각각의 형태(고, 중, 및 저전압) 중 단지 하나만이 도 3에 도시되어 있지만, 메모리 유닛은 특정한 형태의 다중 영역들을 가질 수 있다. 예를 들어, 메모리 유닛에 몇 개의 고전압 영역들, 몇 개의 중전 압 영역들, 및 몇 개의 저전압 영역들이 존재할 수 있다. 메모리 유닛은 몇 개의 메모리 어레이들을 가질 수 있다. 메모리 유닛은 일반적으로 단일한 실리콘 칩이다. 칩은 회로들을 형성하도록 프로세싱된 실리콘 웨이퍼를 분할하여 형성된다. 따라서, 프로세싱 동안 많은 메모리 유닛들이 단일한 기판상에 형성된다.
도 3 내지 도 16은 4개 영역들에 걸친 서로 다른 두께들의 서로 다른 유전층들의 형성과 자기 정합식 STI 영역들의 계속되는 형성을 도시한 도면이다. 도 3 내지 도 16은 제조 동안 4개 영역들이 발생하는 순서에 따라 형성의 중간 단계들에서 그것들을 도시한 도면이다.
도 3은 제조의 중간 단계에 따른 메모리 시스템을 도시한 도면이다. 기판(309)은 CZ, MCZ, 또는 다른 방법에 의해 형성되는 N형 또는 P형 기판일 수 있다. 에피택셜 실리콘층은 기판의 기판상에 성장될 수 있다. 전형적으로, <100> 방향을 갖는 기판이 사용된다. 희생 산화층이 성장되어 다음으로 표면에서 오염을 감소시키도록 제거될 수 있다. 수소 어닐(hydrogen anneal) 또한 사용될 수 있다. 메모리 시스템은 어레이 영역(302) 및 3개의 주변 영역들과, 고전압 영역(304)과, 중전압 영역(306)과, 저전압 영역(308)을 가진다. 제 1 유전층(310)은 4개 영역들, 어레이 영역(302), 고전압 영역(304), 중전압 영역(306), 및 저전압 영역(308)의 각각에서 기판(309)의 표면(311)상에 형성된다. 제 1 유전층(310)은 350 angstroms 두께의 실리콘 이산화물(SiO2, 또는 "산화물")이다. 제 1 유전층(310)은 예를 들어 노 산화 단계(furnace oxidation step)에 따라 산화에 의해 형성될 수 있다. 대안 적으로, 다른 유전체 재료가 게이트 유전체로 사용될 수 있고, 화학 증착이 유전층을 형성하도록 사용될 수 있다.
도 4는 어레이 영역(302), 중전압 영역(306), 및 저전압 영역(308)에서 제 1 유전층(310)의 일부분들의 제거를 도시한 도면이다. 고전압 영역(304)에서 제 1 유전층(310)의 일부분은 남아있다. 이러한 선택적인 제거는 포토레지스트의 층을 적용하고, 포토레지스트의 층을 패터닝하며, 어레이 영역(302), 중전압 영역(306), 및 저전압 영역(308)에 걸쳐 포토레지스트 층의 일부분들을 제거함으로써 달성될 수 있다. 그 후에, 에칭은 에칭 마스크로 작용하는 고전압 영역(304)에 걸쳐 포토레지스트 부분을 통해 수행될 수 있다. 에칭은 플루오르화 수소산(HF)을 사용하는 습식 에칭일 수 있다. 포토레지스트가 다음으로 제거된다.
도 5는 제 2 유전층(512)의 형성을 도시한 도면이다. 제 2 유전층(512)은 제 1 유전층(310)보다 더 얇다(350 Angstroms와 비교하여, 80 Angstroms). 도시된 예에 있어서, 제 2 유전층(512)은 어레이 영역(302), 중전압 영역(306), 및 저전압 영역(308)의 노출된 표면들의 산화에 의해 실리콘 이산화물로 형성된다. 고전압 영역(304)은 또한 이러한 영역에서 제 1 유전층(310)이 더 두꺼워져 350 Angstroms 두께로부터 대략 400 Angstroms 두께까지 이르도록 제 2 유전층(512)이 형성 동안 추가로 산화된다. 제 2 유전층(512)의 형성은 질화된 산화물을 제공하도록 기초 산화 단계, 질화 단계, 및 재산화 단계를 포함하는 3 단계 프로세스로 이루어질 수 있다. 기초 산화 단계는 노에서의 산화 또는 고속 열 산화에 의해 대략 30 Angstroms의 실리콘 이산화물을 형성한다. 질화 단계는 다음으로 전압이 자신에 인 가될 때 산화물의 누설의 위험을 감소시키기 위해 실리콘 이산화물로 질소를 유입시킨다. 질화는 고속 열 질화를 사용하거나 노에 따라 달성될 수 있다. 재산화 단계는 과도한 질소를 피하기 위해 실리콘 이산화층에서 질소의 양을 감소시킨다. 재산화 단계는 또한 실리콘 이산화물의 대략 5-10 Angstroms의 추가적인 층을 성장시킨다.
도 6은 기판(309)에 걸쳐 형성되는 폴리실리콘 층("poly1-1")(614) 및 실리콘 질화물(SiN, 또는 "질화물") 층(616)을 도시한 도면이다. 폴리실리콘 층(614) 및 실리콘 질화층(616)은 고전압 영역에서 제 1 유전층(310)을 덮고, 영역들(302, 306, 308)에서 제 2 유전층(512)을 덮는다. 폴리실리콘 층(614)은 도핑되지 않은 층으로 형성될 수 있다. 폴리실리콘 층(614) 및 질화층(616) 모두는 노에서 형성될 수 있다. 폴리실리콘 층(614)은 약 350 Angstroms 두께일 수 있다. 실리콘 질화층(616)은 약 200 Angstroms 두께일 수 있다.
도 7은 저전압 영역(308)에서 질화층(616) 및 폴리실리콘 층(614)의 제거를 도시한 도면이다. 이러한 영역에서 이러한 층들의 제거는 패터닝된 포토레지스트 층을 사용하여 다른 영역들(302, 304, 306)을 마스킹하고, 다음으로 저전압 영역(308)을 에칭함으로써 달성될 수 있다. 질화층(616) 및 폴리실리콘 층(614)은 건식 에칭 프로세스를 사용하여 제거될 수 있다. 층들 모두는 동일한 에칭 시스템에서 동일한 에칭 프로세스에 따라 제거될 수 있다. 제 2 유전층(512)은 100 Angstrom HF 습식 에칭을 사용하여 제거될 수 있고, 따라서 대략 80 Angstroms의 제 2 유전층(512)의 산화물을 오버 에칭(over-etching)한다. 그러나, 제 2 유전 층(512)에서의 질소 때문에, 일부 질소 잔여물은 제 2 유전층(512)이 제거된 후에 남아 있을 수 있다.
도 8은 기판(309)의 4개 영역들(302, 304, 306, 308)에 걸친 희생 산화층(720)의 형성을 도시한 도면이다. 희생 산화층(720)의 형성은 저전압 영역(308)에 존재하는 질소를 산화시킨다. 이러한 질소를 포함하는 희생 산화층(720)은 저전압 영역(308)에서 대략 30 Angstroms 두께이다. 다른 영역들(302, 304, 306)에서 희생 산화층(720)은 대략 5 Angstroms 두께이며 실리콘 질화층(616)의 산화에 의해 형성된다.
도 9는 저전압 영역(308)의 이식을 도시한 도면이다. 이것은 문턱 전압(Vt) 이식으로 언급되며, 그 이유는 그것이 상기 영역 내에 형성되는 트랜지스터들의 문턱 전압에 영향을 미치기 때문이다. 이식된 불순물들은 N 채널("Nch") 또는 P 채널("Pch") 트랜지스터들을 형성하도록 선택될 수 있다. 이식 단계는 적소에 희생 산화층(720)을 통해 수행된다. 따라서, 희생 산화층(720)은 문턱 전압 이식 단계를 위한 버퍼 층으로 작용한다.
도 10은 세척 단계 및 산화 단계 후에 도 9의 구조를 도시한 도면이다. 플루오르화 수소산(HF)이 기판을 세척하도록 사용된다. 이것은 기판(309)으로부터 산화층(720)을 제거한다. 이러한 단계 후에, 기판(309)은 저전압 영역(308)으로 노출된다. 다음에, 산화 단계는 저전압 영역(308)에서 대략 40 Angstroms의 게이트 산화층(101)을 성장시키도록 수행된다. 게이트 산화층(101)은 저전압 영역(308)에 대해 게이트 유전체로 작용한다. 이러한 단계는 또한 질화층(616)의 산화로 인해 다른 3 영역들(302, 304, 306)에서 대략 5 Angstroms의 게이트 산화층(101)을 생성한다.
도 11은 기판(309)의 4 영역들(302, 304, 306, 308)에 걸친 제 2 폴리실리콘 층(112)("Poly1-2")의 형성을 도시한 도면이다. 제 2 폴리실리콘 층(112)은 대략 500 Angstroms 두께이며, 희생층은 저전압 영역(308)의 게이트 산화층(101)을 덮는다.
도 12는 어레이 영역(302), 고전압 영역(304), 및 중전압 영역(306)을 덮는 제 2 폴리실리콘 층(112) 및 게이트 산화층(101)의 일부분들의 제거를 도시한 도면이며, 반면에 저전압 영역(308)에 제 2 폴리실리콘 층(112)의 대부분이 남아있다. 이것은 CMP(chemical mechanical polishing)에 의해 달성될 수 있다. 어레이 영역(302), 고전압 영역(304), 및 중전압 영역(306)을 덮는 제 2 폴로실리콘 층(112)이 제 1 폴리실리콘 층(614) 및 질화층(616)을 덮기 때문에, 그것은 기판(309)의 표면(311)으로부터 더 높게 연장하고 이러한 평탄화 단계 동안 제거된다. 저전압 영역(308)에서 제 2 폴리실리콘 층(112)이 더 낮아지므로, 단지 부분적으로 제거된다(대략 500 Angstroms로부터 대략 400 Angstroms 두께까지 감소된다). 어레이 영역(302), 고전압 영역(304), 및 중전압 영역(306)에서 질화층(616)의 일부분들은 또한 이러한 단계 동안 제거될 수 있다. 그러나, 질화층(616)의 적어도 일부는 이리한 지점에서 이러한 영역들 내 제 1 폴리실리콘 층(614)을 커버하도록 남아있다.
도 13은 질화층(616)의 제거 이후에 도 12의 구조를 도시한 도면이다. 질화층(616)은 HF(hydrofluoric acid) 및 H2PO4(phosphoric acid)를 사용하여 제거될 수 있다. 이러한 제거는 폴리실리콘 층들(614, 112)을 손상시키지 않은 상태로 남겨둔다.
도 14는 모든 4개 영역들(302, 304, 306, 308)에 걸친 제 2 질화층(143)의 형성을 도시한 도면이다. 제 2 질화층(143)은 대략 두께로 700 Angstroms이다.
도 15는 기판(309)의 모든 4개 영역들(302, 304, 306, 308)에서 STI(shallow trench isolation) 트렌치들(154)의 형성을 도시한 도면이다. STI 트렌치들(154)은 모든 영역들에서 필요로 되지 않을 수 있다. 그러나, 어떠한 영역 내에 그것들을 제공하는 것이 가능하다. STI 트렌치들(154)을 형성하는 것은 에칭될 영역들을 노출시키는 에칭 마스크를 형성함으로써 달성될 수 있다. 에칭은 건식 에칭일 수 있다. 예를 들어, 3 단계 에칭은 제 1 단계에 따라 실리콘 질화물 및 폴리실리콘을 제고하고, 제 2 단계에 따라 실리콘 이산화물을 제거하며, 제 3 단계에 따라 기판의 일부분을 제거할 수 있다. STI 트렌치(154)는 질화층(143)(대략 700 Angstroms), 폴리실리콘 층(614 또는 112)(대략 500 Angstroms), 산화층(512, 310, 또는 101)(40으로부터 400 Angstroms까지)을 통해 연장하며, 기판(309)으로 대략 2000 Angstroms 연장한다.
도 16은 STI 구조들(165)의 형성을 도시한 도면이다. 이것은 STI 트렌치들(154)내 그리고 에칭된 기판 위에 산화물을 침착시키고, 그 후에 질화층(143)의 상위 표면의 레벨 아래로 과도한 산화물을 제거하도록 CMP를 사용함으로써 달성될 수 있다. 다음으로, 질화층(143)은 STI 구조(165)가 제 1 폴리실리콘 층(614) 및 제 2 폴리실리콘 층(112)의 상위 표면의 레벨 위로 연장하도록 제거될 수 있다.
영역들 사이의 경계에서, 일부 불규칙한 피쳐들은 인접한 영역들의 피쳐들 사이의 고도차 때문에 형성될 수 있다. 도 17 내지 도 20은 형성되는 불규칙한 피쳐들을 갖는 제조의 중간 단계들 동안 중전압 영역(306) 및 저전압 영역(308) 사이의 인터페이스를 도시한 도면이다.
도 17은 도 11에 도시된 바와 같이 제 2 폴리실리콘 층(112)의 침착 이후에 인터페이스를 도시한 도면이다. 중전압 영역(306)에서 제 1 폴리실리콘 층(614)의 측면상에 대략 40 Angstroms의 저전압 영역(308) 및 중전압 영역(306) 사이 인터페이스 산화물(176)이 존재한다. 인터페이스 산화물(176)은 도 10에 도시된 저전압 영역(308)에 대한 게이트 유전층(101)의 형성 동안 형성된다. 제 2 폴리실리콘 층(112)이 형성될 때, 인터페이스 산화물(176)은 인터페이스에서 2개의 폴리실리콘 층들(614, 112)을 분리한다.
도 18은 중전압 영역(306)으로부터 제 2 폴리실리콘 층(112)을 제거하는 도 12의 CMP 단계 이후에 도 17의 인터페이스를 도시한 도면이다. 인터페이스 산화물(176)의 일부는 저전압 영역(308)에서 제 2 폴리실리콘 층(112)의 표면 위로 대략 40 Angstroms 돌출된다.
도 19는 저전압 영역(308)에 대해 제 2 폴리실리콘 층(112) 위로 대략 40 Angstroms 돌출하는 인터페이스 산화물(176)이 남아있는 (도 13에 도시된 바와 같이) 질화층(616)의 제거 이후에 인터페이스를 도시한 도면이다.
도 20은 도 14의 제 2 질화층(143)의 형성 이후에 인터페이스를 도시한 도면이다. 인터페이스 산화물(176)의 일부는 인접한 영역들(306, 308) 사이에 남아있 고, 고도차는 2개의 영역들(306, 308) 사이에 존재한다. 인터페이스 산화물(176)은 인터페이스의 평탄하지 않은 성질 및 인터페이스로부터 제거되는 입자들의 위험과, 손해를 주는 디바이스들 때문에, 이러한 인터페이스에 인접한 디바이스들에 대해 문제들을 일으킬 수 있다.
도 21은 트렌치(217)의 형성 이후에 도 20의 인터페이스를 도시한 도면이다. 도 21의 트렌치(217) 형성 단계는 중전압 영역(306) 및 저전압 영역(308) 사이의 경계에서 발생하는 어떠한 다른 결함들 및 인터페이스 산화물(176)을 포함하는 재료의 제거를 포함한다. 트렌치(217)는 도 15의 트렌치들(154)과 유사하고 동일한 단계에 따라 형성될 수 있다.
도 22는 상기 논의된 도 16의 STI 구조들(165)과 동일한 방식에 따라 형성되는 STI 영역(228)을 도시한 도면이다. 도 22의 STI 구조(228)는 폭이 대략 400 Angstroms이다. 유사한 STI 구조는 또한 저전압 영역(308)으로부터 중전압 영역(306)을 격리시키고 이러한 영역들 사이의 인터페이스에서 형성되는 불규칙성들을 제거하도록 사용될 수 있다. 그러한 STI 구조는 또한 다른 인접한 영역들을 서로 격리시키기 위해 사용될 수 있다. 예를 들어, 고전압 영역(304)은 중전압 영역(306)으로부터, 또는 저전압 영역(308)으로부터 격리될 수 있다. 어레이 영역(302)은 또한 그러한 STI 구조들에 의해서 다른 영역들로부터 격리될 수 있다.
일례에 있어서, 인터페이스에서 STI 구조들을 형성함으로써 서로 다른 영역들을 격리시키는 것 이외에, 디자인 규칙들은 고전압 영역이 저전압 영역에 인접하여 위치되는 것을 금지할 수 있다. 이것은 인접한 영역들 사이의 고도차를 감소시 킬 수 있다. 따라서, 고전압 영역은 중전압 영역에 인접할 수 있고, 중전압 영역은 저전압 영역에 인접할 수 있지만, 고전압 및 저전압은 서로 직접적으로 인접할 수 없다.
본 명세서에 제시된 단계들에 이이서, 추가적인 단계들은 최종 메모리 어레이를 생성하도록 수행된다. 추가적인 단계들은 개별적 제어 게이트들을 형성하도록 제어 게이트 층을 패터닝하는 단계와, 하나 또는 그 이상의 이식 단계들과, 패시베이션 층들(passivation layers)의 추가를 포함할 수 있다.
상기 기술된 내용이 특정한 실시예들을 전체적으로 기술하는 동안, 다양한 수정들, 대안적인 구조들, 및 등가물들이 사용될 수 있다. 그러므로, 상기 기술 및 예시들은 특허청구범위에 의해 규정되는 본 발명의 범위를 제한하는 것으로 해석되지 않아야 한다.
Claims (19)
- 기판의 표면상에 비휘발성 메모리 어레이 및 어레이 회로들을 형성하는 방법으로서, 상기 어레이 회로들은 고전압 영역 및 저전압 영역을 포함하고, 상기 비휘발성 메모리 어레이는 얕은 트렌치 분리 구조들(shallow trench isolation structures)을 갖는, 상기 비휘발성 메모리 어레이 및 어레이 회로들 형성 방법에 있어서,상기 표면의 제 1 복수의 일부분들을 커버하는 제 1 두께의 제 1 실리콘 이산화층을 형성하는 단계와,다음으로, 상기 표면의 제 2 복수의 일부분들을 포함하는 상기 기판의 표면에 걸쳐 제 2 두께의 제 2 실리콘 이산화층을 형성하는 단계로서, 상기 제 2 두께는 상기 제 2 두께보다 더 작은, 상기 제 2 실리콘 이산화층 형성 단계와,상기 제 2 실리콘 이산화층 위에 제 1 폴리실리콘 층을 형성하는 단계와,상기 표면의 제 3 복수의 일부분들을 노출시키도록 상기 제 1 폴리실리콘 층 및 상기 제 2 실리콘 이산화층의 복수의 일부분들을 제거하는 단계와,상기 표면의 상기 제 3 복수의 일부분들 위에 제 3 실리콘 이산화층을 형성하는 단계와,다음으로, 상기 표면에 상기 얕은 트렌치 분리 구조들을 형성하는 단계를 포함하는, 상기 비휘발성 메모리 어레이 및 어레이 회로들 형성 방법.
- 제 1 항에 있어서,상기 표면의 상기 제 1 복수의 일부분들은 상기 고전압 영역 내에 있는, 상기 비휘발성 메모리 어레이 및 어레이 회로들 형성 방법.
- 제 1 항에 있어서,상기 제 2 복수의 일부분들은 상기 메모리 어레이 내에 있는, 상기 비휘발성 메모리 어레이 및 어레이 회로들 형성 방법.
- 제 1 항에 있어서,상기 제 2 복수의 일부분들은 중전압 영역에 있는, 상기 비휘발성 메모리 어레이 및 어레이 회로들 형성 방법.
- 제 1 항에 있어서,상기 제 3 복수의 일부분들은 상기 저전압 영역 내에 있는, 상기 비휘발성 메모리 어레이 및 어레이 회로들 형성 방법.
- 제 1 항에 있어서,상기 제 1 폴리실리콘 층을 덮는 제 1 실리콘 질화층을 형성하는 단계와, 상기 표면의 제 3 복수의 일부분들을 노출시키도록 상기 제 1 폴리실리콘 층 및 상기 제 2 실리콘 이산화층의 복수의 일부분들을 제거하는 것과 동일한 패턴에 따라 상 기 제 1 실리콘 질화층의 복수의 일부분들을 제거하는 단계를 더 포함하는, 상기 비휘발성 메모리 어레이 및 어레이 회로들 형성 방법.
- 제 6 항에 있어서,상기 제 1 실리콘 질화층을 덮는 제 2 폴리실리콘 층을 형성하는 단계를 더 포함하는, 상기 비휘발성 메모리 어레이 및 어레이 회로들 형성 방법.
- 제 7 항에 있어서,상기 표면의 상기 제 1 및 제 2 복수의 일부분들을 덮는 상기 제 2 폴리실리콘 층의 일부분들이 제거되고 상기 표면의 상기 제 3 복수의 일부분들을 덮는 상기 제 2 폴리실리콘 층의 일부분들이 제거되지 않는 것과 같이 상기 제 2 폴리실리콘 층을 평탄화하는 단계를 더 포함하는, 상기 비휘발성 메모리 어레이 및 어레이 회로들 형성 방법.
- 제 8 항에 있어서,상기 제 1 실리콘 질화층을 제거하는 단계와, 상기 제 2 폴리실리콘 층을 덮는 제 2 실리콘 이산화층을 형성하는 단계를 더 포함하는, 상기 비휘발성 메모리 어레이 및 어레이 회로들 형성 방법.
- 제 1 항에 있어서,상기 제 3 폴리실리콘 층을 형성하기 이전에, 상기 표면의 상기 복수의 일부분들로 불순물을 이식하는 단계를 더 포함하는, 상기 비휘발성 메모리 어레이 및 어레이 회로들 형성 방법.
- 제 1 항에 있어서,상기 제 1 폴리실리콘 층은 대략 350 angstroms의 두께를 갖고, 상기 제 2 폴리실리콘 층은 대략 80 angstroms의 두께를 가지며, 상기 제 3 폴리실리콘 층은 대략 40 angstroms의 두께를 갖는, 상기 비휘발성 메모리 어레이 및 어레이 회로들 형성 방법.
- 제 1 항에 있어서, 개별적 얕은 트렌치 분리 구조들은 서로 다른 실리콘 이산화층 두께를 갖는 인접한 부분들 사이에 인터페이스 영역들을 대체하도록 형성되는, 상기 비휘발성 메모리 어레이 및 어레이 회로들 형성 방법.
- 고전압 부분, 중전압 부분, 및 저전압 부분을 갖는 주변 및 메모리 어레이 부분을 포함하는 기판의 표면상에 메모리 시스템을 형성하는 방법에 있어서,상기 메모리 어레이 부분 및 상기 중전압 부분을 덮는 제 1 두께의 메모리 어레이 유전층을 형성하는 단계와,상기 메모리 어레이 유전층을 덮는 플로팅 게이트 층(floating gate layer)을 형성하는 단계와,상기 고전압 부분을 덮는 제 2 두께의 고전압 유전층을 형성하는 단계와,상기 저전압 부분을 덮는 제 3 두께의 저전압 유전층을 형성하는 단계와,다음으로, 상기 플로팅 게이트 층을 개별적 부분들로 나누는 복수의 얕은 트렌치 분리 구조들을 형성하는 단계를 포함하는, 상기 메모리 시스템 형성 방법.
- 제 13 항에 있어서,상기 메모리 어레이는 인접한 플로팅 게이트들을 분리하는 얕은 트렌치 분리 구조들을 갖는 NAND 어레이인, 상기 메모리 시스템 형성 방법.
- 고전압 회로 및 저전압 회로를 포함하는 주변 회로들을 갖는 메모리 어레이에 데이터를 저장하는 메모리 시스템에 있어서,얕은 트렌치 분리 구조들에 따라 자기 정합되는 복수의 플로팅 게이트들을 갖고 상기 복수의 플로팅 게이트들 밑에 제 1 두께의 게이트 유전체를 갖는 메모리 어레이와,제 2 두께의 게이트 유전체를 갖는 고전압 회로와,상기 제 1 두께의 게이트 유전체를 갖는 중전압 회로와,제 3 두께의 게이트 유전체를 갖는 저전압 회로를 포함하는, 상기 메모리 시스템.
- 제 15 항에 있어서,상기 제 1 두께는 대략 80 angstroms인, 상기 메모리 시스템 형성 방법.
- 제 15 항에 있어서,상기 제 2 두께는 대략 400 angstroms인, 상기 메모리 시스템 형성 방법.
- 제 15 항에 있어서,상기 제 3 두께는 대략 40 angstroms인, 상기 메모리 시스템 형성 방법.
- 제 15 항에 있어서,상기 제 1 두께의 게이트 유전체, 상기 제 2 두께의 게이트 유전체, 및 상기 제 3 두께의 게이트 유전체는 실리콘 이산화물로 구성되는, 상기 메모리 시스템 형성 방법.
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