KR100557995B1 - 부유트랩형 비휘발성 메모리 셀을 갖는 반도체 장치 및그의 제조방법 - Google Patents

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Abstract

부유트랩형 비휘발성 메모리 셀을 갖는 반도체 장치 및 그의 제조방법을 제공한다. 상기 제조방법은 비휘발성 메모리 영역, 제 1 영역 및 제 2 영역을 포함하는 반도체 기판을 제공하는 것을 포함한다. 상기 반도체 기판 상에 터널 산화막, 전하저장층, 제 1 증착 산화막을 차례로 적층한 삼중층을 형성한다. 상기 비휘발성 메모리 영역을 제외한 상기 반도체 기판 상의 삼중층을 제거한다. 상기 삼중층이 제거된 영역을 포함하는 반도체 기판 전면에 제 2 증착 산화막을 형성한다. 상기 제 2 영역 상의 제 2 증착 산화막을 제거하고, 상기 제 2 증착 산화막이 제거된 제 2 영역을 포함하는 반도체 기판 전면에 제 1 열산화막을 형성한다. 상기 비휘발성 메모리 영역을 제외한 반도체 기판 상의 삼중층을 제거하기 전에, 상기 전하저장층 상에 형성된 제 1 증착 산화막을 질소화합물을 포함하는 가스분위기에서 열처리하는 것이 바람직하다. 또한, 상기 제 2 영역 상의 제 2 증착 산화막을 제거하기 전에, 상기 반도체 기판 전면에 형성된 제 2 증착 산화막을 질소화합물을 포함하는 가스분위기에서 열처리하는 것이 바람직하다. 이로써, 공정시간이 단축되고 불순물 도핑 프로파일의 변화가 적은 반도체 장치를 제조할 수 있을 뿐 아니라, 블로킹 산화막 및 고전압 영역의 게이트 산화막의 두께 제어를 용이하게 할 수 있다.
부유트랩형 비휘발성 메모리, 증착 산화막, 열 산화막, 질소화합물, 열처리

Description

부유트랩형 비휘발성 메모리 셀을 갖는 반도체 장치 및 그의 제조방법{semiconductor device with floating trap type nonvolatile memory cell and fabricating method thereof}
도 1a 및 도 1e는 본 발명의 일 실시예에 따른 부유트랩형 비휘발성 메모리 셀을 갖는 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
(도면의 주요 부위에 대한 부호의 설명)
315 : 블로킹 산화막 435 : 제 1 게이트 산화막
475 : 제 2 게이트 산화막 570 : 제 3 게이트 산화막
본 발명은 반도체 장치 및 그의 제조방법에 관한 것으로, 더욱 자세하게는 부유트랩형 비휘발성 메모리 셀을 갖는 반도체 장치 및 그의 제조방법에 관한 것이다.
플래시 메모리와 같은 비휘발성 메모리는 데이터를 입력후 별도의 소거동작 이 이루어지기 전까지는 데이터를 계속 보유하는 특성을 가진다. 이로 인해, 상기 비휘발성 메모리는 디램과 같은 휘발성 메모리에 비해 리프레쉬동작이 불필요하여 소비전력을 줄일 수 있다는 장점이 있다.
그러나, 상기 비휘발성 메모리는 셀에 데이터를 기입하고 소거하기 위해 높은 전압이 인가되어야 하고, 데이터의 보유를 위한 별도의 신뢰성있는 저장공간이 필요하다. 따라서, 상기 비휘발성 메모리 셀을 갖는 반도체 장치는 셀 영역 뿐 아니라, 데이터의 기입 및 소거를 위한 고전압이 인가되는 영역, 반도체 장치의 고속동작을 구현하기 위한 저전압이 인가되는 영역 및 상기 고전압과 상기 저전압의 중간영역의 전압을 갖는 입출력(I/O) 회로영역과 같은 중전압이 인가되는 영역등 여러 전압이 인가되는 영역으로 구성된다.
한편, 상기 비휘발성 메모리 셀은 상기 저장공간의 종류에 따라 부유 게이트형(floating gate type)과 부유 트랩형(floating trap type)으로 나뉘는데, 상기 부유 트랩형 비휘발성 메모리 셀은 상기 부유 게이트 형 비휘발성 메모리 셀이 폴리 실리콘층에 전하를 저장하는 것과는 달리 비도전성 전하 저장층 내에 형성되는 트랩에 전하를 저장한다. 상기 부유 트랩형 비휘발성 메모리 셀의 대표적인 SONOS(Silicon Oxide Nitride Oxide Semiconductor) 셀은 실리콘 기판 상에 차례로 적층된 터널링 산화막, 전하저장층인 실리콘 질화막, 블로킹 산화막 및 도전막으로 구성된 게이트 패턴을 갖는다.
상기 SONOS 셀을 갖는 반도체 장치의 제조에 있어서, 상기 블로킹 산화막은 증착산화막으로 형성되어야 바람직하고, 상기 고전압 영역에 형성되는 고전압 게이 트 산화막, 상기 중전압 영역에 형성되는 중전압 게이트 산화막, 상기 저전압 영역에 형성되는 저전압 게이트 산화막은 모두 그 두께를 달리하여 형성한다. 이때, 가장 두꺼운 상기 고전압 게이트 산화막을 열산화막만으로 형성하는 것은 공정시간을 길게 하고, 이미 기판상에 도핑된 불순물 프로파일의 변화를 크게 한다. 이와는 달리, 상기 고전압 게이트 산화막을 증착산화막만으로 형성하는 것은 기판 전체에 형성되는 상기 증착산화막의 특성상 상기 블로킹 산화막의 두께 또한 증가되도록 한다. 또한, 상기 증착산화막으로 형성된 블로킹 산화막과 고전압 게이트 산화막은 후속하는 습식공정에서 쉽게 식각되어 그 두께 제어가 어렵다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 해결하기 위한 것으로, 블로킹 산화막의 두께 증가 없이 고전압 게이트 산화막을 형성할 수 있을 뿐 아니라, 공정시간이 단축되고 불순물 도핑 프로파일의 변화가 적은 반도체 장치 및 그의 제조방법을 제공한다.
본 발명이 이루고자 하는 다른 기술적 과제는 상술한 종래기술의 문제점을 해결하기 위한 것으로, 블로킹 산화막과 고전압 게이트 산화막의 습식공정에 있어서의 식각을 억제하여 그 두께 제어가 용이한 반도체 장치 및 그의 제조방법을 제공한다.
상기 기술적 과제들을 이루기 위하여 본 발명은 부유트랩형 비휘발성 메모리 셀을 갖는 반도체 장치를 제공한다. 상기 반도체 장치는 비휘발성 메모리 영역, 제 1 영역 및 제 2 영역을 포함하는 기판을 포함한다. 상기 비휘발성 메모리 영역 상에 터널 산화막, 전하저장층, 블로킹 산화막, 도전층이 차례로 적층된 메모리 게이트 패턴이 위치하되, 상기 블로킹 산화막은 질소원자를 포함하는 산화막이다. 상기 제 1 영역 상에 제 1 게이트 산화막, 도전층이 차례로 적층된 제 1 게이트 패턴이 위치하되, 상기 제 1 게이트 산화막은 질소원자를 포함하는 산화막이다. 상기 제 2 영역 상에 제 2 게이트 산화막, 도전층이 차례로 적층된 제 2 게이트 패턴이 위치한다.
상기 기판은 제 3 영역을 더욱 포함하고, 상기 제 3 영역 상에는 제 3 게이트 산화막, 도전층이 차례로 적층된 제 3 게이트 패턴이 위치할 수 있다. 상기 제 3 게이트 산화막은 실리콘 옥시나이트라이드막인 것이 바람직하다.
상기 터널 절연막은 실리콘 산화막 또는 실리콘 옥시나이트라이드막일 수 있다. 상기 전하저장층은 하프늄 산화막, 알루미늄 산화막, 실리콘 질화막으로 이루어진 군에서 선택되는 하나일 수 있다.
상기 기술적 과제들을 이루기 위하여 본 발명은 부유트랩형 비휘발성 메모리 셀을 갖는 반도체 장치의 제조방법을 제공한다. 상기 제조방법은 비휘발성 메모리 영역, 제 1 영역 및 제 2 영역을 포함하는 반도체 기판을 제공하는 것을 포함한다. 상기 반도체 기판 상에 터널 산화막, 전하저장층, 제 1 증착 산화막을 차례로 적층한 삼중층을 형성한다. 상기 비휘발성 메모리 영역을 제외한 상기 반도체 기판 상의 삼중층을 제거한다. 상기 삼중층이 제거된 영역을 포함하는 반도체 기판 전면에 제 2 증착 산화막을 형성한다. 상기 제 2 영역 상의 제 2 증착 산화막을 제거하고, 상기 제 2 증착 산화막이 제거된 제 2 영역을 포함하는 반도체 기판 전면에 제 1 열산화막을 형성한다.
상기 반도체 기판은 제 3 영역을 더욱 포함하여 제공할 수 있다. 상기 제 1 열산화막을 형성한후, 상기 제 3 영역 상의 제 1 열산화막과 제 2 증착 산화막을 제거하고, 상기 제 3 영역을 포함한 반도체 기판 전면에 제 2 열산화막을 형성한다. 상기 제 2 열산화막은 실리콘 옥시나이트라이드막으로 형성하는 것이 바람직하다.
상기 터널 산화막은 실리콘 산화막 또는 실리콘 옥시나이트라이드막으로 형성할 수 있다. 상기 전하저장층은 하프늄 산화막, 알루미늄 산화막, 실리콘 질화막으로 이루어진 군에서 선택되는 하나로 형성할 수 있다.
상기 제 1 증착 산화막은 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)를 사용하여 형성하는 것이 바람직하다.
상기 비휘발성 메모리 영역을 제외한 반도체 기판 상의 삼중층을 제거하기 전에, 상기 전하저장층 상에 형성된 제 1 증착 산화막을 질소화합물을 포함하는 가스분위기에서 열처리하는 것이 바람직하다. 이 경우, 상기 질소화합물은 N2O, NO2, NO, NH3로 이루어진 군에서 선택되는 하나 이상인 것이 바람직하다. 상기 열처리는 800℃ 이상의 온도에서 실시하는 것이 바람직하다. 더욱 바람직하게는 상기 열처리는 800 내지 900℃의 온도에서 실시한다.
상기 제 2 증착 산화막은 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)를 사용하여 형성할 수 있다.
상기 제 2 영역 상의 제 2 증착 산화막을 제거하기 전에, 상기 반도체 기판 전면에 형성된 제 2 증착 산화막을 질소화합물을 포함하는 가스분위기에서 열처리하는 것이 바람직하다. 이 경우, 상기 질소화합물은 N2O, NO2, NO, NH3으로 이루어진 군에서 선택되는 하나 이상인 것이 바람직하다. 상기 열처리는 800℃ 이상의 온도에서 실시하는 것이 바람직하다. 더욱 바람직하게는 상기 열처리는 800 내지 900℃의 온도에서 실시한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참고하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 1a 및 도 1e는 본 발명의 일 실시예에 따른 부유트랩형 비휘발성 메모리 셀을 갖는 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참고하면, 비휘발성 메모리 영역(a), 제 1 영역(b), 제 2 영역(c)이 포함된 반도체 기판(100)을 제공한다. 상기 반도체 기판(100)은 제 3 영역(d)을 더욱 포함할 수 있다. 상기 제 1 영역(b), 상기 제 2 영역(c) 및 상기 제 3 영역(d)은 각각 서로 다른 전압이 인가되는 영역을 나타낸다. 설명의 편의를 위해 상기 제 1 영역(b)은 고전압 영역, 상기 제 2 영역(c)은 중전압 영역, 상기 제 3 영역(d)은 저전압 영역이라고 정의한다. 상기 고전압 영역(b)은 상기 비휘발성 메모리 셀에 데이터를 기입 또는 소거하는데 필요한 전압을 인가하기 위한 회로가 형성되는 영 역, 상기 중전압 영역(c)은 상기 반도체 장치의 입출력 회로가 형성되는 영역, 상기 저전압 영역(d)은 상기 반도체 장치의 고속 동작을 구현하기 위한 회로가 형성되는 영역이 될 수 있다.
상기 반도체 기판(100)의 소정영역에 웰을 형성할 불순물 주입과 문턱전압 제어를 위한 채널 불순물 주입공정을 실시하여, 웰과 채널 불순물 주입영역(미도시)을 형성한다.
상기 웰 및 채널 불순물 주입영역이 형성된 반도체 기판(100) 상에 터널 절연막(210), 전하저장층(230), 제 1 증착 산화막(250)을 차례로 적층하여 삼중층(200)을 형성한다. 상기 터널 절연막(210)은 실리콘 산화막 또는 실리콘 옥시나이트라이드막으로 형성할 수 있다. 상기 터널 절연막(210)은 기판 열산화 방법을 사용하여 형성하는 것이 바람직하다. 상기 전하 저장층(230)은 유전율이 높은 물질막으로 형성하는 것이 바람직한데, 그 예로는 실리콘 질화막, 하프늄 산화막, 알루미늄 산화막이 있다.
상기 제 1 증착 산화막(250)은 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)를 사용하여 형성하는 것이 바람직하다. 상기 제 1 증착 산화막(250)은 후속하는 포토레지스트 제거공정과 기판 세정공정등 습식공정에 상기 전하 저장층(230)이 노출되어 상기 전하 저장층(230) 표면이 손상되는 것을 방지한다.
이어서, 상기 제 1 증착 산화막(250)을 질소화합물을 포함하는 가스분위기에서 열처리하는 것이 바람직하다. 이로써, 상기 제 1 증착 산화막(250)은 질소 원자 를 포함하게 되고, 막질이 치밀해질 수 있다. 따라서, 상기 열처리된 제 1 증착 산화막(250)은 후속하는 포토레지스트 제거공정과 기판 세정공정등 습식공정들으로 인한 두께감소가 억제된다. 결과적으로, 상기 제 1 증착 산화막(250)을 형성함에 있어 그 증착 두께를 낮출 수 있고, 또한 후속하는 습식공정들에서 두께 감소가 억제되므로 두께 제어가 용이하다. 상기 제 1 증착 산화막(250)의 두께 감소를 억제하는 정도는 상기 제 1 증착 산화막(250) 내에 도입된 질소원자의 량에 따라 달라질 수 있다. 상기 제 1 증착 산화막(250) 내에 도입되는 질소원자의 량을 조절하는 것은 상기 열처리 공정에 있어 상기 질소화합물의 량을 조절함으로써 수행할 수 있다. 상기 제 1 증착 산화막(250)을 열처리 하는 경우, 상기 제 1 증착 산화막(250)은 50 내지 100Å의 두께로 형성하는 것이 바람직하다.
상기 질소화합물은 N2O, NO2, NO, NH3로 이루어진 군에서 선택되는 하나 이상일 수 있다. 상기 질소화합물을 포함하는 가스는 상기 질소화합물 외에도 불활성 기체를 포함할 수 있다. 상기 열처리는 800℃ 이상의 온도에서 실시하는 것이 바람직하다. 더욱 바람직하게는 상기 열처리는 800 내지 900℃의 온도에서 실시한다. 또한, 상기 열처리는 30분 내지 2시간정도 실시하는 것이 바람직하다. 상기 열처리는 상기 제 1 증착 산화막(250)을 형성하는 장비 예를 들어, CVD 장비에서 상기 제 1 증착 산화막(250)을 형성한 후 바로 실시할 수 있고, 상기 제 1 증착 산화막(250)을 형성한 후 다른장비 예를 들어, 가열로에서 실시할 수 있다.
도 1b를 참고하면, 상기 열처리된 제 1 증착 산화막(250) 상에 상기 비휘발 성 메모리 영역(a)을 덮는 제 1 포토레지스트 패턴(미도시)을 형성하고, 상기 비휘발성 메모리 영역(a)을 제외한 반도체 기판(100) 상의 삼중층(200)을 제거한다. 이어서, 상기 제 1 포토레지스트 패턴을 제거하여 상기 비휘발성 메모리 영역(a)의 제 1 증착 산화막(250)을 노출시킨다. 상기 포토레지스트 패턴이 제거된 반도체 기판(100)을 세정한후, 제 2 증착 산화막(310, 330, 350, 370)을 형성한다. 상기 열처리된 제 1 증착 산화막(250)은 상기 제 1 포토레지스트 패턴 제거공정과 상기 기판 세정공정등 습식공정에서 그 두께 감소가 억제된다.
상기 제 2 증착 산화막(310, 330, 350, 370)은 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)를 사용하여 형성하는 것이 바람직하다.
이어서, 상기 제 2 증착 산화막(310, 330, 350, 370)을 질소화합물을 포함하는 가스분위기에서 열처리하는 것이 바람직하다. 이로써, 상기 제 2 증착 산화막(310, 330, 350, 370)은 질소 원자를 포함함과 동시에 막질이 치밀해진다. 따라서, 상기 열처리된 제 2 증착 산화막(310, 330, 350, 370)은 후속하는 포토레지스트 제거공정과 기판 세정공정등 습식공정들으로 인한 두께감소가 억제된다. 결과적으로, 상기 제 2 증착 산화막(310, 330, 350, 370)을 형성함에 있어 그 증착 두께를 낮출 수 있고, 후속하는 습식공정들에서 두께 감소가 억제되므로 두께 제어가 용이하다. 상기 제 2 증착 산화막(310, 330, 350, 370)의 두께 감소를 억제하는 정도는 상기 제 2 증착 산화막(310, 330, 350, 370) 내에 도입된 질소원자의 량에 따라 달라진다. 상기 제 2 증착 산화막(310, 330, 350, 370) 내에 도입되는 질소원 자의 량을 조절하는 것은 상기 열처리 공정에 있어 상기 질소화합물의 량을 조절함으로써 수행할 수 있다. 상기 제 2 증착 산화막(310, 330, 350, 370)을 열처리 하는 경우, 상기 제 2 증착 산화막(310, 330, 350, 370)은 80 내지 150Å의 두께로 형성하는 것이 바람직하다.
상기 비휘발성 메모리 영역(a) 상에 형성되고 열처리된 제 2 증착 산화막(310)과 그 하부의 열처리된 제 1 증착 산화막(250)은 블로킹 산화막(315)을 형성한다. 상술한 바와 같이, 상기 제 1 증착 산화막(250) 및 상기 제 2 증착 산화막(310)을 각각 질소화합물을 포함한 가스 분위기에서 열처리함으로써 그 두께 제어가 용이해 지는데, 이는 상기 블로킹 산화막(315)의 두께 제어를 용이하게 한다. 결과적으로, 상기 블로킹 산화막(315)의 두께가 적절하게 제어됨으로써 비휘발성 메모리 셀의 데이터 보유특성 등 전기적 특성을 향상시킬 수 있다. 또한, 상기 고전압 영역(b)에 형성한 제 2 증착 산화막(330)을 상기 열처리 공정을 통해 그 두께 제어를 용이하게 하는 것은 상기 고전압 영역(b)에서의 신뢰성 있는 게이트 산화막을 확보할 수 있도록 한다.
상기 질소화합물은 N2O, NO2, NO, NH3로 이루어진 군에서 선택되는 하나 이상일 수 있다. 상기 질소화합물을 포함하는 가스 분위기에는 상기 질소화합물 외에도 불활성 기체를 더욱 포함할 수 있다. 상기 열처리는 800℃ 이상의 온도에서 실시하는 것이 바람직하다. 더욱 바람직하게는 상기 열처리는 800 내지 900℃의 온도에서 실시한다. 또한 상기 열처리는 30분 내지 2시간정도 실시하는 것이 바람직하다. 상 기 열처리는 상기 제 2 증착 산화막(310, 330, 350, 370)을 형성하는 장비에서 제 2 증착 산화막(310, 330, 350, 370)을 형성한 후 바로 실시할 수 있고, 상기 제 2 증착 산화막(310, 330, 350, 370)을 형성한 후 가열로에서 실시할 수 있다.
도 1c를 참고하면, 상기 열처리된 제 2 증착산화막(310, 330, 350, 370)이 형성된 반도체 기판(100) 상에 상기 중전압 영역(c)을 노출시키는 제 2 포토레지스트 패턴(미도시)을 형성한다. 상기 제 2 포토레지스트 패턴을 마스크로 하여 상기 중전압 영역의 제 2 증착산화막(350)을 제거함으로써 상기 중전압 영역의 반도체 기판을 노출시킨다. 이어서, 제 2 포토레지스트 패턴을 제거함으로써 상기 제 2 증착 산화막(310, 330, 370)을 노출시킨다. 상기 제 2 포토레지스트 패턴이 제거된 반도체 기판을 세정한 후, 제 1 열산화막(430, 450, 470)을 형성한다. 상기 열처리된 제 2 증착 산화막(310, 330, 370)은 상기 제 2 포토레지스트 패턴 제거공정과 상기 기판 세정공정등 습식공정에서 그 두께 감소가 억제된다.
상기 제 1 열산화막(430, 450, 470)은 상기 비휘발성 메모리 영역(a)에서는 형성되지 않는데, 그 이유는 상기 비휘발성 메모리 영역(a)에서는 상기 전하저장층(230)으로 인해 실리콘 공급원이 차단되기 때문이다. 따라서, 상기 비휘발성 메모리 영역(a)의 블로킹 산화막(315)의 두께는 증가되지 않는다.
한편, 상기 고전압 영역(b)과 상기 저전압 영역(d)에서는 상기 제 2 증착 산화막(330, 370) 하부의 반도체 기판(100) 표면에서 제 1 열산화막(430, 470)이 형성되는데, 상기 중전압 영역(c)에 형성된 제 1 열산화막(450)에 비해 그 두께가 낮다. 그 이유는 상기 제 2 증착 산화막(330, 370)에 도입된 질소원자는 상기 제 2 증착 산화막(330, 370)과 그 하부의 반도체 기판(100) 사이의 계면에 집중적으로 분포하는데, 이러한 계면에 분포된 질소원자가 상기 열산화막 형성에 있어서 산소원자의 침투를 억제하기 때문이다. 또한, 상기 제 2 증착 산화막(330, 370)에 도입된 질소원자의 량에 따라 상기 제 1 열산화막(430, 470)의 성장 두께의 조절이 가능하다.
상기 중전압 영역(c)에서의 제 1 열산화막(450)은 50 내지 150Å의 두께로 형성하는 것이 바람직하다. 이 때, 상기 고전압 영역(b) 및 상기 저전압 영역(d)에서의 제 1 열산화막(430, 470)은 상기 제 2 증착 산화막(330, 370)에 도입된 질소원자의 량이 1원자% 미만인 경우, 각각 25 내지 50Å의 두께로 형성된다.
결과적으로, 상기 비휘발성 메모리 영역(a)의 블로킹 산화막(315)의 두께를 증가시키지 않으면서, 상기 고전압 영역(b)에 형성되는 산화막의 두께 조절이 가능하다. 또한, 상기 고전압 영역(b)에 형성되는 산화막을 열산화막으로만 형성하지 않고 증착 산화막 형성후 열산화막으로 추가 성장시킴으로써, 열산화막으로만 형성하는 경우에 비해 공정시간이 단축되고 이미 기판에 주입된 불순물 프로파일의 변화를 줄일 수 있다.
도 1d를 참고하면, 상기 저전압 영역(d)을 노출시키는 제 3 포토레지스트 패턴(미도시)을 마스크로 하여 상기 저전압 영역(d) 상의 제 2 증착 산화막(370) 및 제 1 열산화막(470)을 제거함으로써, 상기 저전압 영역(d)의 반도체 기판을 노출시킨다. 이어서, 상기 제 3 포토레지스트 패턴을 제거하고 상기 제 3 포토레지스트 패턴이 제거된 반도체 기판(100)을 세정한 후, 상기 저전압 영역(d)을 포함한 반도 체 기판(100) 전면에 제 2 열산화막(570)을 형성한다. 상기 제 2 열산화막은 실리콘 옥시나이트라이드막으로 형성하는 것이 바람직하다.
또한, 상기 열산화막(570)은 40Å이하의 두께로 형성하는 것이 바람직하다. 따라서, 상기 고전압 영역(b)과 상기 중전압 영역(c)에서는 제 2 열산화막(미도시)이 거의 형성되지 않을 수 있다. 또한, 상기 비휘발성 메모리 영역(a)에서는 실리콘 공급이 차단되므로 제 2 열산화막이 형성되지 않는다.
이로써, 상기 고전압 영역(b)에 형성되고 열처리된 제 2 증착 산화막(330), 제 1 열산화막(430), 제 2 열산화막(미도시)은 제 1 게이트 산화막 즉, 고전압 게이트 산화막(435)을 형성하고, 상기 중전압 영역(c)에 형성된 제 1 열산화막(450)과 제 2 열산화막(미도시)은 제 2 게이트 산화막 즉, 중전압 게이트 산화막(475)를 형성한다. 또한, 상기 저전압 영역(d)에 형성된 제 2 열산화막(570)은 제 3 게이트 산화막 즉, 저전압 게이트 산화막(570)을 형성한다.
도 1e를 참고하면, 상기 제 2 열산화막(570)이 형성된 반도체 기판 상에 도전막(600)을 적층한다. 상기 도전막(600) 상에 제 4 포토레지스트 패턴(미도시)을 형성하고, 상기 제 4 포토레지스트 패턴을 마스크로 하여 상기 도전막(600), 상기 도전막(600) 하부의 블로킹 산화막(315)을 포함한 산화막들(315, 435, 475, 570), 상기 블로킹 산화막(315) 하부의 전하저장층(230) 및 터널 산화막(210)을 식각한다. 이로써, 메모리 게이트 패턴과 제 1 내지 제 3 게이트 패턴을 형성한다. 상기 메모리 게이트 패턴은 상기 비휘발성 메모리 영역(a) 상에 형성된 터널 산화막(210), 전하저장층(230), 질소원자를 포함하는 블로킹 산화막(315), 도전층(600)이 차례로 적층된 패턴이다. 상기 제 1 게이트 패턴 즉, 고전압 게이트 패턴은 상기 고전압 영역(b) 상에 형성된 질소원자를 포함하는 고전압 게이트 산화막(435), 도전층(600)이 차례로 적층된 패턴이다. 상기 게 2 게이트 패턴 즉, 중전압 게이트 패턴은 상기 중전압 영역(c) 상에 형성된 중전압 게이트 산화막(475), 도전층(600)이 차례로 적층된 패턴이다. 또한, 상기 제 3 게이트 패턴 즉, 저전압 게이트 패턴은 상기 저전압 영역(d) 상에 형성된 저전압 게이트 산화막(570), 도전층(600)이 차례로 적층된 패턴이다.
상술한 바와 같이 본 발명에 따르면, 고전압 게이트 산화막을 형성함에 있어 증착 산화막 형성후 열산화막을 형성함으로써, 블로킹 산화막의 두께 증가 없이 고전압 게이트 산화막의 두께 조절이 가능할 뿐 아니라, 공정시간이 단축되고 불순물 도핑 프로파일의 변화가 적은 반도체 장치를 제조할 수 있다.
또한, 상술한 바와 같이 본 발명에 따르면, 포토레지스트 제거공정과 세정공정등 습식공정에 의한 블로킹 산화막 및 고전압 게이트 산화막의 식각을 억제하여, 블로킹 산화막 및 고전압 게이트 산화막의 두께 제어를 용이하게 한다. 결과적으로 비휘발성 메모리 셀의 테이터 유지특성 등 전기적 특성을 향상시키고, 고전압 영역에서의 신뢰성있는 게이트 산화막을 확보할 수 있다.

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  6. 비휘발성 메모리 영역, 제 1 영역 및 제 2 영역을 포함하는 반도체 기판을 제공하고;
    상기 반도체 기판 상에 터널 산화막, 전하저장층, 제 1 증착 산화막을 차례로 적층한 삼중층을 형성하고;
    상기 비휘발성 메모리 영역을 제외한 반도체 기판 상의 삼중층을 제거하고;
    상기 삼중층이 제거된 영역을 포함하는 반도체 기판 전면에 제 2 증착 산화막을 형성하고;
    상기 제 2 영역 상의 제 2 증착 산화막을 제거하고;
    상기 제 2 증착 산화막이 제거된 제 2 영역을 포함하는 반도체 기판 전면에 제 1 열산화막을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 반도체 기판은 제 3 영역을 더욱 포함하여 제공하고,
    상기 제 1 열산화막을 형성한후,
    상기 제 3 영역 상의 제 1 열산화막과 제 2 증착 산화막을 제거하고,
    상기 제 3 영역을 포함한 반도체 기판 전면에 제 2 열산화막을 형성하는 것을 더욱 포함하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 제 2 열산화막은 실리콘 옥시나이트라이드막으로 형성하는 반도체 소자의 제조방법.
  9. 제 6 항에 있어서,
    상기 터널 산화막은 실리콘 산화막 또는 실리콘 옥시나이트라이드막으로 형성하는 반도체 소자의 제조방법.
  10. 제 6 항에 있어서,
    상기 전하저장층은 하프늄 산화막, 알루미늄 산화막, 실리콘 질화막으로 이루어진 군에서 선택되는 하나로 형성하는 반도체 소자의 제조방법.
  11. 제 6 항에 있어서,
    상기 제 1 증착 산화막은 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)를 사용하여 형성하는 반도체 소자의 제조방법.
  12. 제 6 항에 있어서,
    상기 비휘발성 메모리 영역을 제외한 반도체 기판 상의 삼중층을 제거하기 전에,
    상기 전하저장층 상에 형성된 제 1 증착 산화막을 질소화합물을 포함하는 가스분위기에서 열처리하는 것을 더욱 포함하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 질소화합물은 N2O, NO2, NO, NH3으로 이루어진 군에서 선택되는 하나 이상인 반도체 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 열처리는 800℃ 이상의 온도에서 실시하는 반도체 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 열처리는 800 내지 900℃의 온도에서 실시하는 반도체 소자의 제조방법.
  16. 제 6 항에 있어서,
    상기 제 2 증착 산화막은 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)를 사용하여 형성하는 반도체 소자의 제조방법.
  17. 제 6 항에 있어서,
    상기 제 2 영역 상의 제 2 증착 산화막을 제거하기 전에,
    상기 반도체 기판 전면에 형성된 제 2 증착 산화막을 질소화합물을 포함하는 가스분위기에서 열처리하는 것을 더욱 포함하는 반도체 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 질소화합물은 N2O, NO2, NO, NH3으로 이루어진 군에서 선택되는 하나 이상인 반도체 소자의 제조방법.
  19. 제 17 항에 있어서,
    상기 열처리는 800℃ 이상의 온도에서 실시하는 반도체 소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 열처리는 800 내지 900℃의 온도에서 실시하는 반도체 소자의 제조방법.
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