KR20020094960A - 플래쉬 메모리 소자의 게이트 산화막 형성방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자를 제조함에 있어서, 고전압 영역에 형성되는 고전압 게이트 산화막의 특성 열화를 방지할 수 있는 플래쉬 메모리 소자의 게이트 산화막 형성방법을 개시하며, 개시된 본 발명의 방법은, 저전압 영역 및 고전압 영역을 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 상기 고전압 영역만을 노출시키는 이온주입 마스크를 형성하는 단계; 상기 고전압 영역에서의 산화 속도가 저전압 영역에서의 그것 보다 빠르게 되도록, 상기 노출된 반도체 기판의 고전압 영역 내에 N2이온을 주입하는 단계; 상기 이온주입 마스크를 제거하는 단계; 및 산화 공정을 수행하여, 상기 반도체 기판의 저전압 및 고전압 영역 각각에 저전압 게이트 산화막과 이 보다 두꺼운 고전압 게이트 산화막을 형성하는 단계를 포함한다.
Description
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는, 고전압 게이트 산화막의 특성 열화를 방지할 수 있는 플래쉬 메모리 소자의 게이트산화막 형성방법에 관한 것이다.
플래쉬 메모리 소자(Flash Memory Device)는 프로그래밍(programing) 및 지우기(erase) 특성을 구비한 이피롬(EPROM)과, 전기적으로 프로그래밍 및 지우는 특성을 갖는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다. 이러한 플래쉬 메모리 소자는 한 개의 트랜지스터로서 한 비트의 저장 상태를 실현하며, 전기적으로 프로그래밍과 지우기를 할 수 있다. 또한, 상기 플래쉬 메모리 소자의 프로그래밍 및 지우기는 12V/5V 겸용 전원을 사용하며, 상기 프로그래밍은 외부의 고전압에 의한 열전자(hot electron)를 이용하고, 지우기는 F-N(fowler-nordheim) 터널링을 이용한다.
한편, 플래쉬 메모리 소자는 통상의 대램 소자와 마찬가지로 셀 영역 및 주변회로 영역을 갖으며, 상기 주변회로 영역에는 고전압 트랜지스터와 저전압 트랜지스터가 구비된다. 여기서, 상기 고전압 트랜지스터의 게이트 산화막(이하, 고전압 게이트 산화막이라 칭함)은 저전압 트랜지스터의 게이트 산화막(이하, 저전압 게이트 산화막이라 칭함) 보다 구조적으로 더 두꺼운 두께를 갖으며, 그 형성방법을 도 1a 내지 도 1c를 참조하여 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 셀 영역 및 주변회로 영역을 갖으면서 상기 주변회로 영역이 고전압 영역(HVR : High Voltage Region)과 저전압 영역(LVR : Low Voltage Region)으로 구분되는 반도체 기판(1)을 마련한다. 그런다음, 도시하지는 않았으나, 상기 반도체 기판(1)의 셀 영역에 공지의 제조 공정을 통해 터널 산화막, 플로팅 게이트용 도전막 및 ONO막을 차례로 형성한다. 이어서, 반도체 기판(1)의 고전압 영역(HVR)과 저전압 영역(LVR) 상에 제1산화막(2)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 상기 제1산화막(2) 상에 그의 고전압 영역(HVR)을 가리도록 식각 마스크, 즉, 감광막 패턴(3)을 형성하고, 이어서, 노출된 제1산화막 부분을 식각하여 반도체 기판(1)의 저전압 영역(LVR)을 노출시킨다.
그 다음, 식각 마스크로 사용된 감광막 패턴을 제거한 상태에서, 도 1c에 도시된 바와 같이, 산화 공정을 통해 고전압 영역(HVR) 및 저전압 영역(LVR) 모두에 제2산화막(4)을 형성하고, 이 결과로, 고전압 영역(HVR)에 형성된 것이 저전압 영역(LVR)에 형성된 것 보다 상대적으로 두꺼운 두께를 갖으며, 제1 및 제2산화막(2, 4)로 이루어진 고전압 게이트 산화막(4a)과 제2산화막(4)으로 이루어진 저전압 게이트 산화막(4b)을 형성한다.
그러나, 전술한 바와 같은 종래의 고전압 및 저전압 게이트 산화막 형성방법은 고전압 게이트 산화막이 2회의 산화 공정을 통해 형성되는 것으로 인해, 전체 공정이 복잡하다는 문제점이 있다.
또한, 종래의 고전압 및 저전압 게이트 산화막 형성방법은 고전압 영역에 형성된 감광막 패턴을 제거하는 과정에서 고전압 영역에 잔류된 제1산화막 표면에 플라즈마 데미지(plasma damage)가 발생되는 것으로 인해, 고전압 게이트 산화막의 특성 저하가 유발되는 문제점이 있다.
도 2는 종래 기술에 따라 형성된 고전압 및 저전압 게이트 산화막의 특성 평가를 위한 CCST(Constant Current Stress Test) 측정 결과를 보여주는 그래프로서,고전압 게이트 산화막(A)은 저전압 게이트 산화막(B)에 비해 두꺼운 두께임에도 불구하고, 보여지는 바와 같이, 초기 결함이 증가하는 경향을 나타낸다.
예를들어, 고전압 및 저전압 게이트 산화막(A, B) 각각에 일정한 스트레스를 인가하였을 때, 고전압 게이트 산화막(A)은 0.1 정도초에서 결함 발생량이 30% 정도가 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 공정 단순화를 얻을 수 있는 플래쉬 메모리 소자의 게이트 산화막 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 고전압 게이트 산화막의 특성 저하를 방지할 수 있는 플래쉬 메모리 소자의 게이트 산화막 형성방법을 제공함에 그 다른 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 플래쉬 메모리 소자의 게이트 산화막 형성방법을 설명하기 위한 공정별 단면도.
도 2는 종래 플래쉬 메모리 소자의 문제점을 설명하기 위한 그래프.
도 3a 내지 도 3c는 본 발명에 따른 플래쉬 메모리 소자의 게이트 산화막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 기판 12 : 이온주입 마스크
13 : N2이온주입 14a : 고전압 게이트 산화막
14b : 저전압 게이트 산화막
상기와 같은 목적을 달성하기 위한 본 발명의 방법은, 저전압 영역 및 고전압 영역을 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 상기 고전압 영역만을 노출시키는 이온주입 마스크를 형성하는 단계; 상기 고전압 영역에서의 산화 속도가 저전압 영역에서의 그것 보다 빠르게 되도록, 상기 노출된 반도체 기판의 고전압 영역 내에 N2이온을 주입하는 단계; 상기 이온주입 마스크를 제거하는 단계; 및 산화 공정을 수행하여, 상기 반도체 기판의 저전압 및 고전압 영역 각각에 저전압 게이트 산화막과 이 보다 두꺼운 고전압 게이트 산화막을 형성하는 단계를 포함한다.
여기서, 본 발명의 방법은 상기 N2이온을 주입하는 단계시에 N2가스를 0.5∼0.75 SLPM(Standard Liter Per Minute)으로 하여 수행하며, 1×1013∼5×1014이온/㎠의 도우즈 및 2∼10KeV의 에너지로 이온주입한다.
또한, 본 발명의 방법은 상기 N2이온을 주입하는 단계 후에 700∼900℃에서 20∼30분 동안 어닐링을 수행한다.
게다가, 본 발명의 방법은 상기 산화 공정을 습식 산화 공정으로 수행하며, 상기 저전압 게이트 산화막은 50∼60Å 두께로, 그리고, 상기 고전압 게이트 산화막은 150∼200Å 두께로 형성한다.
본 발명에 따르면, N2이온주입을 통해 고전압 영역에서의 산화막의 성장 속도가 빠르게 되도록 하기 때문에 1회의 산화 공정으로도 상대적으로 두꺼운 고전압 게이트 산화막을 형성할 수 있으며, 따라서, 감광막 제거시의 플라즈마 데미지의 발생을 근본적으로 방지할 수 있다.
(실시예)
도 3a 내지 도 3c는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 게이트 산화막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 여기서, 상기 도면들 및 이하의 설명은 고전압 영역 및 저전압 영역에 대해서만 도시하고 설명하도록 한다.
먼저, 도 3a에 도시된 바와 같이, 셀 영역(도시안됨) 및 주변회로 영역을 갖으면서, 주변회로 영역이 고전압 영역(HVR)과 저전압 영역(LVR)으로 구성되는 반도체 기판(11)을 마련한다. 그런다음, 반도체 기판(11) 상에 그의 고전압 영역(HVR)만을 노출시키는 이온주입 마스크(12), 즉, 감광막 패턴을 형성한다.
그 다음, 도 3b에 도시된 바와 같이, 상기 노출된 반도체 기판(11)의 고전압 영역(HVR) 내에 N2이온을 주입한다. 여기서, N2이온주입은 후속에서 수행되는 산화 공정에서 상기 N2이온이 주입된 영역, 즉, 고전압 영역(HVR)에서의 산화 속도가 상대적으로 더 빠르게 되도록 하기 위한 것으로, N2가스를 0.5∼0.75 SLPM으로 하여 수행하며, 아울러, 1×1013∼5×1014이온/㎠의 도우즈 및 2∼10KeV의 에너지로 수행한다. 또한, 상기 N2이온주입 후에는 850∼950℃에서 15∼25분 동안 어닐링을 수행한다.
다음으로, 이온주입 마스크로 사용된 감광막 패턴을 공지의 방법으로 제거한 상태에서, 결과물에 대해 산화 공정, 바람직하게 습식 산화 공정을 수행하여, 도 3c에 도시된 바와 같이, 반도체 기판(11)의 고전압 영역(HVR) 및 저전압 영역(LVR) 각각에 고전압 게이트 산화막(14a)과 저전압 게이트 산화막(14b)을 형성한다.
이때, 전술한 바와 같이, 고전압 영역(HVR)에 산화 속도를 빠르게 하는 N2이온주입이 수행된 것으로 인해, 상기 고전압 영역(HVR) 상에서의 산화막은 저전압 영역(LVR) 상에서의 산화막 보다 두껍게 형성되며, 그래서, 상기 고전압 게이트 산화막(14a)의 두께는 저전압 게이트 산화막(14b) 보다 대략 3배 정도 더 두껍게 된다. 예를들어, 상기 고전압 게이트 산화막(14a)이 150∼200Å 두께로 형성된 경우에 상기 저전압 게이트 산화막(14b)은 50∼60Å 두께로 형성된다.
상기와 같은 본 발명의 고전압 및 저전압 게이트 산화막 형성방법은 고전압 게이트 산화막의 형성을 위해 2회의 산화 공정을 수행하지 않아도 되기 때문에 공정 상의 잇점, 즉, 공정 단순화를 얻을 수 있으며, 이에 따라, 제조 비용을 절감시킬 수 있다.
또한, 감광막 패턴의 제거시에 고전압 영역에 잔류시킨 산화막 표면에서 플라즈마 데미지가 발생되고, 이로 인해, 고전압 게이트 산화막의 특성 열화가 발생되는 종래 기술과 비교해서, 본 발명의 방법은 고전압 게이트 산화막과 저전압 게이트 산화막을 1회의 산화 공정을 통해 동시에 형성하기 때문에, 상기 플라즈마 데미지에 기인하는 특성 열화는 방지될 수 있다.
더욱이, 본 발명의 방법은 이온주입이 수행된 영역, 즉, 고전압 영역에서의 산화 속도가 상대적으로 빠르게 되는 현상을 이용함으로써, 고전압 및 저전압 게이트 산화막의 두께 비율을 적절하게 콘트롤하는 것을 통해서, 원하는 두께의 고전압 및 저전압 게이트 산화막을 형성할 수 있다.
한편, 본 발명의 실시예에 있어서는 고전압 영역에서의 게이트 산화막의 데미지 발생으로 인한 특성 열화를 방지하기 위해, 고전압 영역과 저전압 영역에서의 산화 속도가 상이하게 되도록 하는 이온주입 공정을 이용하였지만, 플라즈마 데미지를 제거한다는 측면에서 예비-클리닝시에 클리닝 용액을 변경하는 방법을 이용할 수 있다.
즉, 종래의 고전압 및 저전압 게이트 산화막의 형성시에는 감광막 패턴의 제거 후에 NH4OH와 H2O2및 H2O이 1:1:5 또는 1:4:20의 비율(wt%)로 혼합된 혼합 용액으로 클리닝을 행하고 있는데, 상기 용액 대신에 불산(HF) 용액을 이용함으로써, 고전압 영역에 잔류된 산화막 표면에서의 플라즈마 데미지를 제거할 수 있고, 그래서, 상기 플라즈마 데미지에 의한 고전압 게이트 산화막의 특성 열화를 방지할 수 있다. 여기서, 상기 불산 용액을 이용한 클리닝은 5∼60초 동안 수행함이 바람직하며, 불산 용액을 이용한 클리닝 후에 NH4OH와 H2O2및 H2O의 혼합 용액으로 한 번 더 클리닝하는 것도 가능하다.
이상에서와 같이, 본 발명은 1회의 산화 공정을 통해 고전압 게이트 산화막과 저전압 게이트 산화막을 동시에 형성할 수 있기 때문에, 공정 단순화를 얻을 수 있으며, 이에 따라, 비용 절감의 효과를 얻을 수 있다.
또한, 본 발명은 고전압 게이트 산화막을 형성하는 과정에서 플라즈마 데미지에 의한 결함 발생을 방지할 수 있기 때문에 상기 고전압 게이트 산화막의 특성 열화를 방지할 수 있으며, 결국, 플래쉬 메모리 소자의 특성 및 신뢰성을 확보할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (9)
- 저전압 영역 및 고전압 영역을 갖는 반도체 기판을 제공하는 단계;상기 반도체 기판 상에 상기 고전압 영역만을 노출시키는 이온주입 마스크를 형성하는 단계;상기 고전압 영역에서의 산화 속도가 저전압 영역에서의 그것 보다 빠르게 되도록, 상기 노출된 반도체 기판의 고전압 영역 내에 N2이온을 주입하는 단계;상기 이온주입 마스크를 제거하는 단계; 및산화 공정을 수행하여, 상기 반도체 기판의 저전압 및 고전압 영역 각각에 저전압 게이트 산화막과 이 보다 두꺼운 고전압 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 산화막 형성방법.
- 제 1 항에 있어서, 상기 N2이온을 주입하는 단계는 N2가스를 0.5∼0.75 SLPM(Standard Liter Per Minute)으로 하여 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 산화막 형성방법.
- 제 1 항에 있어서, 상기 N2이온을 주입하는 단계는 1×1013∼5×1014이온/㎠의 도우즈로 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 산화막 형성방법.
- 제 1 항에 있어서, 상기 N2이온을 주입하는 단계는 2∼10KeV의 에너지로 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 산화막 형성방법.
- 제 1 항에 있어서, 상기 N2이온주입 후, 어닐링 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 산화막 형성방법.
- 제 5 항에 있어서, 상기 어닐링은 700∼900℃에서 20∼30분 동안 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 산화막 형성방법.
- 제 1 항에 있어서, 상기 산화 공정은 습식 산화 공정으로 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 산화막 형성방법.
- 제 1 항에 있어서, 상기 저전압 게이트 산화막은 50∼60Å 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 산화막 형성방법.
- 제 1 항에 있어서, 상기 고전압 게이트 산화막은 150∼200Å 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 산화막 형성방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7371640B2 (en) | 2003-07-30 | 2008-05-13 | Samsung Electronics Co., Ltd. | Semiconductor device with floating trap type nonvolatile memory cell and method for manufacturing the same |
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