KR100230988B1 - 쉐도우 효과 방지를 위한 반도체장치 제조방법 - Google Patents

쉐도우 효과 방지를 위한 반도체장치 제조방법 Download PDF

Info

Publication number
KR100230988B1
KR100230988B1 KR1019960047146A KR19960047146A KR100230988B1 KR 100230988 B1 KR100230988 B1 KR 100230988B1 KR 1019960047146 A KR1019960047146 A KR 1019960047146A KR 19960047146 A KR19960047146 A KR 19960047146A KR 100230988 B1 KR100230988 B1 KR 100230988B1
Authority
KR
South Korea
Prior art keywords
mask
semiconductor device
shadow effect
etching
ion implantation
Prior art date
Application number
KR1019960047146A
Other languages
English (en)
Other versions
KR19980028149A (ko
Inventor
김상수
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019960047146A priority Critical patent/KR100230988B1/ko
Publication of KR19980028149A publication Critical patent/KR19980028149A/ko
Application granted granted Critical
Publication of KR100230988B1 publication Critical patent/KR100230988B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Non-Volatile Memory (AREA)

Abstract

쉐도우 효과 방지를 위한 반도체장치 제조방법에 관한 것이다.
본 발명에 따른 쉐도우 효과 방지를 위한 반도체장치 제조방법은, 식각 마스크 패턴에 따라 웨이퍼의 특정 막질을 습식식각을 하고 상기 식각 마스크를 이온주입 마스크로 하여 웨이퍼에 불순물 이온주입을 하는 과정을 포함하는 반도체장치 제조방법에 있어서, 상기 습식식각이 이루어진 후 상기 이온주입이 이루어지기 전에 상기 마스크를 형성하고 있는 막의 언더 컷 윗 부분을 제거하는 디스컴(Descum)공정을 더 포함하는 것을 특징으로 한다.
따라서, 본 발명에 의하면 반도체장치의 제조에 있어서 비휘발성 메모리의 씨닝효과 등을 유발시키는, 습식식각의 언더 컷으로 인한 쉐도우 효과를 없애주는 이점이 있다.

Description

쉐도우 효과 방지를 위한 반도체장치 제조방법.
본 발명은 쉐도우 효과 방지를 위한 반도체장치 제조방법에 관한 것으로서, 보다 상세하게는 반도체장치 제조공정에서 등방성 식각으로 인한 언더 컷에 따라 이온주입공정에서 발생되는 쉐도우 효과를 방지하는 방법에 관한 것이다.
반도체장치의 제조공정에서 웨이퍼 기판에 불순물 웰(Well)을 형성하기 위해 포토리소그래피공정과 이온주입공정을 연속하는 경우가 많이 있다. 그런데, 대개의 경우 웨이퍼 기판에는 얇은 실리콘 산화막이 형성되어 있으므로 포토리소그래피공정 후에 이 산화막을 식각하고 이온주입공정이 이루어지게 된다. 이때 산화막의 식각에는 매끈한 식각면을 얻기 위해 습식식각을 하는 경우가 많고 습식식각은 등방성 식각이므로 포토레지스트 아래로 언더 컷이 생기게 된다.
따라서 언더 컷이 생긴 상태로 이온주입을 하면 언더 컷 부분의 하부막에는 이온주입이 이루어지지 않으므로, 포토레지스트에 창이 형성되어 이온주입이 이루어진 부분과는 다른 막질을 가지게 된다. 이러한 막의 성질의 차이는 이후 그 막위에 다른 막을 형성시키는 공정에서 형성되는 막의 두께에 차이를 가져오고 따라서 문제점을 발생시킬 수 있다.
이하, 이러한 문제점을 발생시키는 종래의 반도체장치 제조방법의 일 예를 도면을 통해 살펴보고, 이러한 제조방법에서 발생하는 쉐도우 효과의 문제점의 보다 구체적으로 살펴보기로 한다.
도1 내지 도4는 종래의 EEPROM이나 플래쉬 메모리제품 등의 비휘발성 반도체 기억소자의 터널창 형성방법의 각 단계를 나타내는 단면도이다.
EEPROM이나 플래시 메모리 등의 비휘발성 메모리계열 제품에서는 게이트부에 절연체로 고립된 플로팅 게이트를 형성시키고 다시 그 위에 조절 게이트를 형성시킨 후에 플로팅 게이트에 충전이나 방전을 시키는 방법으로 전자의 터널링을 이용하는 경우가 많았다. 터널링을 위해서는 이동되는 전자에 대한 전기적 장벽이 낮고 얇아야 한다. 따라서 플로팅 게이트와 웨이퍼 기판의 웰의 사이에는 극히 얇은, 바람직하게는 80Å 이하의 절연막으로 된 터널창이 형성되게 된다.
한편, 소자의 고집적화 경향에 따라 터널창의 크기도 작아져야 한다. 동시에 터널링 현상은 미세한 차이에 큰 영향을 받는 현상이므로 균일한 두께의 절연막을 갖는 터널창을 형성하기 위해서는 정밀한 가공이 필요하다.
도1은 실리콘 기판(11) 위에 게이트 산화막(12)이 형성되어 있는 상태에서 포토리소그래피공정을 통해 게이트 산화막(12) 위에 포토레지스트(13)로 터널창을 형성한 상태를 나타낸다. 기판은 P형 불순물이 첨가되어 있다.
도2는 도1의 터널창을 형성하는 포토레지스트(13) 패턴을 식각 마스크로 게이트 산화막(12)을 습식식각한 상태를 나타낸다. 등방성 식각으로 인한 포토레지스트(13) 패턴 아래에 언더 컷이 발생되어 있다. 이때 언더 컷의 크기는 게이트 산화막(12)의 두께보다 커서 500Å이상 되는 경우도 많이 있다.
도3은 도2의 상태에서 포토레지스트(13) 패턴을 이온주입 마스크로 하여 N형 불순물을 이온주입하는 상태를 나타내고 있다.
도4는 도3의 상태에서 포토레지스트를 스트립하고 터널창에 터널링에 관여하는 얇은 터널링 산화막(14)을 성장시킨 상태를 나타낸다.
그런데, 경험적으로 셀 내의 터널창에서의 실리콘 산화막의 두께와 항복전압(Breakdown Voltage)을 측정하기 위한 테스트 패턴에서의 실리콘 산화막의 두께 차이가 많은 것으로 나타났다. 즉, 셀의 터널창에서 창의 가장자리에 형성되는 산화막의 두께가 테스트 엘레먼트 그룹(Test Element Group) 내의 산화막의 두께보다 훨씬 얇게 자라는 씨닝(Thinning)현상이 나타난다.
이는 셀 내에서 언더 컷에 의해 터널창으로 편입된 가장자리 부분은 이온주입이 이루어지지 않았기 때문에 포토레지스트 패턴으로 원래 개방되었던 부분 즉, 터널창의 가운데 부분과 막의 성질이 차이가 있으므로 발생하는 현상이다.
이러한 씨닝현상이 발생하는 경우 EEPROM 등의 비휘발성 소자에서 터널링이 이루어질 때 산화막이 국부적으로 얇게 형성된 곳에 터널링이 집중적으로 이루어지므로 이 부분의 과열이나 충격에 의한 소자구성의 파괴가 이루어진다. 따라서 생산되는 반도체장치에 불량이 발생하고 반도체장치의 안정성에 큰 문제가 있게 된다.
본 발명의 목적은, 반도체장치를 제조하는 과정에서 습식식각에 의한 언더 컷이 있는 상태에서 이온주입이 이루어질 때 생기는 쉐도우 효과를 줄일 수 있는 반도체장치의 제조방법을 제공하는 데 있다.
도1 내지 도4는 종래의 EEPROM(Electricaly Erasable Programable Read Only Memory)이나 플래쉬 메모리(Flash Memory)제품 등의 비휘발성 반도체 기억소자의 터널창(Tunnel Window) 형성방법의 각 단계를 나타내는 단면도이다.
도5 내지 도9는 EEPROM이나 플래쉬 메모리제품 등의 비휘발성 반도체 기억소자의 터널창 형성방법에서 본 발명의 쉐도우 효과 방지를 위한 반도체장치 제조방법에 따라 디스컴공정을 추가시킨 경우의 각 단계를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명
11, 21 : 실리콘 기판 12, 22 : 게이트 산화막
13, 23 : 포토레지스트 14, 24 : 터널링 산화막
상기 목적을 달성하기 위한 본 발명에 따른 쉐도우 효과 방지를 위한 반도체장치 제조방법은, 식각 마스크 패턴에 따라 웨이퍼의 특정 막질을 습식식각을 하고 상기 식각 마스크를 이온주입 마스크로 하여 웨이퍼에 불순물 이온주입을 하는 과정을 포함하는 반도체장치 제조방법에 있어서, 상기 습식식각이 이루어진 후 상기 이온주입이 이루어지기 전에 상기 마스크를 형성하고 있는 막의 언더 컷 윗 부분을 제거하는 디스컴(Descum)공정을 더 포함하는 것을 특징으로 한다.
본 발명의 디스컴공정에는 마스크의 재질이 포토레지스트인 경우가 대부분이므로 애슁(Ashing)공정에서 흔히 사용하는 산소 플라즈마를 사용하는 것이 일반적이다. 디스컴공정에서 산소 플라즈마를 이용하는 경우 마스크의 측면 즉, 언더 컷의 윗 부분뿐만 아니라 상면도 일부 제거되므로 이온주입 마스크로서의 역할을 할 수 있는 두께를 사전에 계산하여 도포하여야 한다. 또한 플라즈마를 인가하는 전력이나 시간도 적절히 계산되어야 한다.
이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도5 내지 도9는 EEPROM이나 플래쉬 메모리제품 등의 비휘발성 반도체 기억소자의 터널창 형성방법에서 본 발명의 쉐도우 효과 방지를 위한 반도체장치 제조방법에 따라 디스컴공정을 추가시킨 경우의 각 단계를 나타내는 도면이다.
도5와 도6에는 도1 및 도2와 동일하게 실리콘 기판(21), 게이트 산화막(22), 포토레지스트(23)가 있다.
도7은 본 발명의 쉐도우 효과 방지를 위한 반도체장치 제조방법에 따라 추가된 디스컴공정을 나타내는 도면이다.
도8은 도7에 나타난 디스컴공정에 따라 언더 컷이 해소된 상태에서 오픈된 실리콘 기판(21)에 불순물이 고르게 이온주입되는 상태를 나타낸다.
도9는 오픈된 실리콘 기판에 터널링 산화막(24)을 성장시킨 상태를 나타낸다. 오픈된 실리콘 기판에 불순물 이온주입이 고르게 이루어졌으므로 그 위에 성장된 터널링 산화막도 두께가 고르다.
따라서, 씨닝현상이 없어지고 비휘발성 반도체 기억소자에서 터널링이 터널창부분 전체에서 고르게 이루어지므로, 국부적으로 전자의 흐름이 집중되어 반도체장치에서 소자구조가 파괴되는 문제점을 방지할 수 있다.
따라서, 본 발명에 의하면 반도체장치의 제조에 있어서 비휘발성 메모리의 씨닝효과 등을 유발시키는, 습식식각의 언더 컷으로 인한 쉐도우 효과를 없애주는 이점이 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (3)

  1. 식각 마스크 패턴에 따라 웨이퍼의 특정 막질을 습식식각을 하고 상기 식각 마스크를 이온주입 마스크로 하여 웨이퍼에 불순물 이온주입을 하는 과정을 포함하는 반도체장치 제조방법에 있어서, 상기 습식식각이 이루어진 후 상기 이온주입이 이루어지기 전에 상기 마스크를 형성하고 있는 막의 언더 컷 윗 부분을 제거하는 디스컴(Descum)공정을 더 포함하는 것을 특징으로 하는 쉐도우 효과 방지를 위한 반도체장치 제조방법.
  2. 제 1항에 있어서, 상기 마스크는 포토레지스트 재질로 이루어지고, 상기 디스컴공정은 산소 플라즈마를 이용하는 것을 특징으로 하는 상기 쉐도우 효과 방지를 위한 반도체장치 제조방법.
  3. 제 2항에 있어서, 상기 반도체장치는 터널링을 이용한 비휘발성 소자를 구비하며, 상기 마스크 패턴은 상기 터널링을 위한 절연막 형성용 패턴임을 특징으로 하는 상기 쉐도우 효과 방지를 위한 반도체장치 제조방법.
KR1019960047146A 1996-10-21 1996-10-21 쉐도우 효과 방지를 위한 반도체장치 제조방법 KR100230988B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960047146A KR100230988B1 (ko) 1996-10-21 1996-10-21 쉐도우 효과 방지를 위한 반도체장치 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960047146A KR100230988B1 (ko) 1996-10-21 1996-10-21 쉐도우 효과 방지를 위한 반도체장치 제조방법

Publications (2)

Publication Number Publication Date
KR19980028149A KR19980028149A (ko) 1998-07-15
KR100230988B1 true KR100230988B1 (ko) 1999-11-15

Family

ID=19478223

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960047146A KR100230988B1 (ko) 1996-10-21 1996-10-21 쉐도우 효과 방지를 위한 반도체장치 제조방법

Country Status (1)

Country Link
KR (1) KR100230988B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100710878B1 (ko) 2005-09-26 2007-04-27 삼성전자주식회사 롤러장치

Also Published As

Publication number Publication date
KR19980028149A (ko) 1998-07-15

Similar Documents

Publication Publication Date Title
US7183185B2 (en) Methods of forming transistor gates; and methods of forming programmable read-only memory constructions
US6177311B1 (en) Method for making a floating gate memory with improved interpoly dielectric
US8227850B2 (en) Gated semiconductor device and method of fabricating same
KR100418091B1 (ko) 반도체 소자의 제조 방법
KR100538884B1 (ko) 플래쉬 메모리소자의 제조방법
KR0168155B1 (ko) 플래쉬 이이피롬 셀 및 그 제조방법
US9418864B2 (en) Method of forming a non volatile memory device using wet etching
US5981339A (en) Narrower erase distribution for flash memory by smaller poly grain size
KR100230988B1 (ko) 쉐도우 효과 방지를 위한 반도체장치 제조방법
KR100284307B1 (ko) 플래쉬 이이피롬 제조방법
KR100390913B1 (ko) 플래쉬 메모리 소자의 게이트 형성 공정
KR100339420B1 (ko) 반도체 메모리 소자의 제조 방법
KR100470992B1 (ko) 비활성메모리장치의저항형성방법
KR20010029935A (ko) 매립 플래쉬 메모리에 응용되는 ｎｍｏｓ 다결정 실리콘의신규한 주입 방법
KR100299595B1 (ko) 분할게이트플레쉬메모리셀구조
KR20020028327A (ko) 반도체 소자 제조 방법
KR0150687B1 (ko) 플래쉬 이이피롬 제조방법
KR100199377B1 (ko) 이이피롬 셀 및 그 제조방법
JPH02143461A (ja) 半導体装置の製造方法
KR20020094960A (ko) 플래쉬 메모리 소자의 게이트 산화막 형성방법
KR100239452B1 (ko) 반도체 소자의 제조방법
KR100741275B1 (ko) 반도체 소자 제조 방법
CN110931492A (zh) Nor闪存的集成工艺方法
KR20000004239A (ko) 플래쉬 이이피롬의 주변회로 트랜지스터 제조 방법
KR20010108988A (ko) 플래쉬 메모리 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070801

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee